半導体装置
【課題】サブスレッショルドリークを伴うＣＭＯＳ回路を複数含む回路ブロックでは、ＣＭＯＳ回路のＰチャネルＭＯＳまたはＮチャネルＭＯＳの何れかにおいてゲート・ソース間電圧を静的に０Ｖとしても回路ブロック全体として有意なリーク電流がながれ、低消費電力化が困難となると共に動作電圧を低電圧化した場合の安定動作が困難になる。
【解決手段】サブスレッショルドリークを伴うＣＭＯＳ回路を複数含む回路ブロックに対して動作モードを定め、動作モードに応じて回路ブロックへの動作電圧の供給と停止を制御する。また、回路ブロックは、３重に形成されたウェル内に形成される。
【効果】ＣＭＯＳ回路の低消費電力化が図られると共に安定動作が実現できる。この効果は、動作電源電圧が低く、きわめて集積度の高いＣＭＯＳ回路における低消費電力化に顕著である。
【解決手段】サブスレッショルドリークを伴うＣＭＯＳ回路を複数含む回路ブロックに対して動作モードを定め、動作モードに応じて回路ブロックへの動作電圧の供給と停止を制御する。また、回路ブロックは、３重に形成されたウェル内に形成される。
【効果】ＣＭＯＳ回路の低消費電力化が図られると共に安定動作が実現できる。この効果は、動作電源電圧が低く、きわめて集積度の高いＣＭＯＳ回路における低消費電力化に顕著である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に広範な電源電圧と電源の種類に対応できる微細素子で構成された高集積の半導体装置に関する。
【背景技術】
【０００２】
近年、ラップトップパソコンや電子手帳に代表される携帯型電子情報機器、磁気媒体を用いずに音声録音を行なう固体録音機やイメージを記録する固体カメラ（電子スチルカメラ）などに代表される携帯型電子メディア機器が市場に現われはじめている。これら携帯型電子機器が広く普及するためには、電池動作、あるいは電池による情報保持動作（バッテリーバックアップ）が可能な超高集積回路（以下ＵＬＳＩと略す）の実現が鍵になる。また他方、より高性能の電子計算機を実現するための大容量補助記憶装置として、磁気ディスクよりも高速のアクセスが可能な半導体ディスクに対するニーズが高まっている。半導体ディスクには、電池による情報保持動作が可能な超大容量のメモリＬＳＩが必要になる。
【０００３】
これら用途に用いるＵＬＳＩには、以下が要求される。（１）広範な電源電圧範囲（１〜５.５Ｖ）での動作。これにより、多種類の電源、例えば現在のＴＴＬ互換デジタルＬＳＩの標準電源電圧である５Ｖ、あるいは将来のＴＴＬ互換デジタルＬＳＩの標準電源電圧の候補の一つである３.３Ｖ、リチウムなどを用いた一次電池の代表的な出力電圧である３〜３.６Ｖ、カドミウムとニッケルによる二次電池の代表的な出力電圧である１.２Ｖ、などに対して一つのチップで対応することができる。
（２）電源電圧の時間変化（短期あるいは長期）への対応。これにより、電池の電圧の経時変化や、標準動作とバッテリバックアップ動作間の移行時の電源切り換えに伴って生じる電圧変動を受けても誤動作を起こす心配がなくなる。
（３）動作時あるいはバッテリバックアップ動作時における消費電力の低減。これらにより、小形のバッテリによっても長時間、動作させることができる。
（４）過渡電流の低減。これにより、電池の電圧の過渡変動を小さくすることができ、誤動作を防止できる。
【０００４】
広い電源電圧範囲で動作するマイクロプロセッサの製品の例は（株）日本電気 ４ビットマイクロプロセッサ ハンドブック １４８ページに記載されている。製品型名はμＰＤ７５０７ＳＣである。このマイクロプロセッサの動作電源電圧範囲は２.２〜６.０Ｖである。また、最小２Ｖでデータメモリの情報を保持することができる。同様に、スタティックメモリにおいても、推奨動作電源電圧は５Ｖ、情報保持（リテンション）時は２Ｖというのが一般的である。
【０００５】
電池バックアップ用のダイナミックメモリとしては、情報保持（リフレッシュ）時の消費電流を低減した例が、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ，第２３巻，第１号，第１２〜第１８頁（１９８８）（ＩＥＥＥ Jounal of Solid-State Circuits, Vol.２３, No.１, pp.１２−１８， February １９８８）において論じられている。この場合の標準動作電源電圧と情報保持時の電源電圧は、ともに５Ｖである。
【０００６】
【非特許文献１】（株）日本電気 ４ビットマイクロプロセッサ ハンドブック １４８ページ
【非特許文献２】アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ，第２３巻，第１号，第１２〜第１８頁（１９８８）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した、マイクロプロセッサやスタティックメモリにおいては、２〜５Ｖという広い動作電源電圧範囲を有するものの、電源電圧＝５Ｖを中心に設計されているため、許容された電源電圧変動範囲（通常は±１０％）以外での動作に対しては、動作速度（マイクロプロセッサの場合は最高クロック周波数、スタティックメモリの場合はアクセス時間に相当）は保証されておらず、とくに低い電源電圧では、動作速度は著しく低下するのが通例である。また、動作速度の電源電圧依存性も製品によりまちまちであるため、システムを構成するＬＳＩのうち最も遅い動作速度に一致させねばならず、５Ｖ以外での動作では、必要な性能が得られなかったり、低い電源電圧におけるシステム設計を著しく困難にしたりしていた。また、これらＬＳＩは最低動作電源電圧が２.２Ｖであるため、前述した多種の電源の全てに対応することができず、システム構成上の制約を受けていた。
【０００８】
また、前述したダイナミックメモリをシステムに組み込む場合を考えると、その最小電源電圧は４.５Ｖとなり、前述した多種の電源への対応がさらに困難になる。とりわけ、標準動作電源電圧と情報保持時の電源電圧との間に差がないため、電源切り換え回路の構成が非常に複雑になり、情報保持を難しくしていた。
【０００９】
半導体素子の微細化は急速に進展しており、０.５ミクロン以下の加工技術を用いれば、ある程度のシステムを１チップ上に集積した。いわゆるシステムＬＳＩを構成することも可能になってきている。こうしたシステムＬＳＩにおいては、それを構成する各ＬＳＩブロックの動作電源電圧範囲、動作速度が整合していることが要求される。しかし、前述したとうり、従来のＬＳＩを組合せただけでは、このようなシステムＬＳＩを構成することはできなかった。
【００１０】
本発明の目的の一つは、多種の電源電圧に対応でき、消費電力が小さく、微細加工に見合った素子性能を活かすことである。
【課題を解決するための手段】
【００１１】
上記目的は、電池バックアップに適した低消費電力モードを有し、かつ最小１Ｖ程度の低電源電圧でも動作するＬＳＩ回路ブロックと、動作モードに最適な内部電源環境をＬＳＩに提供する電源電圧変換回路、信号振幅を変換する入出力回路とにより装置を構成することにより達成できる。
【００１２】
情報の蓄積や処理を行なう、主たるＬＳＩブロックを外部電源電圧の値によらず、ほぼ一定の低い電圧で動作させることにより、広い電源電圧範囲にわたってほぼ一定の速度性能を得ることができる。また、必要に応じて、外部電源電圧をＬＳＩブロックの動作電圧まで下げることができるため、情報保持時の消費電力を必要最低限の値にまで低減すると同時に、電池バックアップ回路を簡単な構成にすることができる。さらには、主たるＬＳＩブロックを構成する微細な素子の特性に見合った最適な動作電圧を外部電源電圧の値とは独立して設定できるため、高集積度、高速性および低消費電力を同時にみたすことができる。
【発明の効果】
【００１３】
本発明によれば、最先端の微細加工技術による素子の特性を活かし、低消費電力かつ高速で動作し、また、動作状態の切り換えにより電池での動作や情報保持動作も行える高集積のＬＳＩを提供できる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明によるＬＳＩチップの基本概念を説明する実施例である。同図で１はＬＳＩチップであり、一般に、情報記憶機能あるいは情報処理機能を有するＬＳＩチップを指し、ダイナミック型、スタティック型などのランダムアクセスメモリ（ＲＡＭ）あるいはシリアルアクセスメモリ（ＳＡＭ）あるいはリードオンリメモリ（ＲＯＭ）などのメモリＬＳＩ、さらには、マイクロプロセッサ（ＭＰＵ）、メモリマネジメントユニット（ＭＭＵ）、浮動少数点演算ユニット（ＦＰＵ）のようなロジックＬＳＩ、さらには、それらを複数集積したシステムＬＳＩなどの、いずれの形式のＬＳＩチップでもよい。また、その構成素子はバイポーラ型トランジスタ、ＭＩＳ型トランジスタ、これらの素子の組合せ、あるいはシリコン以外の材料、例えばガリウム砒素の素子を用いても良い。２は外部電源電圧の降下を検出して電池によるバックアップ状態に移行させる電源回路の例である。このような電源回路により、商用電源の瞬断によりＶEXTが低下しても、ＬＳＩチップに蓄えられた必要な情報の消失を防止できる。この中で、３は電源電圧の降下検出回路、ＳＷは情報保持時に電池から外部電源端子に電流が流れるのを防止するためのスイッチ、４はスイッチの制御信号、Ｂは電池、ＶBTはその電圧であり、情報保持モードにおいてはこの電池を電源としてチップ全体は動作する。Ｄは通常動作時に電池に電流が流入するのを防止するためのダイオードである。この電源回路により、通常動作においては、ＶEXTが、情報保持時においては、ＶBTがチップの電源端子（ＰＡＤ１）に印加される。
【００１５】
さて、この例では、通常動作と情報保持動作の違いをＬＳＩチップ上の検出手段により検出する。ここで５ａ、５ｂは主たる回路ブロック、５はそれらの集合、６はチップ外部から入力した電源電圧ＶCCを各回路ブロックの電源電圧ＶCL1、ＶCLnに変換するための電源電圧変換回路である。６のなかで、６ａ、６ｃは通常動作時用の変換回路、６ｂ、６ｄは情報保持時用の変換回路を示している。一般に、情報保持時においては通常動作時に比べて、回路の動作電圧や動作電流は小さくてすむため、電源電圧を供給する電圧変換回路の消費電流を小さくして駆動能力を落しても支障がない。これにより、主たる回路ブロックの低消費電流化と相まって、ＬＳＩチップ全体の消費電流を著しく低減することが可能になる。なお、この例では２つの電圧変換回路を切り換える方式を示したが、変換回路の数は３つ以上であってもかまわない。また、１つの電圧変換回路を用いて、その出力電圧や消費電流を変化させてもかまわない。ＳＷ６ａ、ＳＷ６ｃはＶCCがＶCL1やＶCLnにほぼ等しい値にまで低下した場合、電源電圧ＶCCを直接、回路ブロックに印加するためのスイッチである。スイッチを用いることにより、電圧変換回路をオフにして、さらに消費電流を低減することができる。なお、以上の例では、スイッチと複数の電圧変換回路とにより電源電圧変換回路を構成した例について述べたが、同様の効果が得られれば、１つの電圧変換回路を用いてもかまわない。また、同図中９は基準電圧ＶLの発生回路である。この電圧を基に内部電源電圧ＶCL1やＶCLnを発生する。８は情報保持動作状態であることを示す信号ＰＤの発生回路である。ＰＤの発生方法としてはいくつか考えられるが、ここでは電源電圧ＶCCと参照電圧ＶCXとを比較し、前者が後者よりも小さいときにＰＤを出力するという方法を用いている。１０はリミッタ・エネーブル信号ＬＭの発生回路である。電源電圧が内部電源電圧よりも高く、電圧変換回路（電圧リミッタ）を動作させるときには高電圧（“１”）を、外部電源電圧が内部電源電圧に等しいところまで低下したときには低電圧（“１”）をそれぞれ出力する。後者の場合には電源電圧を直接回路ブロックに印加すると同時に、電圧変換回路を動作させず、消費電流を小さく抑える。図に示した例では、電源電圧ＶCCと参照電圧ＶLXとを比較し、前者が後者よりも大きいときにＬＭを出力している。２つの信号ＰＤとＬＭとにより電源電圧変換回路の出力電圧や消費電流などを切り換えることができる。また、図中７は入出力バッファ、１１はチップ外部と制御信号やデータの授受を行うための入出力バス、１２はチップ内部にあって回路ブロック間で制御信号やデータの授受を行うための内部バスである。入出力バッファはレベル変換回路を兼ねており、チップ内部の論理信号振幅と外部の論理信号振幅が一致しなくても、制御信号やデータの受け渡しをすることができる。また、情報保持動作状態においては、チップ外部と内部の間で制御信号やデータの受け渡しをする必要がないため、情報保持状態信号ＰＤにより入出力バッファをオフする。
【００１６】
図２は電源電圧ＶCCと内部電源電圧ＶCLの関係の一例を示す図である。同図で、横軸は電源電圧ＶCC、縦軸は内部電源電圧ＶCLに対応する。ここでは、標準電源電圧を３〜３.６Ｖ、情報保持時の電源電圧を１〜２Ｖ、標準動作時と情報保持時の切り換えを行うための参照電圧ＶCXを２.５Ｖとしたが、標準電源電圧の最小値ＶCC(min)、情報保持時の電源電圧の最大値ＶBT(max)、参照電圧ＶCXとの間に、ＶBT(max)＜ＶCX＜ＶCC(min)なる関係が成り立てば、ここに示した値でなくともかまわない。また、標準動作時における内部電源電圧ＶCLは１.５Ｖとしたが、電源電圧ＶCCを越えない範囲で、回路の動作性能に応じた適当な電圧値に設定して差し支えない。また、この例においては、１.５Ｖ以下の電源電圧において電源電圧ＶCCを直接、内部回路に印加するため、ＶLXの値を１.５Ｖにしている。
【００１７】
このＬＳＩチップにおいて、電源電圧ＶCCが時間的に変化した場合の、内部電源電圧ＶCL、２つの制御信号ＬＭ、ＰＤのそれぞれの時間変化の例を図３に示す。ここでは時間ｔ0〜ｔ3にかけて、電源電圧ＶCCが３.５Ｖ〜１Ｖに低下し、時間ｔ4〜ｔ７にかけて、電源電圧ＶCCが１〜３.５Ｖに上昇する場合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖよりも小さくなるｔ1〜ｔ6の期間、信号ＰＤが高電圧（“１”）になり、チップは情報保持状態となる。また、電源電圧ＶCCがＶLX＝１.５Ｖよりも小さくなるｔ2〜ｔ5の期間、信号ＬＭは低電圧（“０”）になり、チップには電源電圧ＶCCが直接、印加される。なお、ここに示した電圧値はひとつの例であり、他の電圧の組合せでも同様に適用できる。
【００１８】
図４および図５には、リミッタ・エネーブル信号ＬＭを発生する方法および回路の構成の一例を示す。信号ＬＭは、電源電圧ＶCCを低下させていったときに、内部電源電圧ＶCLにはじめて等しくなるところで高電圧（“１”）から低電圧（“０”）に遷移させてやればよい。この例では、電源電圧ＶCCに比例する電圧β×ＶCC（０≦β≦１）と参照電圧ＶLとを比較回路により比較し、前者が大きいときに高電圧（“１”）、前者が小さいときに低電圧（“０”）を出力している。このように電源電圧ＶCCに比例する電圧を用いて高電圧と低電圧の間の電圧を入力とすることにより、比較回路の電圧増幅率を大きくとることができるなど、回路動作上、都合が良い。例えば、β＝０.５、ＶL=０.７５Ｖの場合、ＶLX＝１.５Ｖとなり、電源電圧ＶCCが１.５Ｖ以上のときにリミッタ・エネーブル信号ＬＭが高電圧（“１”）となり、電圧変換回路が動作する。ここで、電源電圧ＶCCに比例する電圧は抵抗分割などにより発生することができる。
【００１９】
図６および図７には、情報保持状態信号ＰＤを発生する方法および回路の構成の一例を示す。基本的には、前述したＬＭ発生回路と同様な回路で構成できる。この場合、電源電圧ＶCCに比例する電圧α×ＶCC（０≦α≦１）は比較回路の反転入力端子に入力する。例えば、α＝０.５、ＶL＝０.７５Ｖの場合、ＶCX＝２.５Ｖとなり、電源電圧ＶCCが２.５Ｖ以下のときに情報保持状態信号ＰＤが高電圧（“１”）となり、情報保持状態になる。ここで、電源電圧ＶCCに比例する電圧は抵抗Ｒ1とＲ2の抵抗分割により発生している。抵抗Ｒ1とＲ2は半導体基板中に形成された不純物拡散層やポリシリコン、さらにはＭＩＳ−ＦＥＴのチャネル抵抗などいずれを用いて構成しても構わない。
【００２０】
図８は、スタティックメモリをその一部に含むＬＳＩに本発明を適用した一実施例を示している。図中、５ｃはスタティックメモリのメモリセルアレー、５ｄは論理回路等の情報保持を必要としない回路ブロックであり、それぞれの電源電圧はＶCL2およびＶCL1である。メモリセルは４つのＮチャネルMOS-FET Ｔ6〜Ｔ9と２つの抵抗素子Ｒ7、Ｒ8とからなっている。抵抗値をＲとすると、１つのメモリセルあたりに流れる電流値はＶCL2／Ｒとなる。したがって、情報保持時には雑音余裕（ノイズマージン）が確保できる範囲内で電圧値をできるだけ下げることが望ましい。図９に示すように、この例では、標準動作時のＶCL2を１.５Ｖ、情報保持例のＶCL2を１Ｖとしている。論理回路ブロック５ｄはインバータや論理ゲートなどにより構成されている。図中、矢印の付いているＴ11、Ｔ13はＰチャネルMOS-FET、その他のＴ10、Ｔ12はＮチャネルMOS-FETを示している。情報保持時には、これら論理回路は動作させる必要がないため、電源電圧を供給する必要がない。したがって、ここでは標準動作時のＶCL1を１.５Ｖ、情報保持時のＶCL1を０Ｖとしている。内部電源電圧ＶCL2およびＶCL1は電源電圧変換回路６ｅあるいはスイッチとして動作するＰチャネルMOS-FET Ｔ1 とにより供給される。電源電圧変換回路は、差動増幅回路Ａ1、差動増幅回路の動作電流を制御するためにもうけられた抵抗Ｒ3と２つのＮチャネルMOS-FET Ｔ3、Ｔ4、差動増幅回路の反転入力端子への帰還量を制御するためにもうけた３つの抵抗Ｒ4〜Ｒ6とＰチャネルMOS-FET Ｔ5、およびスイッチとして動作するＰチャネルMOS-FET Ｔ2、とから構成されている。電源電圧が高く、内部電源電圧をＶCCから降下させる場合には、リミッタ・エネーブル信号ＬＭが高電圧（“１”）になる。この時、Ｔ1がカットオフする、と同時にＴ3が導通し、差導増幅回路Ａ1にバイアス電流が供給され、非反転入力電圧ＶLに比例した電圧が出力される。これと反対に、信号ＬＭが低電圧（“０”）の時には、Ｔ3がカットオフし、差動増幅回路にバイアス電流が供給されなくなる。そのため、電源電圧ＶCCが直接、内部電源電圧として出力される。情報保持動作時には情報保持信号ＰＤが高電圧（“１”）になる。この時には、トランジスタＴ2 がカットオフし、回路ブロック５ｄへの電源供給を停止する。一方、Ｔ4 がカットオフし、差動増幅回路のバイアス電流の値は抵抗Ｒ3 によって決まるようになる。情報保持状態においてメモリセルアレーが消費する電流は非常に小さく、かつ時間的にほぼ一定の直流電流とみなすことができる。したがって、差動増幅回路の負荷駆動能力は標準動作時に比べて格段に小さくてもよく、バイアス電流を著しく低下させても、動作上、支障がない。また同時にＴ5 を導通させ、差動増幅回路の帰還量を大きくすることにより、情報保持動作時の内部電源電圧を下げている。これにより、情報保持時のチップ全体の消費電流を著しく低減することができる。なお、この例では、ＶL＝０.７５Ｖ、Ｒ4＝Ｒ6＝３Ｒ5としている。このときのＶCL2の値は、標準動作時で１.５Ｖ、情報保持時で１.０Ｖとなる。
【００２１】
図９は電源電圧ＶCCと内部電源電圧ＶCL2およびＶCL1の関係の一例を示している。同図で、横軸は電源電圧ＶCC、縦軸は内部電源電圧ＶCLである。ここでは図２の例と同様、標準電源電圧を３〜３.６Ｖ、情報保持時の電源電圧を１〜２Ｖ、標準動作時と情報保持時の切り換えを行うための参照電圧ＶCXを２.５Ｖとした。標準動作時における内部電源電圧ＶCL2およびＶCL1 は１.５Ｖ、情報保持時における内部電源電圧ＶCL2 は１Ｖとしたが、それぞれ電源電圧ＶCC を越えない範囲で、回路の動作性能に応じた適当な電圧値に設定して差し支えない。
【００２２】
このＬＳＩチップにおいて、電源電圧ＶCC が時間的に変化した場合の、内部電源電圧ＶCL2 およびＶCL1、２つの制御信号ＬＭ、ＰＤのそれぞれの時間変化の例を図１０に示す。ここでは、時間ｔ0〜ｔ2にかけて、電源電圧ＶCCが３.３〜２Ｖに低下し、時間ｔ3 〜ｔ5にかけて、電源電圧ＶCCが２〜３.３Ｖに上昇する場合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖよりも小さくなるｔ1〜ｔ4の期間、信号ＰＤが高電圧（“１”）になり、チップは情報保持状態となる。また、この時間範囲において電源電圧ＶCCは１.５Ｖよりも小さくならないため、信号ＬＭは高電圧（“１”）のままである。
【００２３】
以上述べた実施例によれば、標準動作時においては高速に動作し、情報保持時においては必要最低限の電力で情報を保持することのできるスタティックメモリあるいは、スタティックメモリをその一部に含むＬＳＩを実現することができる。なお、以上の実施例では、高抵抗負荷によるスタティックメモリセルを用いた例について述べたが、その他にも例えば、２つのＣＭＯＳインバータと２つの選択トランジスタとからなるＣＭＯＳ型メモリセルや、２つのＮＡＮＤゲートあるいはＮＯＲゲートを用いたラッチ回路などにより記憶回路を構成する場合にも同様に本発明を適用できる。
【００２４】
図１１は、ダイナミックメモリに本発明を適用した一実施例を示している。図中、５ｅは１.５Ｖ以下の電源電圧で動作するダイナミックメモリであり、一つのメモリセルは、ＮチャネルMOS-FET Ｔ18 および蓄積容量ＣS1により構成されている。１３はメモリセルアレー、１４はロウ・アドレス・バッファ、１５はカラム・アドレス・バッファ、１６はロウ・アドレス・ストローブ（ＲＡＳ）入力バッファ、１７はカラム・アドレス・ストローブ（ＣＡＳ）入力バッファ、１８はライト・エネーブル（ＷＥ）入力バッファ、１９はデータ入力バッファ、２０はデータ出力バッファ、２１はロウ・アドレス・ストローブ（ＲＡＳ）信号をもとに制御クロックを発生するクロック発生回路、２２はカラム・アドレス・ストローブ（ＣＡＳ）信号をもとに制御クロックを発生するクロック発生回路、２３は書き込みクロック発生回路、２４はリフレッシュ（ＲＦＳＨ）信号発生回路、２５はリフレッシュアドレス発生回路、２６はリフレッシュアドレスと外部入力アドレスの切り換えを行うマルチプレクサである。ダイナミックメモリでは蓄積容量ＣS1に電荷を蓄えることにより情報を記憶しているため、情報保持時においても、周期的に信号電荷を読出して再書き込みをおこなう、いわゆるリフレッシュ動作が必要となり、メモリセルアレー以外の一部周辺回路も動作させる必要がある。また、十分な雑音余裕を確保するためには、情報保持時においても標準動作時と同等の信号電荷量を確保する必要がある。そこで、この例では、図１２に示すように、情報保持時と標準動作時の内部電源電圧を変化させず、１.５Ｖ（一定）としている。情報保持時においてはチップ外部との入出力を行う必要がないため、全ての入出力バッファ１４〜２０は信号ＰＤによりカットオフしている。また、マルチプレクサを信号ＰＤにより制御し、情報保持時にはリフレッシュアドレス発生回路により出力されるアドレスに切り換えている。リフレッシュ動作時には、信号ＲＦＳＨが高電圧（“１”）になる。この信号はリフレッシュアドレス発生回路に入力され、リフレッシュアドレスを順次、増加または減少させる。同時に、ＲＦＳＨはクロック発生回路２１を起動し、リフレッシュに必要なクロックを発生する。内部電源電圧ＶCL は電源電圧変換回路６ｆおよびスイッチとして動作するＰチャネルMOS-FET Ｔ14とにより供給される。電源電圧変換回路は、差同増幅回路Ａ2、差動増幅回路の動作電流を制御するためにもうけられた抵抗Ｒ9と３つのＮチャネルMOS-FET Ｔ15、Ｔ16、Ｔ17、差動増幅回路の反転入力端子への帰還量を制御するためにもうけた２つの抵抗Ｒ10、Ｒ11とから構成されている。電源電圧が高く、内部電源電圧をＶCCから降下させる場合には、リミッタ・エネーブル信号ＬＭが高電圧（“１”）になる。この時、Ｔ14がカットオフする、と同時にＴ15が導通し、差動増幅回路Ａ2にバイアス電流が供給され、非反転入力の電圧ＶLに比例した電圧が出力される。これと反対に、信号ＬＭが低電圧（“０”）の時には、Ｔ15がカットオフし、差動増幅回路にバイアス電流が供給されなくなる。そのため、電源電圧ＶCCが直接、内部電源電圧として出力される。情報保持動作時には情報保持信号ＰＤが高電圧（“１”）になる。
【００２５】
この時にはＴ16をカットオフし、差動増幅回路のバイアス電流の値を抵抗Ｒ9によって決めている。情報保持状態で、かつ周辺回路が動作していない期間は消費電流が小さい。したがって、差動増幅回路の負荷駆動能力は標準動作時に比べて格段に小さくてもよく、バイアス電流を著しく低下させても、動作上支障がない。リフレッシュ動作時には、信号ＲＦＳＨを電圧変換回路６にフィードバックしてＴ17を導通させ、差動増幅回路のバイアス電流を標準動作時と同程度の値としている。こうすることにより、リフレッシュ動作期間中、データ線の充放電や周辺回路の動作に必要な電源電流を供給することができる。したがって、情報保持時においても、雑音余裕を低下させることなくチップ全体の消費電流を著しく低減することができる。なお、この例では、ＶL＝０.７５Ｖ、Ｒ10＝Ｒ11としてＶCL＝１.５Ｖを得ているが、この他の電圧値や抵抗値の組合せでも構わない。
【００２６】
このＬＳＩチップにおいて、電源電圧ＶCCが時間的に変化した場合の、内部電源電圧ＶCL、２つの制御信号ＬＭ、ＰＤ、リフレッシュ信号ＲＦＳＨ、および差動増幅回路のバイアス電流値のそれぞれの時間変化の例を図１２に示す。ここでは、時間ｔ0〜ｔ2にかけて、電源電圧ＶCCが３.３〜２Ｖに低下し、時間ｔ3〜ｔ5にかけて、電源電圧ＶCC が２〜３.３Ｖに上昇する場合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖよりも小さくなるｔ1〜ｔ4の期間、信号ＰＤが高電圧（“１”）になり、チップは情報保持状態となる。また、この時間範囲において電源電圧ＶCCは１.５Ｖよりも小さくならないため、信号ＬＭは高電圧（“１”）のままである。情報保持期間中、リフレッシュ動作時には、標準動作時と同程度のバイアス電流ＩB1を流し、それ以外は十分小さな値ＩB2を流している。
【００２７】
以上述べた例では、同じアドレス・バスからロウ・アドレスとカラム・アドレスを時間的に切り換えて取り組む。いわゆるアドレス・マルチプレクス方式を用いているが、全てのアドレスを同時に取り込む一般的な方式を用いても本発明を同様に適用できる。また、特願昭６３−１４８１０４や特願昭６３−２２２３１７に述べられているような、プレートを駆動してデータ線の電圧振幅を低減するダイナミックメモリを用いることにより、より低消費電力メモリを実現することができる。
【００２８】
図１３（ａ）および（ｂ）は情報保持時におけるリフレッシュ信号ＲＦＳＨのタイミングの一例を示している。ここでは、４０９６サイクルで全メモリアレーをリフレッシュする場合の例を示している。電源電圧を、例えば１.５Ｖ以下にまで低下させることにより、メモリ全体の消費電流を大幅に下げることができるため、６４Ｍｂ程度の大容量のメモリであっても、リフレッシュサイクルを４０９６から増やす必要がなくなり、システムを構成しやすくなる。情報保持状態に移行して最初の４０９６サイクルで集中リフレッシュ、すなわち比較的短い周期ＴC1で信号ＲＦＳＨを発生させている。これは、標準動作時におけるリフレッシュ制御がＲＦＳＨによる内部リフレッシュとは無関係であるためである。こうした初期化を行うことにより、状態が移行する前後でリフレッシュ周期の仕様を満たさなくなる危険性を回避することができる。図１３（ａ）では、集中リフレッシュの後、一定の周期ＴC2で信号ＲＦＳＨを発生させている。これに対して同図（ｂ）では、周期ＴC3で集中リフレッシュを繰り返している、集中リフレッシュ中の信号ＲＦＳＨの周期は、最初の集中リフレッシュと同じ値ＴC1にしている。これは他の値でも差し支えないが、信号発生回路の構成上、同じ値にしたほうが都合が良い。
【００２９】
図１４は図１３（ａ）の例にたいするリフレッシュ周期ＴC2のチップ温度依存性の一例を示している。チップ温度と情報保持時間の関係は、例えばアイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイセズ、第３５巻、第８号、第１２５７〜１２６３頁（１９８７）（ＩＥＥＥ Transactions on Electron Devices, Vol.３５，No.８, pp.１２５７−１２６３，August １９８７）において論じられている。これによれば、チップ温度が０〜１００℃まで変化したときの情報保持時間の変化は約３桁である。したがって、リフレッシュ周期ＴC2を図１４のように変化させれば、実際の情報保持特性に合わせることができる。情報保持状態においては、チップの消費電力は極めて小さくなるため、環境温度とチップ温度との差はほとんどない。したがって、低い環境温度で使用することにより、リフレッシュ周期を伸ばし、さらに低電力化することができる。これにより、電池を電源とする携帯型電子機器などに搭載するのに適したダイナミックメモリを供することができる。なお、図１４のような温度依存性を有する発振回路は特開昭６０−１３６０８８に述べられている。
【００３０】
図１５は図１３（ｂ）の例において、リフレッシュ不良が発生したときの例を示している。図において、横軸はリフレッシュ周期、縦軸は累積不良度数である。リフレッシュ周期ＴC3に対して、１ビットのみ不良となっている。メモリのごく一部のみが不良の場合、不良メモリセルを、あらかじめチップ上に設けておいた予備のメモリセルで置換することにより修復する、いわゆる欠陥救済技術がある。この技術は、例えば、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第１６巻、第５号、第４７９〜４８７頁（１９８１）（ＩＥＥＥ Journal of Solid-State Circuits, Vol.１６，No.５，pp.４７９−４８７，１９８１）において論じられている。この技術は図１５のようなリフレッシュ不良に対しても同様に適用できる。しかし、従来の欠陥救済技術では、予備のメモリセルを必要とするため、チップ面積の増大を招くという欠点があった。図１６，図１７，図１８に示したのは、予備のメモリセルを用いないリフレッシュ不良救済技術の例である。これは、図１５においてリフレッシュ周期ＴC3で不良となるメモリセルのみを、それよりも短い周期、例えばＴC4でリフレッシュするというものである。以下、図１６〜１８を用いて説明する。図１６はこの不良救済技術を用いたときの、情報保持時におけるリフレッシュ信号ＲＦＳＨのタイミングの一例を示している。ここでは、アドレス１がリフレッシュ不良である場合を考えている。図に示すように、ひとつの集中リフレッシュから次の集中リフレッシュの間、周期ＴC4でアドレス１をリフレッシュしている。こうすれば、全アドレスを短い周期ＴC4でリフレッシュする場合に比べて消費電流を著しく低減することができる。各リフレッシュ周期の間には４０９６×ＴC1≦ＴC4≦ＴC3が成り立つ必要がある。図１７はリフレッシュアドレスおよびリフレッシュ信号ＲＦＳＨを発生する回路構成の一例、図１８はその動作タイミングを示している。図１７において、ＯＳＣはクロックφ0を発生する発振器、ＤＶ1，ＤＶ4，ＤＶ3 はクロックφ0 の整数倍の周期を有するクロックφ1，φ4，φ3 を発生する分周器、３０は１３ビットのシンクロナス・カウンタ、３１はリフレッシュアドレス発生回路、３２はリフレッシュ信号（ＲＦＳＨ）発生回路、Ｉ1はインバータ、Ｇ1はＡＮＤゲート、Ｇ2 はＯＲゲートをそれぞれ示している。カウンタはクロックφ1 により動作し、Reset端子に高電圧（“１”）が印加され、カウンタ出力が全て低電圧（“０”）にリセットされた状態から計数を開始する。出力が４０９７になると出力Ｑ12 が高電圧（“１”）となり、計数を停止する。図中ｅはカウンタ・エネーブル信号である。カウンタの動作中、ｅは高電圧（“１”）であるため、リフレッシュアドレス発生回路の出力ａr0〜ａr11にはカウンタの出力Ｑ0〜Ｑ11が出力される。カウンタが停止した後、ｅは低電圧（“０”）となり、ａr0〜ａr11 には不良アドレスａS0〜ａS11 が出力される。同様に、カウンタの動作中はクロックφ1 が、カウンタ停止後はクロックφ4、がそれぞれリフレッシュ信号発生回路から出力される。これにより、カウンタの動作中は周期ＴC1で４０９６回集中リフレッシュを行い、カウンタ停止後は周期ＴC4で不良アドレスのみをリフレッシュすることができる。なお、ここでは一つの不良アドレスのみを救済する例について述べたが、複数の不良アドレスを救済する場合についても、同様に本発明が適用できる。
【００３１】
以上述べた実施例によれば、標準動作時においては高速に動作し、情報保持時においては必要最低限の電力で情報を保持することのできるダイナミックメモリあるいは、ダイナミックメモリをその一部に含むＬＳＩを実現することができる。さらには、従来ダイナミックメモリで問題となっていた電源電圧変動にたいしても、図１１、１２に示したように、内部回路を例えば１.５Ｖのような低電圧で動作させることにより、外部電源電圧が大きく変化しても、安定に動作させることができる。
【００３２】
いままで述べてきた実施例においては、標準動作状態と情報保持動作状態の違いをＬＳＩチップ上に設けた検出手段により検出していたが、動作状態をチップ外部からコントロールしても構わない。図１９は情報保持状態への移行を外部からコントロールする、本発明の他の一実施例を示している。この中で、４ｂはチップ外部から入力される情報保持状態信号、１Ｂは図１のＬＳＩチップと同様、情報記憶機能あるいは情報処理機能を有するＬＳＩチップ、ＰＡＤ３は情報保持状態信号を受信するためのボンディングパッドをそれぞれ示している。図１のＬＳＩチップと異なる点は、チップ上に検出手段と情報保持状態信号の発生手段を設ける必要がないことである。このチップを図１のＬＳＩチップとは別に設計しても良いし、一つのチップを設計し、ボンディングの切り換えやアルミニウム配線のマスタスライスで分けてもかまわない。
【００３３】
図２０は図１９のＬＳＩチップを電池Ｂを電源として動作させる場合を示している。電池の電圧値は、その種類により１〜３.６Ｖなどの広範囲に分布する。したがって、情報保持状態への移行を電圧変化で検出する方法に比べて、システムが外部からコントロールできるほうが都合が良い。図２１は内部電源電圧ＶCLの電源電圧ＶCCに対する依存性を示している。この例では、標準電源電圧範囲を１〜３.６Ｖとし、１.５〜３.６ＶのときにはＶCL＝１.５Ｖ、１〜１.５ＶのときにはＶCL＝ＶCCとしている。こうすることにより、１〜３.６Ｖといった広い電源電圧範囲にわたって内部電源電圧の変化を小さく抑えることができ、動作速度や消費電流、動作余裕といった動作性能の電源電圧依存性がほとんどないＬＳＩを実現することができる。また、電源電圧を変化させることなく、必要に応じて情報保持状態へ移行させることができるため、システムの状態に応じて不必要な電力消費を抑え、電池で動作する電子機器の動作時間を長くすることができる。
【００３４】
図１や図１９に示した電池バックアップ回路をチップ上に取り込み、電源の切り換えをチップ上でおこなうようにしたＬＳＩの構成例を図２２に示す。この図で、１Ｃは図１のＬＳＩチップと同様、情報記憶機能あるいは情報処理機能を有するＬＳＩチップ、４０は電源切り換え回路、４１は電源降下検出回路、ＳL、ＳBは電源降下検出回路が発生する切り換え信号、ＳＷ40a、ＳＷ40bは切り換え信号ＳL、ＳBにより電源の切り換えを行うスイッチ、ＰＡＤ４は電池の電圧を印加するためのボンディングパッドをそれぞれ示している。このように、電源の切り換えをチップ上で行うことにより、システム（ボード）に電池バックアップ回路を実装する必要がなくなり、部品点数が削減でき、製造コストや実装密度を改善できる。また、ＬＳＩの特性に応じた電源切り換え回路を搭載できるため、ユーザは電源切り換え時に問題となる電源電圧の過渡変動を気にする必要がなくなり、使い易いチップを提供することができる。図２３は電源切り換え回路４０の具体的な構成例を示している。図において４２、４３は差動増幅回路、４４、４５はその出力Ｔ19、Ｔ20 は電源の切り換えを行うスイッチに相当するＰチャネルMOS-FET、４６は電源切り換え回路の出力である。以下、この回路の動作を説明する。差動増幅回路４２の非反転入力と反転入力にはそれぞれＶCCとＶBTに比例する電圧γＶCCとγＶBTを印加する。同様に、差動増幅回路４３の非反転入力と反転入力にはそれぞれＶBTとＶCCに比例する電圧γＶBTとγＶCCを印加する。ここでγは０≦γ≦１を満たす比例定数であるが、差動増幅回路の電圧ゲインと出力振幅を十分とれるような値にすることが望ましい。比例する電圧は抵抗分割により得ることができる。差動増幅回路４２、４３の出力４４、４５はＴ19、Ｔ20のゲートに印加される。はじめにＶCC＞ＶBTの場合を考える。このとき、出力４４には高電圧（ＶCC）が、出力４５には低い電圧（〜γＶCC−ＶT）が出力され、Ｔ19は非導通、Ｔ20は導通状態になる。したがってＶINTとしてＶCCが出力される。同様にＶCC＜ＶBTの場合、出力４４には低い電圧（〜γＶBT−ＶT）が、出力４５には高電圧（ＶBT）がそれぞれ出力され、Ｔ19は導通、Ｔ20は非導通状態になる。その結果、ＶINTとしてＶBTが出力される。この回路はＶCCかＶBTの一方が０Ｖの場合でも同様に動作するため、どちらか一方の電源しか供給しない場合にも、供給された電圧がそのまま内部回路の電源電圧として出力される。図２４はＶINTのＶCC依存性の一例をＶBT＝１.５Ｖの場合に対して示している。ＶCC＞１.５ＶのときにはＶINT＝ＶCC、ＶCC＜１.５ＶのときにはＶINT＝１.５Ｖが得られている。図に示されるように、ＶINTは連続的に変化しており、ＬＳＩの動作に悪影響を及ぼすようなキンクは発生していない。以上の実施例に示されるように、比較的簡単な回路で電源切り換え回路を構成できるため、これを一つのＬＳＩ上に搭載しても、チップ面積の増加は僅かである。ここでは、MOS-FETを用いて構成した例を示したが、他の、たとえばバイポーラトランジスタを用いても同様に実現することができる。
【００３５】
以上の実施例では、主たるＬＳＩ回路ブロックが１.５Ｖ以下で動作するＬＳＩチップの基本概念を説明してきた。以下では、主にダイナミックメモリを取り上げ、より詳細な実施例を説明する。一般に、他の論理ＬＳＩやスタティックメモリに比べて、ダイナミックメモリは低電圧動作が難しいとされてきた。その第一の理由は、蓄積電圧と蓄積容量の積できまる信号電荷量が低電圧化により減少し、信号対雑音比が低下するためである。そのために、パッケージや金属配線などに含まれる微量の放射性物質から放出されるアルファ線の照射により発生する雑音電荷や、メモリセルに流入する熱的や非熱的なリーク電流による雑音電荷に対する雑音余裕（マージン）の確保が難しいと考えられてきた。これらの問題点は次の二つの方法の何れかにより解決することができる。
【００３６】
（１）低い電源電圧（例えば１.５Ｖ）においても、従来と同程度のメモリセル蓄積信号電圧（例えば、低電圧＝０Ｖ、高電圧＝３Ｖ）が得られるような回路を用いる。この場合、メモリセルの蓄積容量は従来と同程度の値（例えば３０〜４０ｆＦ（フェムト・ファラッド））で良い。
【００３７】
（２）回路方式は従来のままとする代わり、メモリセルの蓄積容量を電源電圧にほぼ反比例して増大させる。例えば電源電圧＝１.５Ｖのときの、メモリセルの蓄積容量は６０〜８０ｆＦとする。
【００３８】
上記方法のうち、（１）については、ワード線とデータ線の他に、メモリセルのプレートを駆動することにより、データ線の振幅よりも大きな信号振幅をメモリセルに蓄積する方法が特願昭６３−１４８１０４や特願昭６３−２２２３１７に示されている。（２）については、蓄積容量を従来に比べて飛躍的に増大させる技術が特願昭６０−２６７１１３やシンポジウム オン ブイエルエスアイ テクノロジー、ダイジェスト オブ テクニカル ペーパーズ、第２９〜３０頁（１９８８）（１９８８ Symposium on ＶＬＳＩ Technology, Digest of Technical Papers, pp.２９−３０，１９８８）に述べられている。これらの技術を適用することによって、安定な動作に必要な蓄積信号電荷を確保することができる。低電圧動作のための第２の課題は高速動作と低消費電流を同時に実現することである。第３の課題は低電圧動作回路と高電圧動作回路の同一チップ上への集積を可能にする素子あるいは回路の実現である。第３の課題は、高電圧電源と低電圧電源の電圧値の比が２倍以上になると特に問題となってくる。一つのチップ上に高電圧用と低電圧用の二種類の素子を形成することにより第３の課題を解決する例が特願昭５６−５７１４３に示されている。この技術によれば、低電圧電源用と高電圧電源用のそれぞれに対して最適な素子で回路を構成できるが、ＬＳＩの製造工程が複雑になるという欠点がある。以下の実施例では、第２の課題を克服し、最小の電源電圧が１Ｖでも動作する手段、および製造工程を複雑にすることなく第３の課題を解決する方法について説明する。これらによりダイナミックメモリの動作電源電圧を１〜１.５Ｖ程度にまで低電圧化でき、ダイナミックメモリあるいはダイナミックメモリをその一部に含むＬＳＩチップの高集積化、高速化、低消費電力化を同時に実現できる。また、バッテリ動作あるいはバッテリバックアップ動作において要求される仕様を満たすことができる。
【００３９】
はじめに、第２の課題を克服する手段について説明する。なお、以下に相補形のMOS-FET（Complementary ＭＯＳ＝ＣＭＯＳ）を用いる例を示すが、同様の効果が得られれば、バイポーラトランジスタや接合型ＦＥＴ、あるいはシリコン以外の素子を用いても構わない。図２５(a)は、ＮチャネルMOS-FETゲート・ソース間電圧ＶGSとドレイン電流ＩDの関係を示している。この関係は、（ｉ）ＩDの平方根がＶGSにほぼ比例する平方根領域と、（ii）よりＶGSの小さな領域でＩDがＶGSの指数関数に比例するサブスレッショルド領域とに分けられる。図中ＶT1は、（ii）の領域を無視し、電流電圧特性を平方根で近似できるとしたときに、ドレイン電流が流れ始める、いわゆるゲートしきい値電圧である。また、ＶT0は回路動作上、ドレイン電流がほぼ零とみなせるゲートしきい値電圧の他の定義である。ゲート幅を１０ミクロンとしたとき、ＶGS＝ＶT0のときのドレイン電流は１０ｎＡ程度、ＶGS＝ＶT1のときのドレイン電流は１μＡ程度である。ＶT1とＶT0の差はおおよそ０.２Ｖである（ＶT1＞ＶT0）。実際のMOS-FETの電流駆動能力にはＶGS−ＶT1が関係し、待機状態での静的な電流にはＶT0が関係する。以下の例では、ＬＳＩの主たる回路に用いる素子のしきい値電圧をＶT1＝０.３Ｖ（したがってＶT0は約０.１Ｖ）となるように設定した。これにより、電源電圧の半分の電圧（例えば０.５Ｖ）でMOS-FETを導通させる必要のあるセンスアンプや差動増幅回路を動作させることができ、電源電圧＝１Ｖまで全ての回路を動作させることができる。また、これにより、チップ全体の待機電流を１０μＡ程度に抑えることができる。また、各種製造工程のばらつきにより、しきい値電圧が±０.１Ｖ程度ばらついても、電源電圧＝１Ｖでの回路動作を実現するとともに、チップ全体の待機電流を１００μＡ以下に抑えることができる。また電源電圧＝１Ｖでも十分な動作速度が得られるように、チャネル長＝０.３ミクロンとした。図２５(b)は、２つのＮチャネルMOS-FET（CaseＩ，CaseII）に対するゲートしきい値電圧ＶT1のチャネル長依存性を示している。ここに、CaseＩは従来のダイナミックメモリ(以下ＤＲＡＭと略す)で一般的な、基板バイアス電圧を印加する場合の条件、CaseIIは本発明で用いた、基板バイアス電圧を印加しない条件に対応した素子の特性を示している。CaseＩではＶBS＝−１Ｖのときに、CaseIIではＶBS＝０Ｖのときにゲートしきい値電圧ＶT1が０.３Ｖになるようにしている。CaseIIの素子には以下の３つの問題がある。
（１）チャネル長の変動に対するゲートしきい値電圧の変動が大きく、CaseＩに比べて制御性が劣るため短チャネル化が難しい。
（２）基板バイアス電圧はチップ上に設けられた基板バイアス電圧発生回路によりつくられるが、その電圧値は製造ばらつきによりばらつき、かつ動作する回路の個数により、その値が時間的に大きく変動する。ゲートしきい値電圧は基板バイアス電圧により大きく変調を受けるため、低電圧動作で要求されるようなゲートしきい値電圧の仕様を精度良く満たすことができない。
（３）電源投入時には基板バイアス電圧が０Ｖであるため、基板効果によりゲートしきい値電圧が０.３Ｖより低い値、例えば０Ｖになっている。と同時に、基板はほぼフローティング状態であるためＶCCとの容量結合により基板電圧が過渡的に上昇し、ゲートしきい値電圧はマイナスとなる。このため周辺回路のMOS-FETが導通状態になになるため、大きな過渡電流が流れる。本発明では、基板電圧をＶSS＝０Ｖに固定しているため、ゲートしきい値電圧の制御性に優れ、かつ電源投入時の過渡電流の小さなＬＳＩチップを提供することができる。さらには、回路動作中の基板電圧の変動をほとんど零にすることができるため、基板電圧からの容量結合雑音を大幅に減少させることができる。なお、しきい値電圧を精度良く設定する他の手段を用いれば、従来と同様に基板バイアス電圧を印加しても構わない。
【００４０】
図２６は、最小電源電圧１Ｖでも動作するダイナミックメモリの、主たる回路に用いた素子のゲート酸化膜厚ｔOX、電気的なチャネル長（実効チャネル長）Ｌeff、ゲートしきい値電圧ＶT1、ＶT0を示している。ここで、括弧内に示した値は、製造ばらつきなどによる変動の範囲を示している。
【００４１】
図２７は、本発明のダイナミックメモリチップの断面構造の一部を示している。従来のダイナミックメモリで基板にマイナスの電圧を印加していた理由は、以下の３つである。
（１）入力あるいは出力に外部からリンギングなどによるマイナスの電圧が印加された場合、少数キャリアである電子が基板に注入される。この電子は基板内を拡散して、その一部がメモリセルの電荷蓄積部に達し、リフレッシュ特性を悪化させる。この少数キャリアの基板への注入を防止する。
（２）基板にマイナスの電圧を印加することにより、ｎ-拡散層とｐ基板の間の接合容量を減少させ、負荷容量を減らす。これにより、回路の高速動作と低消費電力化を図る。
（３）基板にマイナスの電圧を印加することにより、チャネル下の空乏層が広がり、チャネル部のポテンシャルが基板電圧による変調を受けにくくなる。これにより、ゲートしきい値電圧が基板電圧の変動の影響を受けにくくなる。別の言い方をすると、ゲートしきい値電圧の基板効果係数が小さくなり、ダイナミックメモリの一部の回路の動作上、都合が良い。
【００４２】
これらのうち、（３）については、ＣＭＯＳ−ＬＳＩの二重ウェル構造化の傾向とともに、基板電圧を印加することの効果が薄らいできている。したがって、（１）と（２）を解決することが、重要となる。ＣＭＯＳ−ＬＳＩにおいて、複数の基板電圧の印加が可能となる基板構造が特開昭６２−１１９９５８に示されている。この構造と、本発明による低電圧ＬＳＩを組合せることにより、前述した目的を達成し、耐雑音性に優れ、高速、低消費電力の低電圧ＬＳＩを構成することができる。以下、本発明の基板構造の断面図を用いて、その実施例を説明する。図２７において、Ｐ形のシリコン基板の不純物濃度は約１×１０15cm+3である。この基板中に２回の異なる工程によって形成された２種類のＮウェル（Ｎ１，Ｎ２）、および１種類のＰウェルを形成する。各ウェルの不純物濃度は例えば、Ｎ２ウェルが１×１０16cm+3、Ｎ１ウェルとＰウェルが５×１０16cm+3程度であるが、素子の寸法に応じてこれらの値は変化させても構わない。図中、５０は能動領域間の電気的分離を行うための厚い酸化膜（膜厚は約５００ｎｍ）、５１は蓄積容量を形成するための第１のポリシリコン電極、５２はMOS-FETのゲート電極となる第２のポリシリコン電極、５３、５４はこれら厚い酸化膜やポリシリコン電極をマスクとして自己整合的に形成したＮ形の不純物拡散層（不純物濃度は約２×１０20cm+3）、５５、５６、５７はこれと同様に形成されたＰ形の不純物拡散層（不純物濃度は約２×１０20cm+3）をそれぞれ示している。Ｐ基板は拡散層５６により接地電位（ＶSS）に固定している。メモリセルの蓄積容量や選択トランジスタＴN3，ＴN4はＮ２ウェルにより基板と電気的に分離されたＰウェル中に形成する。Ｐウェルには拡散層５７により第２の基板電位ＶBP2を印加する。またＮ２ウェルには、それに電気的に接するＮ１ウェルと拡散層５４により第２のＮウェル電位ＶBN2を印加する。またＶBS＝０Ｖで動作させる周辺回路のＮチャネルMOS-FET ＴN1はＰ基板中に、ＰチャネルMOS-FET ＴP1はＮ１ウェル内に、それぞれ形成する。また、周辺回路のＮチャネルMOS-FET ＴN2はメモリセルアレーとは別の、Ｐ基板と電気的に分離されたＰウェル内に形成している。こうすることにより、入出力回路などマイナスの電圧や、Ｎウェルの電圧よりも高い電圧が外部から入力される可能性のある場合、そのオーバシュートあるいはアンダーシュート量に応じた、独立した基板電圧を印加することができる。このように、メモリセルアレーが形成されるＰウェルをＰ基板と電気的に分離することには、他に以下の効果がある。
（１）メモリセルアレーのＰウェルをマイナス電位にバイアスすることにより、データ線容量を低減し信号対雑音比を改善できる。
（２）メモリセルアレーを覆ったＮ２ウェルが基板中を拡散してくる少数キャリアのバリアーとなる。これにより、雑音電荷の蓄積容量部への収集を抑止でき、耐雑音性が改善される。
【００４３】
以上述べたように、図２７に示したような基板構造を用いることにより、メモリセルアレーの安定動作と、周辺回路の高速化と低消費電力化を同時に実現することができる。なお、以上の説明では、Ｐ基板を用いる場合について述べたが、Ｎ基板を用いても同様な効果を期待することができる。ただ、本発明が対象とするバッテリ動作やバッテリバックアップ動作においては、電源電圧が大きく変動する環境での使用を考慮しなければならない。Ｎ基板を用いた場合、Ｎ基板には系の最高電圧ＶCCが印加される。したがって、電源電圧が大きく変動した場合、Ｎ基板の電位も変動し、Ｎ基板との容量結合により回路各部に雑音を誘起する。これらの理由から、本発明の目的には図２７に示したＰ基板を用いる構造が適している。
【００４４】
図２８〜３０には、本発明によりさらに低電圧化することが可能な情報保持機能を有するＬＳＩ回路の例を示している。図２８は周辺回路の一例である。図中６０は電源電圧ＶCL1で動作する回路ブロック、６１は電源電圧ＶCL2で動作する回路ブロック、ＶBP1は回路ブロック６１のＮチャネルMOS-FETの基板バイアス電圧、ＶBN1は回路ブロック６１のＰチャンネルMOS-FETの基板バイアス電圧をそれぞれ示している。回路ブロック６０は情報保持時に動作させる必要のない部分で情報保持時にはＶCL1＝０Ｖとなる。回路ブロック６１は情報保持時にも動作させる必要がある部分でＶCL2の値は動作状態によらず一定である。電源電圧＝０.５Ｖ程度まで回路を動作させるためには、しきい値電圧ＶT1を０〜０.１Ｖ程度にする必要がある。このときには、回路が動作せず、ゲート・ソース間電圧が０ＶのときにもMOS-FETには１μＡ程度の電流が流れ、チップ全体では１０ｍＡという大きな電流値になる。情報保持時の消費電流を低減するためには、この静的な電流を低減することが必要である。一般に、情報保持時は標準動作時に比べて動作速度は遅くても良い。そこで、この例では基板電圧を制御することにより、情報保持時のMOS-FETのしきい値電圧を標準動作時に比べて導通しにくい方向（ＮチャネルMOS-FETのしきい値電圧は高く、ＰチャネルMOS-FETのしきい値電圧は低く）に変化させている。図２９はＮチャネルMOS-FETの基板電圧ＶBP1の発生回路の構成例、図３０はその動作タイミング図である。なお、ここでは便宜上ＶCL2＝１.５Ｖの場合について述べるが、先に述べたように、０.５〜１Ｖ程度の低い電源電圧のときに特に有効である。図２９において、６２はイーバータＩ2〜Ｉ3とＮＡＮＤゲートＧ3とにより構成したリング発振器、６３はダイオード接続された２つのMOS-FET Ｔ40、Ｔ41と容量ＣB1とにより構成したチャージパンプ回路、Ｔ42、Ｔ43はＮチャネルMOS-FETＴ44はＰチャネルMOS-FETをそれぞれ示している。標準動作時、すなわちＰＤが低電圧（“０”）のときには、リング発振器とチャージパンプ回路は動作しない。同時にMOS-FET Ｔ44が導通し、ノードＮ1が高電圧（“１”）であるためMOS-FET Ｔ42が導通してＶBP1は接地電位になる。一方、情報保持時、すなわちＰＤが高電圧（“１”）のときには、MOS-FET Ｔ43が導通し、ノードＮ1がＶBP1と同じ電位になるため、MOS-FET Ｔ42がカットオフする。同時に、リング発振器とチャージパンプ回路が動作し、ＶBP1にはマイナスの電圧が出力される。なお、メモリセルアレーには常に基板バイアス電圧を印加している。以上、述べたように、１Ｖ以下の低電圧電源で動作させる際、基板バイアス電圧を制御することにより、標準動作時には高速性を、情報保持時には低消費電力を実現することができる。なお、ここでは説明を省略したが、この発明はＶBN1を発生する回路にも同様に適用できる。
【００４５】
以下の説明では、先に述べた基板構造を用いた低電圧動作ダイナミックメモリの具体的な回路構成を説明する。図３１はダイナミックメモリの回路構成を示している。図中、ＭＡ１，ＭＡ２はメモリセルアレー、ＤＡ１はダミーセルアレー、Ｗ0〜Ｗmはワード線、Ｄ0，Ｄ0￣，Ｄn，Ｄn￣はデータ線、ＤＷ0，ＤＷ1はダミーワード線、ＸＤはワード線選択回路、ＤＷＤはダミーワード線選択回路、Ｔ52〜Ｔ55は左マットＭＡ１とセンスアンプの接続を制御する左マット選択トランジスタ、ＳＨＲＬはその選択信号、Ｔ56〜Ｔ59は右マットＭＡ２とセンスアンプの接続を制御する右マット選択トランジスタ、ＳＨＲＲはその選択信号、ＰＲ0〜ＰＲnは非選択時にデータ線の電圧を電位Ｐに設定するプリチャージ回路、φP￣はプリチャージ信号、ＳＡ0〜ＳＡnはデータ線上の微小信号電圧を増幅するセンスアンプ、ＣＳＮとＣＳＰはセンスアンプのコモンソース駆動信号、ＣＤはコモンソース駆動回路、ＹＧ0〜ＹＧnはデータ線とコモンＩ／Ｏ線の接続を行うＹゲート、ＹＤＥＣはＹアドレス選択回路、Ｙ0〜ＹnはＹ選択信号、ＤｉＢは入力データに応じてコモンＩ／Ｏ線を駆動するデータ入力バッファ、ＤｏＢはコモンＩ／Ｏ線の信号電流を増幅して出力するデータ出力バッファである。メモリセルの蓄積容量ＣS2の値は先にも述べたように６０〜８０ｆＦ程度、データ線容量の値は２５０〜３００ｆＦ程度である。これにより、データ線の振幅を１.５Ｖとしたときの読出し信号電圧は１５０ｍＶ程度になり、センスアンプの動作に十分な信号電圧を得ることができる。
【００４６】
図３２は電源電圧１.５Ｖのときのデータ読出し時のおける各部の電圧波形を示している。なお、以下の説明ではメモリセルからの読出し動作の場合で、かつワード線Ｗ0が選択された場合を考える。データ線のプリチャージ電圧、セル蓄積容量の対向電極（プレート）の電圧は電源電圧の半分の０.７５Ｖとしている。これにより、（１）データ線の充放電時やプリチャージ時に発生する容量結合雑音を最小に抑えるとともに、（２）蓄積容量を形成する絶縁膜に印加される電圧を最小に抑えて薄膜化することにより、蓄積容量の増大を実現している。メモリセルに高電圧（１.５Ｖ）を書き込むために、ワード線Ｗ0および左マット選択信号ＳＨＲＬには、２.２Ｖを印加し、トランジスタＴ50およびＴ52が非飽和領域で動作するようにしている。ＹゲートのMOS-FETが飽和領域で動作するよう、コモンＩ／Ｏ線は１.２Ｖになるようにしている。このような低い電源電圧でも動作するコモンＩ／Ｏ線の信号の増幅器としては特願昭６３−１４１７０３に述べられているような電流検出形のものが適している。この型の増幅器を用いれば、（１）コモンＩ／Ｏ線の電圧レベルを電源電圧近くまで大きくすることができ、かつ（２）コモンＩ／Ｏ線の信号振幅を小さく（例えば５０ｍＶ）できるので、Ｙ選択信号Ｙ0を印加して信号を読出す際の動作マージンを大きくすることができる。また、メモリへの書き込みは、従来と同様にＩ／Ｏ線をデータ入力バッファＤiＢで駆動することにより行なえる。情報保持時においては、情報を外部に読出す必要がないため、図中破線で示したように、Ｙ選択信号Ｙ0は低電圧（“０”）のままである。また、Ｙアドレス選択回路、データ入力バッファ、データ出力バッファなどの動作させる必要がない。さらに、センスアンプのコモンソース駆動回路の駆動能力を低下させ、データ線電圧の時間変化率を低下させている。これにより、情報保持時においてはデータ線の充放電に伴うピーク電流の値を低減する。このような制御を行うことにより、電池などのような内部インピーダンスが高い電源を使用しても、電源電圧の過渡的な低下によりＬＳＩが誤動作することを防止できる。以下には、このような低電圧ダイナミックメモリを実現するために重要な次の回路について説明する。
（１）１／２ ＶCL 発生回路。
（２）ワード線駆動回路。
（３）コモンソース駆動回路。
【００４７】
図３３（ａ）は１／２ＶCL発生回路の回路構成を示している。図中、Ｔ60，Ｔ62はＮチャネルMOS-FET、Ｔ61，Ｔ63はＰチャネルMOS-FET、Ｒ20，Ｒ21はバイアス電流を設定するための抵抗である。抵抗の値の比は、ノードＮ4およびノードＰの電圧がＶCL２のほぼ半分になるように選ぶ。容量ＣD1〜ＣD4は電源電圧が変動しても、それに追従するように設けられたスピードアップ・コンデンサである。これらの値の間にはＣD1≒ＣD2、ＣD3≒ＣD4が成り立っている。各トランジスタの基板とソースを接続し、基板バイアス効果によりしきい値電圧が高くならないようにしている。このときの各トランジスタのしきい値電圧ＶT1の絶対値は約０.３Ｖである。もし、基板をソースでなく系の最高電圧に接続すると、基板バイアス効果によりしきい値電圧ＶT1の絶対値は０.５Ｖよりも大きくなるため、電源電圧ＶCL2＝１Ｖでは動作しなくなる。このように、低電圧で動作する回路では基板電圧の与え方が最小電源電圧を規定する。図２７に示した基板構造を用いると基板とソースの接続が容易に行える。図３３(b)はＮチャネルMOS-FET Ｔ60，Ｔ62の断面構造図を示している。６５はＮ２ウェルの電位を与えるためのｎ-拡散層、６６はＰウェルの電位を与えるためのｐ-拡散層、６７，６８はＮチャネルMOS-FETのソースおよびドレインとなるｎ-拡散層である。外部配線によりMOS-FETの基板電圧を与えるｐ-拡散層６６をソースに接続している。Ｎ２ウェルには系の最高電圧、ここではＶCL2を印加する。この例に示されるように、MOS-FETを基板と電気的に分離されたＰウェル内に形成することができるため、しきい値電圧の基板効果の影響を受けない、低電圧動作に適した回路を構成することができる。なお、ここに示した例に限らず、差動増幅回路その他のソースを接地電位より高い電圧で動作させる回路には、同様に本実施例が適用できる。
【００４８】
図３４(a)はワード線駆動回路の回路構成、同図(b)にはその動作タイミングを示している。図中、Ｔ82はメモリセルトランジスタ、ＣS3は蓄積容量、Ｔ80，Ｔ81はＮチャネルMOS-FETである。この回路は一般に自己昇圧（セルフブースト）回路と呼ばれる。Ｓにはワード線選択回路の選択信号が入力される。この電圧レベルは選択時には高電圧（例えば１.５Ｖ）、非選択時には低電圧（０Ｖ）となる。したがって、ノードＮ7には選択時にはＶCL−ＶT0（ＶT0はＴ81のしきい値電圧）が、非選択時には０Ｖが印加される。選択信号が確定した後、Ｘにはメモリセルトランジスタを十分にオンできるように、電源電圧よりも高いパルス電圧（例えば２.２Ｖ）印加する。非選択時にはMOS-FET Ｔ80は導通しないが、選択時にはＴ80のゲート容量の結合により、ノードＮ7は高い電圧に昇圧（ブースト）される。ワード線に、Ｘに印加されるパルス電圧をそのまま出力するためには、ノードＮ7の電圧はＸに印加されるパルス電圧よりも、さらに高い電圧、例えば２.２＋ＶT1（ＶT1はＴ80のしきい値電圧）に昇圧（ブースト）される必要がある。MOS-FETの基板電位を接地電位にすると、基板効果によりしきい値電圧が上昇するため、特にＶCLが１.５Ｖ以下の低電圧電源ではワード線に所定の振幅が得ることが難しい。ここでは、MOS-FETのしきい値電圧を十分低い値とするために、基板電位を信号駆動側（この例では選択信号Ｓや、パルス電圧Ｘ）のドレインに接続した（ここで、便宜上、ドレインは信号駆動の印加される端子と定義した）。このMOS-FETの断面構造図と、その等価回路をそれぞれ図３５(a)および(b)に示す。素子の断面構造は図３３(b)に示したものと全く同じであるが、その結線が異なっている。Ｐウェルの電位がドレインの電位と一致しているため、図３５(b)の左に示すように、ドレインをコレクタおよびベースとし、ソースをエミッタとするバイポーラトランジスタが接続されたことと等価になる。実際には、コレクタとベースが接続されているためバイポーラトランジスタはダイオードとして動作し、図３５(b)の右に示すような等価回路で表現される。したがって、ドレインがソースの電圧よりも高いときには、基板電圧がソースに対して正にバイアスされたMOS-FETとダイオードＤLとが並列に接続され、逆にドレインがソースの電圧よりも低いときにはダイオードＤLは逆バイアスされてカットオフし、基板電圧が低電圧側のドレインに接続されたMOS-FETだけが動作する。したがって、後者の場合に比べて、前者の場合のほうのしきい値電圧が低くなり、MOS-FETは導通しやすくなる。と同時にドレインとソースの電圧差が０.７Ｖ以上のときにはダイオードが導通するため、前者の場合、さらに電流が流れ易くなる。したがって、図３４(b)において、ワード線を駆動するときのMOS-FET Ｔ80、Ｔ81のしきい値電圧を低い値にすることができ、低い電源電圧においても、駆動信号Ｘをワード線にそのまま出力することができる。このような非対称特性は、特に自己昇圧回路などに適用したときに効果が大きいが、その他の、例えばパスゲートや基板バイアス電圧発生回路のチャージパンプ回路に用いる整流回路などに適用しても、同様に低電圧電源での動作が改善される。
【００４９】
図３６(a)および(b)は、それぞれコモンソース駆動回路の構成の一実施例を示す図である。同図(a)において、Ｔ85、Ｔ86はコモンソースを駆動するＮチャネルMOS-FET、Ｇ5はＡＮＤゲートである。標準動作時には信号ＰＤ￣が高電圧（“１”）となり、コモンソース駆動信号φCSの入力に同期して、Ｔ85，Ｔ86が共に導通する。一方、情報保持時にはＰＤ￣が低電圧（“０”）となり、φCSの入力に対してＴ85のみが導通する。したがって、Ｔ85とＴ86のコンダクタンスを適当に選択することにより、標準動作時には動作速度を優先し、情報保持時には動作速度を犠牲にする代わりにピーク電流を低減することができる。図３６(b)において、Ｔ90はコモンソースを駆動するＮチャネルMOS-FET、Ｔ91、Ｔ93、Ｔ94はＮチャネルMOS-FET、Ｔ92はＰチャネルMOS-FET、Ｇ6はＮＡＮＤゲート、Ｇ7はＡＮＤゲート、Ｒ25はＴ94にバイアス電流を供給するための抵抗をそれぞれ示している。標準動作時には信号ＰＤが低電圧（“０”）となりＴ93がカットオフする。φCSの入力に同期して、ノードＮ8の電圧はＶCLになりＴ90を駆動する。情報保持時には信号ＰＤが高電圧（“１”）となりＴ92がカットオフする。φCSの入力に同期してＴ93が導通し、ノードＮ8の電圧はＴ94のゲート電圧に一致する。このとき、Ｔ90とＴ94とにより電流ミラー回路を構成するため、コモンソースの駆動電流は（ＶCL−ＶT1）／Ｒ25に比例する値になる。ここでは比例係数はＴ90とＴ94のチャネルコンダクタンスの比で決まる。このような駆動回路を用いることにより、情報保持時には、一定の制御された電流で駆動されるため、電池の内部インピーダンスに起因する電源電圧の過渡的な低下を招くことなく、安定な動作を実現することができる。なお、ここに示した電流ミラー回路以外にも、情報保持時に駆動電流を制御できれば、他の手段を用いても構わない。
【００５０】
以上の実施例で述べたような基板構造、素子の定数、回路構成により、最小の電源電圧＝１Ｖでの動作を保証するダイナミックメモリを実現することができる。また、図３１に示したＩ／Ｏ線およびＹゲートの回路構成の他に、読出し時と書き込み時に対して別々にコモンＩ／Ｏ線を設けることにより、読出し時と書き込み時の動作マージンをさらに向上させる方法が特開昭６１−１４２５９４や特開昭６１−１７０９９２に記述されている。この方法を適用することにより、１Ｖ程度の低い電源電圧でも、素子ばらつきの影響を受けずに安定に動作するメモリ回路を実現することができる。
【００５１】
以上、１.５Ｖ以下の低い内部電源電圧で動作する主たるＬＳＩ回路ブロックの構成例をメモリを例にとって説明してきた。図１に示すようなＬＳＩチップを実現するためには、これ以外に、高い外部電源電圧（例えば３〜５Ｖ）で動作する回路の実現が必須である。このような回路には少なくとも以下のものがある。（１）基準電圧発生回路、（２）電圧変換（降下）回路、（３）入力回路、（４）出力回路。
【００５２】
図２６に示したように、１.５Ｖ以下の低い内部電源電圧で動作する主たるＬＳＩ回路ブロックには、動作速度を確保する目的で、最先端の加工技術（たとえばゲート長０.３ミクロン以下に相当）による素子を使用する。こうした微細な素子では、ゲート耐圧やドレイン耐圧が低下し、高い外部電源電圧（例えば３〜５Ｖ）での動作が困難になる。これに関しては、たとえばアイ・イー・ディ・エム・テクニカル・ダイジェスト、第３８６頁〜第３８９頁（１９８８）、（ＩＥＤＭ Technical Digest, pp.３８６−３８９，１９８８）に記述されている。長期間にわたる信頼性を考慮すると、１０ｎｍのゲート酸化膜に印加可能な電圧は約４Ｖである。したがって、ゲート酸化膜に印加できる。最大電界強度Ｅmaxは４ＭＶ／cm程度の値になる。近似的にはＥmaxの値はゲート酸化膜厚に依存せず、ほぼ変化しないと考えて良い（実際には、ゲート酸化膜を薄くすると、多少大きくなる傾向にある）。この値を図２６に示した素子（ゲート酸化膜厚ｔox＝６.５ｎｍ）に適用すると、ゲートに印加可能な最大電圧は２.７Ｖとなる。したがって、この素子を高い外部電源電圧（例えば３〜５Ｖ）で動作させることができない。これを解決する手段には、以下の２つが考えられる。
（１）先の説明で触れたように、内部電源電圧で使用する素子の他に、外部電源電圧での動作する、より厚いゲート酸化膜を有する素子を同一チップ上に集積する。
（２）内部電源電圧で使用する素子のみにより構成する。このとき、外部電源電圧が直接、素子に印加されないよう回路的な工夫を施す。
【００５３】
（１）の方法は特願昭５６−５７１４３に記載されている。しかし、この方法ではＬＳＩの製造工程が複雑になるため、製造コストが上昇する。また素子形成上、最も重要なゲート酸化膜形成時に多くの工程が挿入されるため、不純物や欠陥を導入する確率が高くなり、素子の信頼性を低下させるという問題がある。以下には、（２）の方法により、高い外部電源電圧で動作する回路を実現する例を述べる。なお、以下の例では相補形のMOS-FET（ＣＭＯＳ）を用いた例について説明するが、その他の、例えばバイポーラトランジスタや接合形トランジスタを用いても、あるいはこれらとMOS-FETを複合して用いる場合、さらには、シリコン以外のガリウム砒素などの半導体材料を用いる場合についても同様に適用できる。
【００５４】
図３７(a)は本発明によるインバータ回路の構成例を示している。図中、Ｔ100，Ｔ102はＮチャネルMOS-FET、Ｔ101、Ｔ103はＰチャネルMOS-FET、in１、in２はそれぞれ第１、第２の同相入力端子、out１、out２はそれぞれ第１、第２の同相出力端子、Outは第３の出力端子、Ｖn、ＶpはそれぞれＮチャネルおよびＰチャネルMOS-FET用のバイアス電源電圧を示している。ＶnおよびＶpは、例えば図３７(b)に示すような外部電源電圧依存性を有する。この例では、ＶCC≧２ＶのときにＶn＝２Ｖ、Ｖp＝ＶCC−２Ｖとなる。これにより出力端子out１の電圧は最大でもＶn−ＶTNとなるため、トランジスタＴ100のゲート酸化膜に印加される最大電圧はＶn−ＶTNに制限される。同様に、トランジスタＴ101のゲート酸化膜に印加される最大電圧はＶCC−Ｖp−｜ＶTP｜に制限される。ここに、ＶTNはＴ102、ＶTPはＴ103のゲートしきい値電圧である。２つの出力端子out１、out２の信号レベルはそれぞれ０〜Ｖn−ＶTN、ＶCC−Ｖp−｜ＶTP｜〜ＶCCとなり、これらが次のインバータの入力in１，in２をそれぞれ駆動する。また、第３の出力Ｏutには０〜ＶCC、すなわちフル振幅を出力することができる。
【００５５】
このインバータによりインバータ列を構成したときの、各ノードの電圧および各トランジスタのゲート酸化膜に印加される最大電圧は図３８(b)に示したようになる。この回路構成により、例えばＶn＝Ｖp＝１／２ＶCCのときには、どのトランジスタにおいても、ゲート酸化膜に印加される最大電圧は１／２ＶCCに、また同時にドレイン／ソース間に印加される最大電圧は１／２ＶCC＋ＶTN、あるいは１／２ＶCC＋｜ＶTP｜に制限される。実際には、インバータの動作マージンを確保する観点から、電源電圧の低いところではＶnおよびＶCC−Ｖpは一定にするのが好ましい。また、スイッチング時の出力電圧の過渡的な変化に対してもドレイン／ソース間に大きな電圧が印加されぬよう、Ｔ102およびＴ103のチャネルコンダクタンスはそれぞれＴ100およびＴ101のチャネルコンダクタンスよりも大きくすることが望ましい。
【００５６】
以上説明したように、この構成により素子の最大電圧の２倍程度の電源電圧まで、素子特性を劣化させずに動作する回路を実現することができる。なお、図３７(a)に示した例では、ＮチャネルMOS-FETの基板電位は系の最低電圧、すなわち、ＶSSに、ＰチャネルMOS-FETの基板電位は系の最高電圧、すなわちＶCCに接続しているが、先に述べた基板構造を用い各トランジスタの基板をソースに接続すれば、基板効果によるしきい値電圧の変動を抑制することができ、より低い電源電圧でも動作する回路を実現することができる。したがって、本発明を適用すれば、６.５ｎｍ程度の薄い酸化膜を用いたMOS-FETのみでも電源電圧＝５Ｖでも安定に動作するＬＳＩを提供することができる。
【００５７】
図３９（ａ）に示したのは、基板とソースを接続し低電源電圧で動作特性を改善したインバータを複数段接続したインバータ列（インバータ・チェイン）の構成例である。従来のＣＭＯＳインバータ列と同様、インバータ間にレベル変換回路を置くことなく、そのまま接続することが可能である。これにより、例えば出力バッファなどのように大きな負荷駆動能力を必要とするドライバ回路を構成することができる。段数ｎを偶数であるとすると、その入力および出力波形は図３９(b)に示すようになる。この例ではＶCC＝４Ｖ、Ｖn＝２Ｖ、Ｖp＝２Ｖとしている。この回路では、次段のインバータを駆動する出力信号の振幅が、電源電圧によらずほぼ一定（１.７Ｖ）である。このため、次段のインバータのゲート容量を充放電するMOS-FETの駆動能力が電源電圧に依存しなくなり、入力から出力までの遅延時間（ｔ1−ｔ0）が、電源電圧によらずほぼ一定となる。したがって、例えばメモリＬＳＩのアクセス時間は１.５〜５Ｖという広い電源電圧範囲でもほとんど変化しないため、システムを構成する上で、好都合なＬＳＩチップを提供することができる。
【００５８】
図４０(a)、(b)は図３７(b)に示したバイアス電圧Ｖn、Ｖpの発生回路の構成例である。図中、チャネル部を太線で示したＴ114〜Ｔ117は高いしきい値電圧を有するＮチャネルMOS-FET、Ｔ112、Ｔ113はバイアス電流を供給するMOS-FET、７２はＴ112とＴ113のゲート電圧を発生し最適なバイアス電流を設定するためのバイアス発生回路、ＣN1、ＣP1はデカップル容量である。バイアス電流の値は抵抗Ｒ30およびＴ113とＴ112のチャネルコンダクタンスの比とにより設定する。高いしきい値電圧を有するＮチャネルMOS-FETは、ゲート酸化膜を形成した後、レジストをマスクとしてイオン注入によりＰ形不純物を導入する等の手段により形成する。この例では、しきい値電圧の値を１Ｖにしている。また、先に示した基板構造を用い、かつ基板をソースに接続することにより、しきい値電圧の基板効果による変動をなくし、設定精度を上げている。また、MOS-FET Ｔ112、Ｔ113は電流源として動作する。この構成により、電源電圧ＶCCが２Ｖ以上のときには、Ｖnの値は高いしきい値電圧のおよそ２倍の値（約２Ｖ）となり、ＶCCが２Ｖ以下のときには電源電圧ＶCCにほぼ等しくなる。同様に、電源電圧ＶCCが２Ｖ以上のときには、Ｖpの値はおよそＶCC−２Ｖとなり、ＶCCが２Ｖ以下のときにはほぼ０Ｖになる。
【００５９】
図４０(b)はバイアス電圧発生回路の他の構成例である。ここには、Ｖn発生回路のみを示しているが、Ｖp発生回路も同様に構成できる。図中、Ｔ123は高いしきい値電圧を有するＮチャネルMOS-FET、Ｔ121はバイアス電流を供給するＰチャネルMOS-FET、Ｔ120とＲ31はＴ121のゲート電圧を発生し最適なバイアス電流を設定するためのバイアス発生回路、ＣN1はデカップル容量、Ｒ32、Ｒ33は抵抗である。Ｔ123のしきい値電圧の値をＶTEとすると、Ｖnの値はＶTE×（Ｒ32＋Ｒ33）／Ｒ33となる。したがって、Ｒ32とＲ33の比を変えることでＶnの値をＶTE以上の任意の値に設定することができる。これらにより、図３７(b)の特性を有するバイアス電圧を発生することができる。なお、この例に示した抵抗にはMOS-FETのチャネル、不純物拡散層、ポリシリコンなどの配線層などのいずれを用いても構わない。
【００６０】
さて、通常のＬＳＩでは、最終製造工程の後に、通常動作で用いられる電圧より高い電圧を故意に回路内の各トランジスタに印加し、ゲート酸化膜不良などでもともと故障の発生しやすいトランジスタを初期に見つけるエージングテストを実施し、信頼性を保証している。図４１(a)はこのエージングテストに適したバイアス電圧Ｖn、Ｖpの与え方の一実施例を示す図である。この例では、ＶnとＶpの大小関係の逆転するところよりも高い電源電圧（この例では４Ｖ）では、Ｖn＝Ｖp＝１／２ ＶCCとしている。こうすることにより、エージングテスト時には、電源電圧に比例してＶnやＶpが増加するようにしている。また、その値を電源電圧の半分にすることにより、例えば図３８(a)に示す各トランジスタ間で最大電圧がほぼ等しくなるようにして、ストレスが一部のトランジスタに集中するのを防止している。
【００６１】
図４１(b)はバイアス電圧Ｖn、Ｖpを発生する回路の構成の一実施例を示している。図中、７２は２つのノードＮ9とＮ10の電圧を比較し、その最大値を出力する最大値出力回路、Ｔ140、Ｔ141は高いしきい値電圧を有するＮチャネルMOS-FET、Ｒ36はMOS-FETにバイアス電流を供給するための抵抗、Ｒ38とＲ39は電源電圧を分圧して１／２ＶCCを得るためのものであり、Ｒ36≒Ｒ39である。また、最大値出力回路は差動増幅回路Ａ10とＡ11、ＰチャネルMOS-FET Ｔ142、Ｔ143、ノードＮ11の接地側へのインピーダンスが無限大となるのを防ぐために設けられた抵抗Ｒ37とにより構成している。最大値出力回路の動作は、例えば、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第２３巻、第５号、第１１２８〜１１３２頁（１９８８）（ＩＥＥＥ Jounal of Solid-State Circuits, Vol.２３, No.５，pp.１１２８−１１３２，October １９８８）に述べられている。ノードＮ9には電源電圧によらずほぼ一定の電圧（この例では２Ｖ）が入力される。一方、ノードＮ10には電源電圧の半分の値が入力される。したがって、電源電圧が４Ｖ以下のときには、これら２つの電圧の最大値である２ＶがノードＮ11に出力され、電源電圧が４Ｖ以上のときには、１／２ＶCCが出力される。バイアス電圧Ｖpの発生回路も同様に構成することができる。なお、この例ではノードＮ9の電圧値として２Ｖの場合を考えたが、ゲート酸化膜の最大印加可能電圧に合わせて、適当な値に設定して良い。
【００６２】
特願昭６３−１２５７４２には、MOS-FETのしきい値電圧の差を利用した定電圧発生回路が示されている。図４２はこれを改良し、ゲート酸化膜に印加可能な電圧より高い外部電源電圧でも動作するようにした定電圧発生回路の構成例を示している。図中７５は、この目的のために新たに挿入した部分であり、Ｔ151はＮチャネルMOS-FET、Ｔ152はＰチャネルMOS-FETである。これにより、先に説明したインバータと同様、回路中のどのトランジスタにおいても、その最大印加電圧を外部電源電圧の半分程度に低下させることができる。この回路で発生する定電圧の値は特願昭６３−１２５７４２において説明されている通り、２つのＮチャネルMOS-FET Ｔ149とＴ150のしきい値電圧の差ＶT1（Ｔ149）−ＶT1（Ｔ150）になる。Ｔ149は図４０に示したのと同様、高いしきい値電圧を有するトランジスタである。この例では、ＶT1（Ｔ149）＝１.０５Ｖ、ＶT1（Ｔ150）＝０.３Ｖとして、出力電圧Ｖref＝０.７５Ｖを得ている。
【００６３】
図４３は、本発明による差動増幅回路の構成例を示している。同図において、Ｔ161とＴ162は差動信号を入力する２つのＮチャネルMOS-FET、Ｔ160は差動増幅回路にバイアス電流を供給するためのＮチャネルMOS-FET、Ｂ1はそのバイアス電流を設定するための信号、Ｔ163とＴ164はカレントミラー型の負荷を構成する２つのＰチャネルMOS-FETである。通常の差動増幅回路では、ノードＮ13とＮ15、ノードＮ14と出力ｏｕｔ２を接続するが、ここでは図中７６、７７で示した回路ブロックを付加し、ゲート酸化膜に印加可能な電圧より高い外部電源電圧でも動作するようにしている。
【００６４】
図４３(a)では、７６を２つのＮチャネルMOS-FET Ｔ165とＴ166、およびＰチャネルMOS-FET Ｔ167とにより構成している。これにより、トランジスタ Ｔ161とＴ162のドレイン（Ｎ13、Ｎ14）に印加される電圧を最大でも Ｖn−ＶTN1に、トランジスタ Ｔ164のドレイン（ｏｕｔ２）に印加される電圧を最小でも Ｖp＋｜ＶTP1｜に制限する。ここに、ＶTN1およびＶTP1はそれぞれ、ＮチャネルおよびＰチャネルMOS-FETのしきい値電圧を表している。なお、ＶnやＶpとしては、先の実施例と同様、図３７(b)や図４１(a)に示した電源電圧依存性を有するバイアス電圧をそのまま用いることができる。さて、図４３(a)に示した差動増幅回路が小信号増幅回路として動作する場合、すなわち２つの入力レベルに大きな差がなく、トランジスタ Ｔ161とＴ162が共に飽和領域で動作する場合には、ノード１４の電圧値はほぼＶn−ＶTN1となる。したがって、図４３(b)に示すようにトランジスタ Ｔ167を省略してもトランジスタ Ｔ164のゲートとドレイン間に大きな電圧差が生じない。小信号増幅回路としてのみ用いる場合には、構成が簡単な図４３(b)の回路方式が適している。これらの差動増幅回路の出力out２の信号レベルは図３７(a)に示したインバータの出力out２の信号レベルと等しく、差動増幅回路の出力でインバータの入力in２を直接駆動できるため、これらを組合せて回路を構成するのに都合が良い。以上の差動増幅回路の構成例では、入力Ｉｎ（＋）、Ｉｎ（−）の電圧レベルがＶn−ＶTN1以下のとき、大きな電圧ゲインが得られるという特性がある。これとは逆に、Ｖp＋｜ＶTP1｜より高い入力電圧レベルで動作させるときには、差動増幅回路を構成するＮチャネルのMOS-FETをＰチャネルに、ＰチャネルのMOS-FETをＮチャネルに、それぞれ置き換えて、低い電圧レベル（図３７(a)に示したインバータの出力out１の信号レベル）の出力を得るような構成にすれば良い。このときにも、先の構成の場合と同様な効果が得られる。次に、この差動増幅回路をＬＳＩチップの回路に適用した例を述べる。
【００６５】
図４４〜４６は、内部電源電圧ＶCLの基準となるＶL（基準電圧）発生回路に本発明を適用した例を示している。図４４において、８０は図１の９に相当するＶL（基準電圧）発生回路、Ａ15は差動増幅回路、Ｒ50、Ｒ51は、その増幅率を設定するための抵抗である。また、ＶL発生回路は、図４２において説明した定電圧（Ｖref）発生回路８１、エージングテストのときに標準動作時の電圧よりも高い電圧を発生するためのエージング用電圧（ＶA）発生回路８２、ＶrefとＶAを比較し、大きい方の電圧を出力する最大値出力回路８３、スイッチ８４、から構成される。情報保持時においては、エージングテストの電圧特性は必要ないため、最大値出力回路を非動作状態にするとともに、スイッチを閉じてＶrefを直接出力している。さて、この例では、Ｖref＝０.７５Ｖ、ＶA＝１／５ＶCCとし、電源電圧が３.７５Ｖ以上のときにエージングテストの状態になるようにしている。すなわち、電源電圧が３.７５Ｖ以下のときにはＶL＝０.７５Ｖ、３.７５Ｖ以上のときにはＶL＝１／５ＶCCが出力される。またＲ50＝Ｒ51として増幅率を２に設定し、電源電圧が３.７５Ｖ以下のときにはＶCL＝１.５Ｖ、３.７５Ｖ以上のときにはＶL＝２／５Ｖccが内部電源電圧として回路に印加されるようにしている。
【００６６】
各電圧の外部電源電圧ＶCC依存性を図４５に示す。これにより内部回路の電源電圧として、標準動作状態（例えば電源電圧が３〜３.６Ｖ）では１.５Ｖ、エージングテスト状態（例えば電源電圧が５.３Ｖ）では２.１Ｖが得られる。図４６はＶL（基準電圧）発生回路の、より詳細な構成例を示している。同図において９０は最大値出力回路、Ｔ179はスイッチとして動作するＮチャネルMOS-FETである。最大値出力回路は２つの作動増幅回路９０ａおよび９０ｂ、それぞれの差動増幅器の出力により駆動されるＰチャネルMOS-FET Ｔ177とＴ178、Ｔ177とＴ178のゲート酸化膜に印加される電圧を緩和するためのＰチャネルMOS-FET Ｔ177、出力端Ｎ22の対接地インピーダンスを低くするためのＮチャネルMOS-FET Ｔ175とから構成される。ここで、２つの差動増幅器９０ａおよび９０ｂは図４３(a)に示したものと同じである。また最大値出力回路の構成も図４１(b)に示したものと基本的には同じである。この構成により、ゲート酸化膜の最大印加可能電圧よりも大きな電源電圧で動作する最大値出力回路を得ることができる。なお、情報保持状態ではトランジスタＴ179を導通させＶrefをそのままＶLとして出力している。また最大値出力回路を非動作とすることにより消費電流を低減している。
【００６７】
図４７は、図１において述べたリミッタ・エネーブル信号（ＬＭ）発生回路の構成を示している。同図において、Ａ12とＡ13は図４３(a)に示したものと同じ構成のシングルエンド型の差動増幅回路、９５は差動増幅回路の２つの出力を入力とし、電源電圧差に等しい大きな信号を出力するダブルエンド型の差動増幅回路を示している。ダブルエンド型の差動増幅回路は、２つの入力でそれぞれ駆動されるＰチャネルMOS-FET Ｔ180とＴ181、そのゲート酸化膜に印加される電圧を緩和するためのＰチャネルMOS-FET Ｔ184とＴ185、交叉結合させた２つのＮチャネルMOS-FET Ｔ182とＴ183、そのゲート酸化膜に印加される電圧を緩和するためのＮチャネルMOS-FET Ｔ186とＴ187、出力の反転する速度を加速するために設けたスピードアップ容量ＣC1とＣC2とにより構成している。この中で、スピードアップ容量は回路の応答速度を決めるものであり、用途に応じて省略しても基本的な動作が損なわれることはない。
【００６８】
以下、図４８に示した動作タイミング図を用いて、その動作を説明する。なお以下の説明では、標準動作状態での内部電源電圧ＶCLが１.５Ｖの場合（ＶL＝０.７５Ｖ）を考える。図に示すように外部電源電圧ＶCCが４Ｖから１Ｖに低下するとすると、ＶCCの半分の電圧が０.７５Ｖを交叉する時刻ｔ0において差動増幅回路Ａ12およびＡ13の出力（ノードＮ25およびＮ26）の電圧が反転する。これにより、トランジスタＴ180 はカットオフ状態、Ｔ181 はオン状態に移行し、ノードＮ28 の電圧がＶCC まで上昇する。これに同期してノードＮ30 の電位がＶn−ＶTN1（ＶTN1はＴ187のしきい値電圧）まで上昇し、ノードＮ29 さらにはノードＮ27 の電位を接地電位に引き落す。これにより、ダブルエンド型の差動増幅回路の出力Ｎ27 およびＮ28 の電圧は反転し、それぞれ０ＶおよびＶCC＝１Ｖになる。図４８は、動作を模式的に示したものであるが、実際には、これら一連の動作は、電源電圧の変化に比べて十分短い時間に行なわれる。そのため、電源電圧の変化が回路動作に悪影響を及ぼすことはない。また、チップ内の電源配線に意識的に容量を設けることにより電源電圧の変化をコントロールし、回路動作への影響をより低く抑えることができる。以上は外部電源電圧を降下させる場合について述べたが、逆に、外部電源電圧を上昇させる場合にも同様に動作する。
【００６９】
さて、本発明によるＬＳＩチップを他のＬＳＩや半導体素子とともに用いてシステムを構成する場合、それらの間でやりとりする信号の入出力レベルの整合をとる必要がある。単一電源（一般的には５Ｖ）で動作するＬＳＩにおける標準的な入出力レベルとしてものは、以下の２つがある。（ａ）ＴＴＬレベル、（ｂ）ＣＭＯＳレベル。
【００７０】
このうち、ＴＴＬレベルでは、高電圧（“１”）出力（ＶOH）の値は２.４Ｖ以上でなければならない。したがって、電源電圧が２.４Ｖ以下で使用する際には、ＣＭＯＳレベルをもちいるか、新たに入出力レベルの規格を設ける必要がある。従来のＬＳＩやＴＴＬ論理回路などと共にシステムを構成する場合、前述した入出力レベルとの互換性をとることが重要な要素になる。互換性をとることによりレベル変換回路が不要となり、部品点数が減少してシステムのコスト低減につながる。また、耐雑音性や速度などの回路性能が向上し、最大のパフォーマンスを発揮することができる。そこで、以下では、従来の入出力レベルとの互換性を保った入出力回路構成を備えた本発明の実施例を説明する。本発明によれば、１つのチップを用いて、設計変更を行わずに以下の３つの製品仕様を実現できる。
（１）標準動作時（例えば電源電圧ＶCCが４.５〜５.５Ｖあるいは３〜３.６Ｖなど）ではＴＴＬレベルで入出力を行う。必要に応じてＶCC の低下（例えば電源電圧ＶCC が１.０〜２.５Ｖ）などをチップ内で検出して情報保持（バッテリバックアップ）を行う。
（２）電源電圧ＶCC が、例えば１.０〜５.５Ｖで動作し、入出力はＣＭＯＳレベルで行う。必要に応じてＶCCの低下（例えば電源電圧ＶCCが１.０〜２.５Ｖ）などをチップ内で検出するか、外部からの制御信号などにより情報保持（バッテイバックアップ）を行う。
（３）電源電圧ＶCC が、例えば１.０〜５.５Ｖで動作し、電源電圧の値によってチップが自動的に入出力レベルを切り換える。例えば、電源電圧ＶCCが２.５〜５.５ＶのときはＴＴＬレベル、電源電圧が１.０〜２.５ＶのときはＣＭＯＳレベルで入出力を行う。
【００７１】
図４９(a)は、１つのチップを用いて、配線やボンディングによる切り換えを行ない、上記（１）と（２）の２つの製品を実現する例を、図４９(b)は、電源電圧の値の変化を自動的に検知し、入出力レベルを切り換える製品の実現例をそれぞれ示している。図４９(a)において、１はＬＳＩチップ、５は内部電源電圧（例えば１.５Ｖ）動作するＬＳＩ回路ブロック、ＰＡＤTはＴＴＬレベル用の入出力パッド、ＰＡＤCはＣＭＯＳレベル用の入出力パッド、ＩＢ1およびＯＢ1はＴＴＬレベル用の入力バッファと出力バッファ、ＩＢ2およびＯＢ2はＣＭＯＳレベル用の入力バッファと出力バッファ、ＳＷ1は２つの入力バッファの出力のいずれかを低電圧動作ＬＳＩ回路ブロックに入力するかを選択するためのスイッチ、ＳＷ0は低電圧動作ＬＳＩ回路ブロックの出力を２つの出力バッファのいずれに入力するかを選択するためのスイッチをそれぞれ示している。この切り換えを実際のＬＳＩにおいて行なう方法としては、アルミニウムなどの配線によるマスタスライスがある。これはアルミニウムなどの配線層を形成する際に、配線パターンの転写を行なうためのマスクを上記スイッチに対応して２通り用意し、製品に応じてマスクを使い分けるという方法である。さらに、入出力レベルに対応した２種類のボンディングパッドをＬＳＩ上に設けておいて、その内の一方にボンディングすることにより、２つの製品を作り分けることができる。また、一つのボンディングパッドを設けておいて、アルミニウムなどの配線によるマスタスライスにより入出力バッファとの接続を切り換えても良い。
【００７２】
図４９(b)はそれぞれ１つの入／出力バッファの入出力レベルを切り換える方法を示している。同図中、ＰＡＤXは入出力パッド、ＩＢ3およびＯＢ3は入力バッファと出力バッファ、９６は電源電圧に応じて各バッファの入出力レベルを制御する入出力レベル設定回路をそれぞれ示している。これについては、より具体的な構成例を後で説明する。以上の構成により、先に述べた３つの製品仕様を１つのチップにより実現することができ、製品のコストの面からも、また、ユーザの使い勝手の面からも都合が良い。 なお、以上の例では入出力の同一の端子から行なう、いわゆるＩ／Ｏコモン方式の例を述べたが、この他にも、入力のみの場合にも、また出力のみの場合にも、本発明が同様に適用できる。以下、出力バッファ、入力バッファ、入力保護回路のそれぞれの具体的な構成例を説明する。なお、以下の実施例では、内部回路に用いる薄い（例えば６.５ｎｍ）ゲート酸化膜を有するMOS-FETにより回路を構成する場合を説明するが、１つのＬＳＩチップ中に動作電圧に応じた２種類のゲート酸化膜を有するMOS-FETを用いる場合についても、本発明は同様に適用できる。
【００７３】
出力バッファを構成する際には、内部の低い信号振幅（例えば１.５Ｖ）から外部の高い信号振幅（例えばＴＴＬレベルの２.４Ｖ、電源電圧が５ＶのときのＣＭＯＳレベルである５Ｖ）へと振幅を変換する必要がある。はじめに、ＣＭＯＳレベルの出力信号を得る回路構成の例を説明する。図５０(a)は、内部回路の低い信号振幅in１を入力とし、高い信号振幅Ｏutを出力する振幅変換回路の構成例を示している。図の中で、９８は図３７(a)に示したインバータ回路、Ｎ31およびＮ32はそれぞれ図３７(a)のin２とin１に対応する２つの入力、Ｏutはインバータの出力、Ｔ190はＮ32を駆動するＮチャネルMOS-FET、Ｔ191はノードＮ32の最大電圧を制限してＴ190のゲート酸化膜に印加される電圧を緩和するＮチャネルMOS-FET、Ｔ192は同様にノードＮ31の最小電圧を制限するＰチャネルMOS-FET、Ｒ65 は抵抗をそれぞれ示している。この中で、トランジスタＴ190 と抵抗Ｒ65 にて抵抗負荷のインバータ回路を構成している。抵抗負荷とすることにより、低電圧側の１つの入力から、低電圧側と高電圧側の２つの出力を得ることができる。
【００７４】
次に、図５０(b)を用いて、この回路の動作を説明する。なお以下の例では、電源電圧が５Ｖ、バイアス電圧Ｖn およびＶpがともに２.５Ｖの場合を考えている。入力in１が０Ｖのとき、トランジスタＴ190はカットオフし、ノードＮ31は抵抗Ｒ65 により電源電圧５Ｖに引き上げられている。またノードＮ32はＶn（２.５Ｖ）からトランジスタＴ191のしきい値電圧（例えば０.５Ｖ）分だけ低下した値（２Ｖ）になっている。したがって、インバータ９８の出力Ｏutの電圧は０Ｖである。時間ｔ0において入力in１が０Ｖから１.５Ｖに立ち上がると、トランジスタＴ190 は導通し、ノードＮ31 はＶp（２.５Ｖ）にトランジスタＴ192 のしきい値電圧の絶対値（例えば０.５Ｖ）分だけ高い値（３Ｖ）に、ノードＮ32は０Ｖに引き落され、出力Ｏutは５Ｖまで上昇する。時間ｔ1 において、入力in１が１.５Ｖから０Ｖに下がったときも、これと同様に出力Ｏutは５Ｖから０Ｖに変化する。このように、この回路構成により、１.５Ｖの入力信号振幅に対して、出力バッファで必要とされる５Ｖの出力信号振幅が得られる。また、この回路では、どのトランジスタにも最大で２.５Ｖ程度の電圧しか印加されないため、薄いゲート酸化膜（例えば６.５ｎｍ）を用いたMOS-FETでも電源電圧５Ｖで安定に動作する回路を構成することができる。
【００７５】
図５１(a)は、コンプリメンタリの低振幅信号in１およびin１￣を入力とし、高い信号振幅Ｏutを出力する振幅変換回路の他の構成例、同図（ｂ）はその動作タイミングを示している。図中、１０２は図４７に示したものと同様の構成のダブルエンド入力、ダブルエンド出力の差動増幅回路、１００と１０１は図３７(a)に示したものと同じインバータ回路を示している。ここでもちいたダブルエンド出力の差動増幅回路は定常状態では電流がながれないため、先に示した例に比べて、より、低消費電力の回路を実現できる。また、最終出力段のインバータを構成する各トランジスタの基板（バックゲート）をＮチャネルではマイナス（−２Ｖ）に、Ｐチャネルでは電源電圧（５Ｖ）に対してプラス（７Ｖ）にバイアスしている。これにより、例えば、インピーダンスの不整合によるアンダーシュートやオーバーシュートが出力に現われても、ＰＮ接合が順方向にバイアスされるのを防ぐことができる。したがって、少数キャリアの基板への注入（少数キャリアがメモリセルの電荷蓄積ノードまで拡散するとリフレッシュ特性を悪くする）、寄生サイリスタがオンすることによるラッチアップなどを防止できる。以上、本発明によれば、内部回路の低振幅信号（例えば１.５Ｖ）からＣＭＯＳレベルの高振幅信号（例えば５Ｖ）を出力する回路が容易に構成することができる。
【００７６】
一般に、システムを構成する際には、一つのデータバスに複数のＬＳＩの出力を接続し、選択されたＬＳＩの出力だけがバスを駆動するようにしている。こうした制御を行なうためには、選択されないＬＳＩの出力インピーダンスを無限大にすることが望ましい。従来のＬＳＩでは、出力のレベルとして、高電圧、低電圧、そしてどちらにも駆動しない（出力インピーダンスは無限大）という３つの出力（トライステート）特性を持たせていた。このような特性を得るためには、出力を駆動するか（低インピーダンス）、しないか（無限大インピーダンス）という制御を行なう必要がある。この制御のための信号は外部から入力される出力エネーブル信号（Ｏutput Ｅnable＝ＯＥ）やチップセレクト信号（Ｃhip Ｓelect＝ＣＳ）などのいずれかから発生される。従来の出力回路では、これら信号と出力データとの論理をとり、その結果得られた信号により最終段のトランジスタを駆動する、というやり方で、トライステート特性を実現していた。本発明において同様の出力回路を構成する場合、低電源電圧で論理回路を動作させ、外部電源電圧で動作する回路には論理回路を用いないという構成もありうるが。しかし、その場合には、論理回路から出力までの間に入る振幅変換回路やインバータの段数が増え、例えば、ＯＥ信号から出力までの遅延時間が増大したり、高電圧側のトランジスタを駆動するタイミングと低電圧側のトランジスタを駆動するタイミングに差が生じて、過渡的に大きな電流が流れるという欠点がある。これに対して、外部電源電圧で論理回路を構成できれば、より設計の自由度が増し、回路性能の面からも好ましい。以下には、外部電源電圧で論理回路を構成した一実施例を説明する。なお、この論理回路は出力バッファ以外にも、外部電源電圧で動作する各種回路の制御信号を発生する手段としても有効である。
【００７７】
図５２は本発明による２入力のＮＡＮＤ回路の構成例を示している。図５２(a)のＡ入力は同図(b)のin１Ａおよびin２Ａに、Ｂ入力はin１Ｂおよびin２Ｂにそれぞれ対応する。各入力信号のうち、in１Ａとin２Ａ、またin１Ｂとin２Ｂは図３７(a)のin１およびin２と同様、同相で変化する。図５２(b)において、トランジスタＴ200とＴ201は低電圧側の入力信号in１Ａおよびin１Ｂにより駆動され、トランジスタＴ202とＴ203は高電圧側の入力信号in２Ａおよびin２Ｂにより駆動される。トランジスタＴ204とＴ205は図３７(a)のＴ202とＴ203と同様、ゲート酸化膜に印加可能な電圧よりも高い電圧で動作させるために設けたものである。この構成により、２つの入力が共に高レベルのときにのみ、出力は低レベルとなるＮＡＮＤゲートの機能が得られる。このように通常のＣＭＯＳのＮＡＮＤ回路に加えて２つのトランジスタを追加するのみで、微細なトランジスタを高い電源電圧で用いることができる。なお、ここでは２入力のＮＡＮＤ回路を例にとって説明したが、その他の、例えばＮＯＲ回路や排他的論理和回路、３入力以上の上記論理回路、また、複数の論理回路の出力を入力として、種々の複合論理を出力する複合ゲート、さらには、ラッチ回路やフリップフロップ回路などの順序回路にも同様に本発明が適用できる。
【００７８】
図５３(a)は、この論理回路を用いたトライステート出力バッファの構成の一例を示している。図５３(b)は、それを論理記号により簡単化して示したものである。同図においてＧ12は２入力のＮＡＮＤ回路、Ｇ13は２入力のＮＯＲ回路、Ｔ210およびＴ211は出力回路を構成するＮチャネルとＰチャネルのMOS-FETである。アウトプットエネーブル信号ＯＥが高電圧のときには、出力Ｄoには入力ｄｏと同じデータがバッファから出力され、ＯＥが低電圧のときには入力のデータ如何によらずＴ210 のゲートは低電圧に、Ｔ211のゲートは高電圧に固定されるため、出力Ｄｏはフローティング（インピーダンスがほぼ無限大）になる。図５３(a)は、外部電源電圧の値よりも低い耐圧の微細な素子を用いて構成した、同じ機能を有する回路の具体的な構成例である。同図において、１１２はＮＡＮＤ回路、１１３はＮＯＲ回路、１１４は出力回路、１１０と１１１は図５１(a)の１０２と同じ振幅変換回路である。振幅変換回路は内部回路からの低い電源電圧側の低振幅信号do１、oe１、oe１￣をもとに、１１２や１１３を動作させるために必要な高い電源電圧側の信号do２、oe２、oe２￣を発生する。ここに示したように、本発明によれば、微細な素子を用いても、その耐圧を越える外部電源電圧で動作する論理回路を構成でき、トライステート出力回路などの遅延時間や過渡電流を低減することができる。
【００７９】
次にＣＭＯＳレベルの入力回路の例を図５４により説明する。同図において、１１５は図３７(a)に示したものと同じインバータ、Ｔ220およびＴ221 は入力に大きな信号振幅が印加されてもトランジスタＴ222 およびＴ223 のゲート酸化膜に印加される電圧を酸化膜耐圧以下に制限するためのトランジスタ、Ｘは入力信号である。この図において、入力に高い電圧（例えば５Ｖ）が印加されても、ノードＮ40にかかる電圧はＶn−ＶT1（Ｔ220）、すなわち２Ｖ程度に制限される。また、同様に入力に低い電圧（例えば０Ｖ）が印加されても、ノードＮ41にかかる電圧の最小値は３Ｖ程度であり、各トランジスタに印加される電圧を電源電圧の半分程度にまで低下させることができる。また、この回路の出力の一つであるｘ１￣の信号振幅は約２Ｖであるから、これをそのまま低電源電圧で動作する内部回路の入力とすることができる。
【００８０】
以上の実施例では、ＣＭＯＳレベルの出力回路および入力回路の例を説明した。次に、電源電圧の値によって自動的にＴＴＬレベルとＣＭＯＳレベルを切り換える入力回路および出力回路の例を図５５に示す。同図においてＰＡＤIは入力パッド、ＰＡＤ0は出力パッド、ＩＰＤは静電気による接合やゲートの破壊を防ぐための入力保護素子、ＩＢ5は入力バッファ、ＯＢ5は出力バッファをそれぞれ示している。なお、入力保護素子については後で詳しく説明する。入力バッファＩＢ5は、ＣＭＯＳインバータを構成する２つのMOS-FET ＴIN1とＴIP1、ＣＭＯＳインバータの電源電圧をバイアス電圧Ｖn1により決まる所定の値以下に制限するためのＮチャネルMOS-FET ＴIN2、ＣＭＯＳインバータの入力電圧を同様に所定の値以下に制限するためのＮチャネルMOS-FET ＴIN0、から構成される。また、出力バッファＯＢ5は、図３７(a)に示したのと同様のインバータ１１６、内部回路からの低振幅信号ｄoutをもとにインバータの駆動信号ｄ１およびｄ２を発生する振幅変換回路１１７、インバータの出力電圧をバイアス電圧Ｖntにより決まる所定の値以下に制限するためのＮチャネルMOS-FET ＴON2、から構成されている。なお図５３に示したのと同様に、出力エネーブル信号との論理を取ることにより、トライステート出力特性を有するバッファを構成できることは言うまでもない。さて、これら回路において、バイアス電圧Ｖn1の値を電源電圧に応じて適当に変化させると、高い電源電圧ではＴＴＬレベル、低い電源電圧ではＣＭＯＳレベルで入出力を行なうことができる。
【００８１】
図５６は、バイアス電圧Ｖn1の値の電源電圧ＶCCに対する依存性の一例を示している。図において、ＶOLとＶOHはそれぞれ“０”と“１”に対応するＴＴＬの出力レベル、ＶILとＶIHはそれぞれ“０”と“１”に対応するＴＴＬの入力レベルを示している。通常のＴＴＬ論理ゲートにおけるこれらの値は、ＴOL＝０.４Ｖ、ＶOH＝２.４Ｖ、ＶIL＝０.８Ｖ、そしてＶIH＝２.０Ｖである。また、バイアス電圧Ｖn1 の値は、電源電圧が２.５Ｖ以上のときには３Ｖ、電源電圧が２.５Ｖ以下のときにはＴIN0が非飽和領域で動作するように、例えばＶCC＋０.５Ｖとなるように制御している。始めに、出力バッファ回路の動作から説明する。ノードＮ48の電圧は、低電圧（“０”）を出力するときには０Ｖ、高電圧（“１”）を出力するときにはＶCCとなる。したがって、低電圧出力時には電源電圧の値によらず０ＶがＤoutに出力される。一方、高電圧出力時のＤoutの電圧値は図５６に示す様に電源電圧ＶCCの値に依存し、ＶCC≧３ＶのときにはＶn1−ＶT1（ＴON2）、ＶCC＜３ＶのときにはＶCCになる。これにより、電源電圧が３Ｖ以上では、ＴＴＬレベルの出力特性を満たす出力電圧振幅を得ることができる。なお、このように出力電圧が２.５Ｖ以下になるように制限することにより、大きな負荷容量を充放電する際の電源電流を必要最小限に低減することができる。
【００８２】
次に、入力バッファ回路の動作を説明する。ＴIN1とＴIP1とにより構成されるＣＭＯＳインバータの電源電圧はトランジスタＴIN2のソース端子から供給される。したがって、その値は、電源電圧が３Ｖ以上のときには２.５Ｖ、３Ｖ以下のときには０Ｖとなる。一方、電源電圧が３Ｖ以上のときにはインバータの入力電圧は２.５Ｖ以下になるように制限され、３Ｖ以下のときにはＤinに入力された電圧がそのまま印加される。この回路構成により、電源電圧が例えば１Ｖから５.５Ｖまで大きく変化しても、上記インバータの電源電圧と入力信号の最大振幅はほぼ等しくなる。インバータを構成する２つのトランジスタのチャネルコンダクタンスをほぼ等しく設定しておけば、インバータの論理しきい値電圧は電源電圧の２分の１になる。したがって、電源電圧が３Ｖ以上のときの論理しきい値電圧は約１.２５Ｖ、３Ｖ以下のときの論理しきい値電圧はＶCC／２となり、ある電圧（この例では３Ｖ）を境界にして、それ以上の電源電圧ではＴＴＬレベル、それ以下の電源電圧ではＣＭＯＳレベルで動作する入力バッファを提供することができる。以上述べたように、本発明によれば、広い動作電源電圧範囲を有するＬＳＩにおいて、その電源電圧値における最適な入出力レベルでの動作が可能となる。これにより、最大のノイズマージンを最小の消費電力で実現できる。なお、出力バッファにおいて、３つのトランジスタＴON0、ＴON1、そしてＴON2の各基板（バックゲート）を共通にしている。こうすることにより、出力端子に高電圧のサージが加えられたときに、その電荷を大きな電流により高速に放電することができる。これは、後で説明する入力保護素子におけるクランプMOS-FETの動作と同じで、ブレークダウンにより基板電位が上昇した際に、接地電位との間に存する寄生バイポーラトランジスタをオンしやすくするためである。これにより、微細な素子を用いても出力端子の静電破壊耐圧を向上させることができる。なお、以上の実施例の中で、ＮチャネルMOS-FETの基板電圧ＶBP1 の値は、入力電圧がマイナスになった（アンダーシュート）ときにＰＮ接合が順方向にバイアスされないよう、マイナスの値（例えば−３Ｖ）にするのが通例であるが、順方向電流が流れるのを許容すれば、０Ｖでも構わない。また、ＮチャネルMOS-FETはＰ形基板の中に形成しても、あるいは、図２７に示すようにＰ基板と電気的に絶縁されたＰウェル中に形成しても良い。後者の場合、Ｐウェルの抵抗が基板の抵抗より低いため、寄生バイポーラトランジスタがオンしやすくなり、静電破壊耐圧を高める効果がある。
【００８３】
上記実施例では、電源電圧よりも高いバイアス電圧Ｖn1を発生させる必要がある。このようなバイアス電圧を用いずに入力バッファを構成する例を図５７に示す。同図において、入力バッファＩＢ6 は２つの回路ブロック、ＩＢ6a およびＩＢ6b より構成される。ＩＢ6a は図５５の入力バッファＩＢ5 と同じ回路構成である。また、ＩＢ6bはＩＢ6aの出力を内部回路を駆動するのに都合の良い電圧レベルに変換する回路である。ＩＢ6bにおいて、Ｔ231 とＴ232 はＣＭＯＳインバータを構成する２つのMOS-FET、Ｔ232はｄinが低電圧のときノードＮ52 の電位を内部電源電圧ＶCLまで引き上げるためのＰチャネルMOS-FET、Ｔ230はノードＮ52が高電圧になったときに、Ｎ52 からＮ51 への電流が逆流するのを防ぐためのＮチャネルMOS-FETである。この回路構成におけるバイアス電圧Ｖn2 の電源電圧ＶCC に対する依存性を図５８に示す。電源電圧３Ｖ以上のときには３Ｖ（一定）、電源電圧が３Ｖ以下のときには電源電圧ＶCCに等しくなるようにしている。この回路の動作を２つの場合に分けて説明する。図５９は電源電圧ＶCC が５Ｖ、内部電源電圧ＶCL が１.５Ｖの場合の各部の動作波形を示している。入力の電圧が低電圧（例えば０.４Ｖ）のときには、ノードＮ51の電圧はＶn2−ＶT1（ＴIN5）（例えば２.５Ｖ）、ノードＮ52の電圧はＶCL（１.５Ｖ）になり、ｄinには低電圧（０Ｖ）が出力される。入力の電圧が低電圧（例えば０.４Ｖ）から高電圧（例えば２.４Ｖ）に変化すると、ノードＮ50 の電圧はそれに追従して上昇し、ノードＮ51の電圧を０Ｖに引き落す。Ｔ230のチャネルコンダクタンスはＴ233 のそれよりも大きく設定されており、ノードＮ52の電圧もほぼ０Ｖまで引き落され、ｄinの値はＶCL（１.５Ｖ）まで上昇する。これと逆に、入力の電圧が高電圧（例えば２.４Ｖ）から低電圧（例えば０.４Ｖ）に変化すると、ノードＮ50 の電圧はそれに追従して降下し、ノードＮ51の電圧をＶn2−ＶT1（ＴIN5）（例えば２.５Ｖ）まで引き上げる。これにより、ノードＮ52 の電圧はＶCL−ＶT1（Ｔ230）（例えば１.２Ｖ）まで引き上げられ、ｄinを０Ｖに引き落す。これによりＴ233 がオンし、ノードＮ52の電圧をＶCL−ＶT1（Ｔ230）からＶCL（１.５Ｖ）まで引き上げる。このように、Ｔ232 によりノードＮ52に帰還させているため、Ｎ52 の電圧振幅は電源電圧と同じになり、Ｔ231とＴ232とで構成されるＣＭＯＳインバータに貫通電流が流れなくすることができる。
【００８４】
次に、図６０は電源電圧ＶCCと内部電源電圧ＶCL が共に１.５Ｖの場合の各部の動作波形を示している。入力の電圧が低電圧（例えば０Ｖ）のときには、ノードＮ51 の電圧はＶn2−ＶT1（ＴIN5）（例えば１.２Ｖ）、ノードＮ52の電圧はＶCL（１.５Ｖ）になり、ｄin には低電圧（０Ｖ）が出力される。入力の電圧が低電圧（例えば０Ｖ）から高電圧（例えば１.５Ｖ）に変化すると、ノードＮ50 の電圧はＶn2−ＶT1（ＴIN5）（例えば１.２Ｖ）まで上昇し、ノードＮ51 の電圧を０Ｖに引き落す。Ｔ230のチャネルコンダクタンスはＴ233 のそれよりも大きく設定されており、ノードＮ52の電圧もほぼ０Ｖまで引き落され、ｄinの値はＶCL（１.５Ｖ）まで上昇する。これと逆に、入力の電圧が高電圧（例えば１.５Ｖ）から低電圧（例えば０Ｖ）に変化すると、ノードＮ50 の電圧はそれに追従して０Ｖまで降下し、ノードＮ51の電圧をＶn2−ＶT1（ＴIN5）（例えば１.２Ｖ）まで引き上げる。これにより、ノードＮ52の電圧はＶCL−ＶT1（Ｔ230）（例えば１.２Ｖ）まで引き上げられ、ｄinを０Ｖに引き落す。これによりＴ233 がオンし、ノードＮ52の電圧をＶCL−ＶT1（Ｔ230）からＶCL（１.５Ｖ）まで引き上げる。このように、電源電圧が低く、ＩＢ6aの出力振幅が電源電圧以下の場合であってもノードＮ52 の電圧振幅は電源電圧と同じになるため、Ｔ231とＴ232とで構成されるＣＭＯＳインバータには貫通電流が流れない。以上述べたように、電源電圧より高いバイアス電圧を用いなくても、その入出力レベルを電源電圧の値に応じて切り換える入出力バッファを実現することができる。
【００８５】
最後に、微細な素子により構成されたＬＳＩにおいて、入力のサージから内部回路の素子を保護する入力保護素子の構成例を図６１に示す。同図において、ＰＡＤI は信号を入力する入力パッド、１２０は半導体基板中に形成された不純物拡散層間のパンチスルーを利用して、サージによる高い電圧を接地電位に逃してやるための第１の保護素子、１２１はノードＮ60 の電圧を、ある所定の電圧以下に制限するためのゲートクランプ素子、Ｒ70はパッドに印加された高電圧とクランプ電圧との差を吸収するための抵抗である。ゲートクランプ素子は、直列接続された２つのＮチャネルMOS-FET ＴPD1およびＴPD2、そして寄生素子を利用したバイポーラトランジスタＱ1とから構成されている。ＴPD1 のゲートには前述した回路と同様、バイアス電圧Ｖnを印加し、ＴPD2 のドレインにゲート酸化膜耐圧を越える電圧がかかるのを防いでいる。ＴPD2 のゲートは接地し、通常動作中は２つのMOS-FETを通して電流が流れないようにしている。
【００８６】
ゲートクランプ素子の平面構造を図６２に、そのＡ，Ａ′における断面構造を図６３に、それぞれ示す。図６２において、１２２および１２３は互いに電気的に絶縁され半導体基板中に形成された電気的に活性な領域、１２４および１２５はポリシリコンなどを材料とするゲート電極、１２６から１３０までは電気的に活性な領域中に形成された不純物拡散層、あるいはゲート電極に上部の金属配線から電気的な接続を行なうために絶縁膜を貫通して設けられたコンタクト孔、１３１から１３４まではアルミニウムなどを材料とする金属配線をそれぞれ示している。また、図６３において、５０は半導体基板中の電気的活性領域の間を電気的に絶縁するために基板の酸化などにより形成された厚い絶縁膜、１３９と１４０はゲート電極を成すポリシリコン、１３５から１３８までは上記絶縁膜あるいはゲート電極をマスクとして自己整合的に基板中に形成した不純物拡散層、１４１は不純物拡散層やゲート電極と上部に位置する金属配線間の電気的な絶縁を行なうために形成した厚い絶縁膜、をそれぞれ示している。図の構造において、配線１３２にはクランプされる端子（ノードＮ60）、配線１３３および１３４には接地端子（ＶSS）、配線１３３にはバイアス電圧Ｖn を、それぞれ印加する。図６３において、Ｐ基板をベースとする３つのＮＰＮ形の寄生バイポーラトランジスタＱ1a、Ｑ1b、そしてＱ1cが存在する。図６１のＱ1はこれらを代表して示したものである。次に、この素子の動作を説明する。ノードＮ60に印加された電圧が、不純物拡散層１３６と基板との間に形成されるＰＮ接合の逆方向耐圧を越えると、接合の降伏による電流がＰ基板の電位を上昇させ、先の寄生バイポーラトランジスタをオンさせる。これにより、不純物拡散層１３６と１３５、あるいは１３８との間に大きなコレクタ電流が流れ、ノードＮ60の電荷を引き抜き、その電位をクランプする。これらのうち、Ｑ1bとＱ1cは直列に接続されるため、Ｑ1aに比べてコレクタ電流は小さくなる。したがって、実効的には最初に降伏を起こし、寄生バイポーラトランジスタをオンさせるのはMOS-FETが行ない、その後、大きなコレクタ電流を流すのは寄生バイポーラトランジスタＱ1a が行なう。このように、ノードＮ60の近くにトランジスタの不純物拡散層とは別の不純物拡散層を配し、それを接地することにより、寄生バイポーラトランジスタのコレクタとエミッタの実効的な距離を短くし、寄生バイポーラトランジスタが動作したときのコレクタ電流を大きくとることができる。このように、クランプする端子の近くに接地された不純物拡散層を配する構成は、入力保護素子のみならず、出力の保護素子としても適用できる。また、この例では、ゲートクランプ素子をＰ基板中に形成したが、図２７に示すような構造で、基板と電気的に分離されたＰウェル中に形成しても良い。こうすることにより、ベースとＰウェルの抵抗値が高くなり、寄生バイポーラトランジスタがオンしやすくなり、クランプの効果をさらに高めることができる。なお、Ｐ基板またはＰウェルのバイアス電圧ＶBP1 の値は、マイナスの値（例えば−３Ｖ）にするのが通例であるが、入力のアンダーシュートに対して順方向電流が流れるのを許容すれば、０Ｖでも構わない。また、この実施例ではＰ基板を用いた例について説明したが、Ｎ基板を用いても、Ｐウェル中に同素子を形成すれば同様に本発明が適用できる。
【００８７】
以上、各実施例によって本発明の詳細を説明したが、本発明の適用範囲はこれらに限定されるものではない。例えば、ここでは主にメモリ回路を主体に記述してが、本明細書冒頭にも述べたように、メモリＬＳＩ、論理ＬＳＩ、あるいは、これらを組合せた複合ＬＳＩ、あるいはその他のＬＳＩ全てに適用可能である。また、使用する素子の種類についても、ｐ型、ｎ型の両ＭＯＳトランジスタを使用したＬＳＩ、バイポーラトランジスタを用いたＬＳＩ、接合型ＦＥＴをを用いたＬＳＩ、ＣＭＯＳトランジスタとバイポーラトランジスタを組合せたＢｉＣＭＯＳ型のＬＳＩ、さらにはシリコン以外の材料、例えばガリウム砒素などの基板に素子を形成したＬＳＩなどでも、そのまま適用できる。
【図面の簡単な説明】
【００８８】
【図１】本発明の基本概念を説明する実施例の図。
【図２】本発明の基本概念を説明する実施例の図。
【図３】本発明の基本概念を説明する実施例の図。
【図４】本発明の基本概念を説明する実施例の図。
【図５】本発明の基本概念を説明する実施例の図。
【図６】本発明の基本概念を説明する実施例の図。
【図７】本発明の基本概念を説明する実施例の図。
【図８】本発明をスタティックメモリに適用した実施例の図。
【図９】本発明をスタティックメモリに適用した実施例の図。
【図１０】本発明をスタティックメモリに適用した実施例の図。
【図１１】本発明をダイナミックメモリに適用した実施例の図。
【図１２】本発明をダイナミックメモリに適用した実施例の図。
【図１３】本発明をダイナミックメモリに適用した実施例の図。
【図１４】本発明をダイナミックメモリに適用した実施例の図。
【図１５】本発明をダイナミックメモリに適用した実施例の図。
【図１６】本発明をダイナミックメモリに適用した実施例の図。
【図１７】本発明をダイナミックメモリに適用した実施例の図。
【図１８】本発明をダイナミックメモリに適用した実施例の図。
【図１９】本発明の基本概念を説明する他の実施例の図。
【図２０】本発明の基本概念を説明する他の実施例の図。
【図２１】本発明の基本概念を説明する他の実施例の図。
【図２２】本発明の基本概念を説明する他の実施例の図。
【図２３】本発明の基本概念を説明する他の実施例の図。
【図２４】本発明の基本概念を説明する他の実施例の図。
【図２５】本発明を構成する素子の具体的実施例の図。
【図２６】本発明を構成する素子の具体的実施例の図。
【図２７】本発明を構成する半導体基板の具体的実施例の図。
【図２８】情報保持時の消費電力を低減するための具体的実施例の図。
【図２９】情報保持時の消費電力を低減するための具体的実施例の図。
【図３０】情報保持時の消費電力を低減するための具体的実施例の図。
【図３１】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３２】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３３】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３４】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３５】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３６】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３７】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図３８】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図３９】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４０】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４１】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４２】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４３】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４４】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４５】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４６】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４７】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４８】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４９】入出力回路の構成の基本概念を示す実施例の図。
【図５０】出力回路の具体的実施例の図。
【図５１】出力回路の具体的実施例の図。
【図５２】出力回路の具体的実施例の図。
【図５３】出力回路の具体的実施例の図。
【図５４】入力回路の具体的実施例の図。
【図５５】入力回路の具体的実施例の図。
【図５６】入力回路の具体的実施例の図。
【図５７】入力回路の具体的実施例の図。
【図５８】入力回路の具体的実施例の図。
【図５９】入力回路の具体的実施例の図。
【図６０】入力回路の具体的実施例の図。
【図６１】入力保護素子の具体的実施例の図。
【図６２】入力保護素子の具体的実施例の図。
【図６３】入力保護素子の具体的実施例の図。
【符号の説明】
【００８９】
１…ＬＳＩチップ、５…内部回路部、６…電圧変換回路、７…入出力回路、８…情報保持状態検出回路、９…基準電圧発生回路、１０…リミッタエネーブル信号発生回路、１１…外部入出力バス、１２…内部入出力バス。
【技術分野】
【０００１】
本発明は半導体装置、特に広範な電源電圧と電源の種類に対応できる微細素子で構成された高集積の半導体装置に関する。
【背景技術】
【０００２】
近年、ラップトップパソコンや電子手帳に代表される携帯型電子情報機器、磁気媒体を用いずに音声録音を行なう固体録音機やイメージを記録する固体カメラ（電子スチルカメラ）などに代表される携帯型電子メディア機器が市場に現われはじめている。これら携帯型電子機器が広く普及するためには、電池動作、あるいは電池による情報保持動作（バッテリーバックアップ）が可能な超高集積回路（以下ＵＬＳＩと略す）の実現が鍵になる。また他方、より高性能の電子計算機を実現するための大容量補助記憶装置として、磁気ディスクよりも高速のアクセスが可能な半導体ディスクに対するニーズが高まっている。半導体ディスクには、電池による情報保持動作が可能な超大容量のメモリＬＳＩが必要になる。
【０００３】
これら用途に用いるＵＬＳＩには、以下が要求される。（１）広範な電源電圧範囲（１〜５.５Ｖ）での動作。これにより、多種類の電源、例えば現在のＴＴＬ互換デジタルＬＳＩの標準電源電圧である５Ｖ、あるいは将来のＴＴＬ互換デジタルＬＳＩの標準電源電圧の候補の一つである３.３Ｖ、リチウムなどを用いた一次電池の代表的な出力電圧である３〜３.６Ｖ、カドミウムとニッケルによる二次電池の代表的な出力電圧である１.２Ｖ、などに対して一つのチップで対応することができる。
（２）電源電圧の時間変化（短期あるいは長期）への対応。これにより、電池の電圧の経時変化や、標準動作とバッテリバックアップ動作間の移行時の電源切り換えに伴って生じる電圧変動を受けても誤動作を起こす心配がなくなる。
（３）動作時あるいはバッテリバックアップ動作時における消費電力の低減。これらにより、小形のバッテリによっても長時間、動作させることができる。
（４）過渡電流の低減。これにより、電池の電圧の過渡変動を小さくすることができ、誤動作を防止できる。
【０００４】
広い電源電圧範囲で動作するマイクロプロセッサの製品の例は（株）日本電気 ４ビットマイクロプロセッサ ハンドブック １４８ページに記載されている。製品型名はμＰＤ７５０７ＳＣである。このマイクロプロセッサの動作電源電圧範囲は２.２〜６.０Ｖである。また、最小２Ｖでデータメモリの情報を保持することができる。同様に、スタティックメモリにおいても、推奨動作電源電圧は５Ｖ、情報保持（リテンション）時は２Ｖというのが一般的である。
【０００５】
電池バックアップ用のダイナミックメモリとしては、情報保持（リフレッシュ）時の消費電流を低減した例が、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ，第２３巻，第１号，第１２〜第１８頁（１９８８）（ＩＥＥＥ Jounal of Solid-State Circuits, Vol.２３, No.１, pp.１２−１８， February １９８８）において論じられている。この場合の標準動作電源電圧と情報保持時の電源電圧は、ともに５Ｖである。
【０００６】
【非特許文献１】（株）日本電気 ４ビットマイクロプロセッサ ハンドブック １４８ページ
【非特許文献２】アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ，第２３巻，第１号，第１２〜第１８頁（１９８８）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した、マイクロプロセッサやスタティックメモリにおいては、２〜５Ｖという広い動作電源電圧範囲を有するものの、電源電圧＝５Ｖを中心に設計されているため、許容された電源電圧変動範囲（通常は±１０％）以外での動作に対しては、動作速度（マイクロプロセッサの場合は最高クロック周波数、スタティックメモリの場合はアクセス時間に相当）は保証されておらず、とくに低い電源電圧では、動作速度は著しく低下するのが通例である。また、動作速度の電源電圧依存性も製品によりまちまちであるため、システムを構成するＬＳＩのうち最も遅い動作速度に一致させねばならず、５Ｖ以外での動作では、必要な性能が得られなかったり、低い電源電圧におけるシステム設計を著しく困難にしたりしていた。また、これらＬＳＩは最低動作電源電圧が２.２Ｖであるため、前述した多種の電源の全てに対応することができず、システム構成上の制約を受けていた。
【０００８】
また、前述したダイナミックメモリをシステムに組み込む場合を考えると、その最小電源電圧は４.５Ｖとなり、前述した多種の電源への対応がさらに困難になる。とりわけ、標準動作電源電圧と情報保持時の電源電圧との間に差がないため、電源切り換え回路の構成が非常に複雑になり、情報保持を難しくしていた。
【０００９】
半導体素子の微細化は急速に進展しており、０.５ミクロン以下の加工技術を用いれば、ある程度のシステムを１チップ上に集積した。いわゆるシステムＬＳＩを構成することも可能になってきている。こうしたシステムＬＳＩにおいては、それを構成する各ＬＳＩブロックの動作電源電圧範囲、動作速度が整合していることが要求される。しかし、前述したとうり、従来のＬＳＩを組合せただけでは、このようなシステムＬＳＩを構成することはできなかった。
【００１０】
本発明の目的の一つは、多種の電源電圧に対応でき、消費電力が小さく、微細加工に見合った素子性能を活かすことである。
【課題を解決するための手段】
【００１１】
上記目的は、電池バックアップに適した低消費電力モードを有し、かつ最小１Ｖ程度の低電源電圧でも動作するＬＳＩ回路ブロックと、動作モードに最適な内部電源環境をＬＳＩに提供する電源電圧変換回路、信号振幅を変換する入出力回路とにより装置を構成することにより達成できる。
【００１２】
情報の蓄積や処理を行なう、主たるＬＳＩブロックを外部電源電圧の値によらず、ほぼ一定の低い電圧で動作させることにより、広い電源電圧範囲にわたってほぼ一定の速度性能を得ることができる。また、必要に応じて、外部電源電圧をＬＳＩブロックの動作電圧まで下げることができるため、情報保持時の消費電力を必要最低限の値にまで低減すると同時に、電池バックアップ回路を簡単な構成にすることができる。さらには、主たるＬＳＩブロックを構成する微細な素子の特性に見合った最適な動作電圧を外部電源電圧の値とは独立して設定できるため、高集積度、高速性および低消費電力を同時にみたすことができる。
【発明の効果】
【００１３】
本発明によれば、最先端の微細加工技術による素子の特性を活かし、低消費電力かつ高速で動作し、また、動作状態の切り換えにより電池での動作や情報保持動作も行える高集積のＬＳＩを提供できる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明によるＬＳＩチップの基本概念を説明する実施例である。同図で１はＬＳＩチップであり、一般に、情報記憶機能あるいは情報処理機能を有するＬＳＩチップを指し、ダイナミック型、スタティック型などのランダムアクセスメモリ（ＲＡＭ）あるいはシリアルアクセスメモリ（ＳＡＭ）あるいはリードオンリメモリ（ＲＯＭ）などのメモリＬＳＩ、さらには、マイクロプロセッサ（ＭＰＵ）、メモリマネジメントユニット（ＭＭＵ）、浮動少数点演算ユニット（ＦＰＵ）のようなロジックＬＳＩ、さらには、それらを複数集積したシステムＬＳＩなどの、いずれの形式のＬＳＩチップでもよい。また、その構成素子はバイポーラ型トランジスタ、ＭＩＳ型トランジスタ、これらの素子の組合せ、あるいはシリコン以外の材料、例えばガリウム砒素の素子を用いても良い。２は外部電源電圧の降下を検出して電池によるバックアップ状態に移行させる電源回路の例である。このような電源回路により、商用電源の瞬断によりＶEXTが低下しても、ＬＳＩチップに蓄えられた必要な情報の消失を防止できる。この中で、３は電源電圧の降下検出回路、ＳＷは情報保持時に電池から外部電源端子に電流が流れるのを防止するためのスイッチ、４はスイッチの制御信号、Ｂは電池、ＶBTはその電圧であり、情報保持モードにおいてはこの電池を電源としてチップ全体は動作する。Ｄは通常動作時に電池に電流が流入するのを防止するためのダイオードである。この電源回路により、通常動作においては、ＶEXTが、情報保持時においては、ＶBTがチップの電源端子（ＰＡＤ１）に印加される。
【００１５】
さて、この例では、通常動作と情報保持動作の違いをＬＳＩチップ上の検出手段により検出する。ここで５ａ、５ｂは主たる回路ブロック、５はそれらの集合、６はチップ外部から入力した電源電圧ＶCCを各回路ブロックの電源電圧ＶCL1、ＶCLnに変換するための電源電圧変換回路である。６のなかで、６ａ、６ｃは通常動作時用の変換回路、６ｂ、６ｄは情報保持時用の変換回路を示している。一般に、情報保持時においては通常動作時に比べて、回路の動作電圧や動作電流は小さくてすむため、電源電圧を供給する電圧変換回路の消費電流を小さくして駆動能力を落しても支障がない。これにより、主たる回路ブロックの低消費電流化と相まって、ＬＳＩチップ全体の消費電流を著しく低減することが可能になる。なお、この例では２つの電圧変換回路を切り換える方式を示したが、変換回路の数は３つ以上であってもかまわない。また、１つの電圧変換回路を用いて、その出力電圧や消費電流を変化させてもかまわない。ＳＷ６ａ、ＳＷ６ｃはＶCCがＶCL1やＶCLnにほぼ等しい値にまで低下した場合、電源電圧ＶCCを直接、回路ブロックに印加するためのスイッチである。スイッチを用いることにより、電圧変換回路をオフにして、さらに消費電流を低減することができる。なお、以上の例では、スイッチと複数の電圧変換回路とにより電源電圧変換回路を構成した例について述べたが、同様の効果が得られれば、１つの電圧変換回路を用いてもかまわない。また、同図中９は基準電圧ＶLの発生回路である。この電圧を基に内部電源電圧ＶCL1やＶCLnを発生する。８は情報保持動作状態であることを示す信号ＰＤの発生回路である。ＰＤの発生方法としてはいくつか考えられるが、ここでは電源電圧ＶCCと参照電圧ＶCXとを比較し、前者が後者よりも小さいときにＰＤを出力するという方法を用いている。１０はリミッタ・エネーブル信号ＬＭの発生回路である。電源電圧が内部電源電圧よりも高く、電圧変換回路（電圧リミッタ）を動作させるときには高電圧（“１”）を、外部電源電圧が内部電源電圧に等しいところまで低下したときには低電圧（“１”）をそれぞれ出力する。後者の場合には電源電圧を直接回路ブロックに印加すると同時に、電圧変換回路を動作させず、消費電流を小さく抑える。図に示した例では、電源電圧ＶCCと参照電圧ＶLXとを比較し、前者が後者よりも大きいときにＬＭを出力している。２つの信号ＰＤとＬＭとにより電源電圧変換回路の出力電圧や消費電流などを切り換えることができる。また、図中７は入出力バッファ、１１はチップ外部と制御信号やデータの授受を行うための入出力バス、１２はチップ内部にあって回路ブロック間で制御信号やデータの授受を行うための内部バスである。入出力バッファはレベル変換回路を兼ねており、チップ内部の論理信号振幅と外部の論理信号振幅が一致しなくても、制御信号やデータの受け渡しをすることができる。また、情報保持動作状態においては、チップ外部と内部の間で制御信号やデータの受け渡しをする必要がないため、情報保持状態信号ＰＤにより入出力バッファをオフする。
【００１６】
図２は電源電圧ＶCCと内部電源電圧ＶCLの関係の一例を示す図である。同図で、横軸は電源電圧ＶCC、縦軸は内部電源電圧ＶCLに対応する。ここでは、標準電源電圧を３〜３.６Ｖ、情報保持時の電源電圧を１〜２Ｖ、標準動作時と情報保持時の切り換えを行うための参照電圧ＶCXを２.５Ｖとしたが、標準電源電圧の最小値ＶCC(min)、情報保持時の電源電圧の最大値ＶBT(max)、参照電圧ＶCXとの間に、ＶBT(max)＜ＶCX＜ＶCC(min)なる関係が成り立てば、ここに示した値でなくともかまわない。また、標準動作時における内部電源電圧ＶCLは１.５Ｖとしたが、電源電圧ＶCCを越えない範囲で、回路の動作性能に応じた適当な電圧値に設定して差し支えない。また、この例においては、１.５Ｖ以下の電源電圧において電源電圧ＶCCを直接、内部回路に印加するため、ＶLXの値を１.５Ｖにしている。
【００１７】
このＬＳＩチップにおいて、電源電圧ＶCCが時間的に変化した場合の、内部電源電圧ＶCL、２つの制御信号ＬＭ、ＰＤのそれぞれの時間変化の例を図３に示す。ここでは時間ｔ0〜ｔ3にかけて、電源電圧ＶCCが３.５Ｖ〜１Ｖに低下し、時間ｔ4〜ｔ７にかけて、電源電圧ＶCCが１〜３.５Ｖに上昇する場合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖよりも小さくなるｔ1〜ｔ6の期間、信号ＰＤが高電圧（“１”）になり、チップは情報保持状態となる。また、電源電圧ＶCCがＶLX＝１.５Ｖよりも小さくなるｔ2〜ｔ5の期間、信号ＬＭは低電圧（“０”）になり、チップには電源電圧ＶCCが直接、印加される。なお、ここに示した電圧値はひとつの例であり、他の電圧の組合せでも同様に適用できる。
【００１８】
図４および図５には、リミッタ・エネーブル信号ＬＭを発生する方法および回路の構成の一例を示す。信号ＬＭは、電源電圧ＶCCを低下させていったときに、内部電源電圧ＶCLにはじめて等しくなるところで高電圧（“１”）から低電圧（“０”）に遷移させてやればよい。この例では、電源電圧ＶCCに比例する電圧β×ＶCC（０≦β≦１）と参照電圧ＶLとを比較回路により比較し、前者が大きいときに高電圧（“１”）、前者が小さいときに低電圧（“０”）を出力している。このように電源電圧ＶCCに比例する電圧を用いて高電圧と低電圧の間の電圧を入力とすることにより、比較回路の電圧増幅率を大きくとることができるなど、回路動作上、都合が良い。例えば、β＝０.５、ＶL=０.７５Ｖの場合、ＶLX＝１.５Ｖとなり、電源電圧ＶCCが１.５Ｖ以上のときにリミッタ・エネーブル信号ＬＭが高電圧（“１”）となり、電圧変換回路が動作する。ここで、電源電圧ＶCCに比例する電圧は抵抗分割などにより発生することができる。
【００１９】
図６および図７には、情報保持状態信号ＰＤを発生する方法および回路の構成の一例を示す。基本的には、前述したＬＭ発生回路と同様な回路で構成できる。この場合、電源電圧ＶCCに比例する電圧α×ＶCC（０≦α≦１）は比較回路の反転入力端子に入力する。例えば、α＝０.５、ＶL＝０.７５Ｖの場合、ＶCX＝２.５Ｖとなり、電源電圧ＶCCが２.５Ｖ以下のときに情報保持状態信号ＰＤが高電圧（“１”）となり、情報保持状態になる。ここで、電源電圧ＶCCに比例する電圧は抵抗Ｒ1とＲ2の抵抗分割により発生している。抵抗Ｒ1とＲ2は半導体基板中に形成された不純物拡散層やポリシリコン、さらにはＭＩＳ−ＦＥＴのチャネル抵抗などいずれを用いて構成しても構わない。
【００２０】
図８は、スタティックメモリをその一部に含むＬＳＩに本発明を適用した一実施例を示している。図中、５ｃはスタティックメモリのメモリセルアレー、５ｄは論理回路等の情報保持を必要としない回路ブロックであり、それぞれの電源電圧はＶCL2およびＶCL1である。メモリセルは４つのＮチャネルMOS-FET Ｔ6〜Ｔ9と２つの抵抗素子Ｒ7、Ｒ8とからなっている。抵抗値をＲとすると、１つのメモリセルあたりに流れる電流値はＶCL2／Ｒとなる。したがって、情報保持時には雑音余裕（ノイズマージン）が確保できる範囲内で電圧値をできるだけ下げることが望ましい。図９に示すように、この例では、標準動作時のＶCL2を１.５Ｖ、情報保持例のＶCL2を１Ｖとしている。論理回路ブロック５ｄはインバータや論理ゲートなどにより構成されている。図中、矢印の付いているＴ11、Ｔ13はＰチャネルMOS-FET、その他のＴ10、Ｔ12はＮチャネルMOS-FETを示している。情報保持時には、これら論理回路は動作させる必要がないため、電源電圧を供給する必要がない。したがって、ここでは標準動作時のＶCL1を１.５Ｖ、情報保持時のＶCL1を０Ｖとしている。内部電源電圧ＶCL2およびＶCL1は電源電圧変換回路６ｅあるいはスイッチとして動作するＰチャネルMOS-FET Ｔ1 とにより供給される。電源電圧変換回路は、差動増幅回路Ａ1、差動増幅回路の動作電流を制御するためにもうけられた抵抗Ｒ3と２つのＮチャネルMOS-FET Ｔ3、Ｔ4、差動増幅回路の反転入力端子への帰還量を制御するためにもうけた３つの抵抗Ｒ4〜Ｒ6とＰチャネルMOS-FET Ｔ5、およびスイッチとして動作するＰチャネルMOS-FET Ｔ2、とから構成されている。電源電圧が高く、内部電源電圧をＶCCから降下させる場合には、リミッタ・エネーブル信号ＬＭが高電圧（“１”）になる。この時、Ｔ1がカットオフする、と同時にＴ3が導通し、差導増幅回路Ａ1にバイアス電流が供給され、非反転入力電圧ＶLに比例した電圧が出力される。これと反対に、信号ＬＭが低電圧（“０”）の時には、Ｔ3がカットオフし、差動増幅回路にバイアス電流が供給されなくなる。そのため、電源電圧ＶCCが直接、内部電源電圧として出力される。情報保持動作時には情報保持信号ＰＤが高電圧（“１”）になる。この時には、トランジスタＴ2 がカットオフし、回路ブロック５ｄへの電源供給を停止する。一方、Ｔ4 がカットオフし、差動増幅回路のバイアス電流の値は抵抗Ｒ3 によって決まるようになる。情報保持状態においてメモリセルアレーが消費する電流は非常に小さく、かつ時間的にほぼ一定の直流電流とみなすことができる。したがって、差動増幅回路の負荷駆動能力は標準動作時に比べて格段に小さくてもよく、バイアス電流を著しく低下させても、動作上、支障がない。また同時にＴ5 を導通させ、差動増幅回路の帰還量を大きくすることにより、情報保持動作時の内部電源電圧を下げている。これにより、情報保持時のチップ全体の消費電流を著しく低減することができる。なお、この例では、ＶL＝０.７５Ｖ、Ｒ4＝Ｒ6＝３Ｒ5としている。このときのＶCL2の値は、標準動作時で１.５Ｖ、情報保持時で１.０Ｖとなる。
【００２１】
図９は電源電圧ＶCCと内部電源電圧ＶCL2およびＶCL1の関係の一例を示している。同図で、横軸は電源電圧ＶCC、縦軸は内部電源電圧ＶCLである。ここでは図２の例と同様、標準電源電圧を３〜３.６Ｖ、情報保持時の電源電圧を１〜２Ｖ、標準動作時と情報保持時の切り換えを行うための参照電圧ＶCXを２.５Ｖとした。標準動作時における内部電源電圧ＶCL2およびＶCL1 は１.５Ｖ、情報保持時における内部電源電圧ＶCL2 は１Ｖとしたが、それぞれ電源電圧ＶCC を越えない範囲で、回路の動作性能に応じた適当な電圧値に設定して差し支えない。
【００２２】
このＬＳＩチップにおいて、電源電圧ＶCC が時間的に変化した場合の、内部電源電圧ＶCL2 およびＶCL1、２つの制御信号ＬＭ、ＰＤのそれぞれの時間変化の例を図１０に示す。ここでは、時間ｔ0〜ｔ2にかけて、電源電圧ＶCCが３.３〜２Ｖに低下し、時間ｔ3 〜ｔ5にかけて、電源電圧ＶCCが２〜３.３Ｖに上昇する場合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖよりも小さくなるｔ1〜ｔ4の期間、信号ＰＤが高電圧（“１”）になり、チップは情報保持状態となる。また、この時間範囲において電源電圧ＶCCは１.５Ｖよりも小さくならないため、信号ＬＭは高電圧（“１”）のままである。
【００２３】
以上述べた実施例によれば、標準動作時においては高速に動作し、情報保持時においては必要最低限の電力で情報を保持することのできるスタティックメモリあるいは、スタティックメモリをその一部に含むＬＳＩを実現することができる。なお、以上の実施例では、高抵抗負荷によるスタティックメモリセルを用いた例について述べたが、その他にも例えば、２つのＣＭＯＳインバータと２つの選択トランジスタとからなるＣＭＯＳ型メモリセルや、２つのＮＡＮＤゲートあるいはＮＯＲゲートを用いたラッチ回路などにより記憶回路を構成する場合にも同様に本発明を適用できる。
【００２４】
図１１は、ダイナミックメモリに本発明を適用した一実施例を示している。図中、５ｅは１.５Ｖ以下の電源電圧で動作するダイナミックメモリであり、一つのメモリセルは、ＮチャネルMOS-FET Ｔ18 および蓄積容量ＣS1により構成されている。１３はメモリセルアレー、１４はロウ・アドレス・バッファ、１５はカラム・アドレス・バッファ、１６はロウ・アドレス・ストローブ（ＲＡＳ）入力バッファ、１７はカラム・アドレス・ストローブ（ＣＡＳ）入力バッファ、１８はライト・エネーブル（ＷＥ）入力バッファ、１９はデータ入力バッファ、２０はデータ出力バッファ、２１はロウ・アドレス・ストローブ（ＲＡＳ）信号をもとに制御クロックを発生するクロック発生回路、２２はカラム・アドレス・ストローブ（ＣＡＳ）信号をもとに制御クロックを発生するクロック発生回路、２３は書き込みクロック発生回路、２４はリフレッシュ（ＲＦＳＨ）信号発生回路、２５はリフレッシュアドレス発生回路、２６はリフレッシュアドレスと外部入力アドレスの切り換えを行うマルチプレクサである。ダイナミックメモリでは蓄積容量ＣS1に電荷を蓄えることにより情報を記憶しているため、情報保持時においても、周期的に信号電荷を読出して再書き込みをおこなう、いわゆるリフレッシュ動作が必要となり、メモリセルアレー以外の一部周辺回路も動作させる必要がある。また、十分な雑音余裕を確保するためには、情報保持時においても標準動作時と同等の信号電荷量を確保する必要がある。そこで、この例では、図１２に示すように、情報保持時と標準動作時の内部電源電圧を変化させず、１.５Ｖ（一定）としている。情報保持時においてはチップ外部との入出力を行う必要がないため、全ての入出力バッファ１４〜２０は信号ＰＤによりカットオフしている。また、マルチプレクサを信号ＰＤにより制御し、情報保持時にはリフレッシュアドレス発生回路により出力されるアドレスに切り換えている。リフレッシュ動作時には、信号ＲＦＳＨが高電圧（“１”）になる。この信号はリフレッシュアドレス発生回路に入力され、リフレッシュアドレスを順次、増加または減少させる。同時に、ＲＦＳＨはクロック発生回路２１を起動し、リフレッシュに必要なクロックを発生する。内部電源電圧ＶCL は電源電圧変換回路６ｆおよびスイッチとして動作するＰチャネルMOS-FET Ｔ14とにより供給される。電源電圧変換回路は、差同増幅回路Ａ2、差動増幅回路の動作電流を制御するためにもうけられた抵抗Ｒ9と３つのＮチャネルMOS-FET Ｔ15、Ｔ16、Ｔ17、差動増幅回路の反転入力端子への帰還量を制御するためにもうけた２つの抵抗Ｒ10、Ｒ11とから構成されている。電源電圧が高く、内部電源電圧をＶCCから降下させる場合には、リミッタ・エネーブル信号ＬＭが高電圧（“１”）になる。この時、Ｔ14がカットオフする、と同時にＴ15が導通し、差動増幅回路Ａ2にバイアス電流が供給され、非反転入力の電圧ＶLに比例した電圧が出力される。これと反対に、信号ＬＭが低電圧（“０”）の時には、Ｔ15がカットオフし、差動増幅回路にバイアス電流が供給されなくなる。そのため、電源電圧ＶCCが直接、内部電源電圧として出力される。情報保持動作時には情報保持信号ＰＤが高電圧（“１”）になる。
【００２５】
この時にはＴ16をカットオフし、差動増幅回路のバイアス電流の値を抵抗Ｒ9によって決めている。情報保持状態で、かつ周辺回路が動作していない期間は消費電流が小さい。したがって、差動増幅回路の負荷駆動能力は標準動作時に比べて格段に小さくてもよく、バイアス電流を著しく低下させても、動作上支障がない。リフレッシュ動作時には、信号ＲＦＳＨを電圧変換回路６にフィードバックしてＴ17を導通させ、差動増幅回路のバイアス電流を標準動作時と同程度の値としている。こうすることにより、リフレッシュ動作期間中、データ線の充放電や周辺回路の動作に必要な電源電流を供給することができる。したがって、情報保持時においても、雑音余裕を低下させることなくチップ全体の消費電流を著しく低減することができる。なお、この例では、ＶL＝０.７５Ｖ、Ｒ10＝Ｒ11としてＶCL＝１.５Ｖを得ているが、この他の電圧値や抵抗値の組合せでも構わない。
【００２６】
このＬＳＩチップにおいて、電源電圧ＶCCが時間的に変化した場合の、内部電源電圧ＶCL、２つの制御信号ＬＭ、ＰＤ、リフレッシュ信号ＲＦＳＨ、および差動増幅回路のバイアス電流値のそれぞれの時間変化の例を図１２に示す。ここでは、時間ｔ0〜ｔ2にかけて、電源電圧ＶCCが３.３〜２Ｖに低下し、時間ｔ3〜ｔ5にかけて、電源電圧ＶCC が２〜３.３Ｖに上昇する場合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖよりも小さくなるｔ1〜ｔ4の期間、信号ＰＤが高電圧（“１”）になり、チップは情報保持状態となる。また、この時間範囲において電源電圧ＶCCは１.５Ｖよりも小さくならないため、信号ＬＭは高電圧（“１”）のままである。情報保持期間中、リフレッシュ動作時には、標準動作時と同程度のバイアス電流ＩB1を流し、それ以外は十分小さな値ＩB2を流している。
【００２７】
以上述べた例では、同じアドレス・バスからロウ・アドレスとカラム・アドレスを時間的に切り換えて取り組む。いわゆるアドレス・マルチプレクス方式を用いているが、全てのアドレスを同時に取り込む一般的な方式を用いても本発明を同様に適用できる。また、特願昭６３−１４８１０４や特願昭６３−２２２３１７に述べられているような、プレートを駆動してデータ線の電圧振幅を低減するダイナミックメモリを用いることにより、より低消費電力メモリを実現することができる。
【００２８】
図１３（ａ）および（ｂ）は情報保持時におけるリフレッシュ信号ＲＦＳＨのタイミングの一例を示している。ここでは、４０９６サイクルで全メモリアレーをリフレッシュする場合の例を示している。電源電圧を、例えば１.５Ｖ以下にまで低下させることにより、メモリ全体の消費電流を大幅に下げることができるため、６４Ｍｂ程度の大容量のメモリであっても、リフレッシュサイクルを４０９６から増やす必要がなくなり、システムを構成しやすくなる。情報保持状態に移行して最初の４０９６サイクルで集中リフレッシュ、すなわち比較的短い周期ＴC1で信号ＲＦＳＨを発生させている。これは、標準動作時におけるリフレッシュ制御がＲＦＳＨによる内部リフレッシュとは無関係であるためである。こうした初期化を行うことにより、状態が移行する前後でリフレッシュ周期の仕様を満たさなくなる危険性を回避することができる。図１３（ａ）では、集中リフレッシュの後、一定の周期ＴC2で信号ＲＦＳＨを発生させている。これに対して同図（ｂ）では、周期ＴC3で集中リフレッシュを繰り返している、集中リフレッシュ中の信号ＲＦＳＨの周期は、最初の集中リフレッシュと同じ値ＴC1にしている。これは他の値でも差し支えないが、信号発生回路の構成上、同じ値にしたほうが都合が良い。
【００２９】
図１４は図１３（ａ）の例にたいするリフレッシュ周期ＴC2のチップ温度依存性の一例を示している。チップ温度と情報保持時間の関係は、例えばアイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイセズ、第３５巻、第８号、第１２５７〜１２６３頁（１９８７）（ＩＥＥＥ Transactions on Electron Devices, Vol.３５，No.８, pp.１２５７−１２６３，August １９８７）において論じられている。これによれば、チップ温度が０〜１００℃まで変化したときの情報保持時間の変化は約３桁である。したがって、リフレッシュ周期ＴC2を図１４のように変化させれば、実際の情報保持特性に合わせることができる。情報保持状態においては、チップの消費電力は極めて小さくなるため、環境温度とチップ温度との差はほとんどない。したがって、低い環境温度で使用することにより、リフレッシュ周期を伸ばし、さらに低電力化することができる。これにより、電池を電源とする携帯型電子機器などに搭載するのに適したダイナミックメモリを供することができる。なお、図１４のような温度依存性を有する発振回路は特開昭６０−１３６０８８に述べられている。
【００３０】
図１５は図１３（ｂ）の例において、リフレッシュ不良が発生したときの例を示している。図において、横軸はリフレッシュ周期、縦軸は累積不良度数である。リフレッシュ周期ＴC3に対して、１ビットのみ不良となっている。メモリのごく一部のみが不良の場合、不良メモリセルを、あらかじめチップ上に設けておいた予備のメモリセルで置換することにより修復する、いわゆる欠陥救済技術がある。この技術は、例えば、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第１６巻、第５号、第４７９〜４８７頁（１９８１）（ＩＥＥＥ Journal of Solid-State Circuits, Vol.１６，No.５，pp.４７９−４８７，１９８１）において論じられている。この技術は図１５のようなリフレッシュ不良に対しても同様に適用できる。しかし、従来の欠陥救済技術では、予備のメモリセルを必要とするため、チップ面積の増大を招くという欠点があった。図１６，図１７，図１８に示したのは、予備のメモリセルを用いないリフレッシュ不良救済技術の例である。これは、図１５においてリフレッシュ周期ＴC3で不良となるメモリセルのみを、それよりも短い周期、例えばＴC4でリフレッシュするというものである。以下、図１６〜１８を用いて説明する。図１６はこの不良救済技術を用いたときの、情報保持時におけるリフレッシュ信号ＲＦＳＨのタイミングの一例を示している。ここでは、アドレス１がリフレッシュ不良である場合を考えている。図に示すように、ひとつの集中リフレッシュから次の集中リフレッシュの間、周期ＴC4でアドレス１をリフレッシュしている。こうすれば、全アドレスを短い周期ＴC4でリフレッシュする場合に比べて消費電流を著しく低減することができる。各リフレッシュ周期の間には４０９６×ＴC1≦ＴC4≦ＴC3が成り立つ必要がある。図１７はリフレッシュアドレスおよびリフレッシュ信号ＲＦＳＨを発生する回路構成の一例、図１８はその動作タイミングを示している。図１７において、ＯＳＣはクロックφ0を発生する発振器、ＤＶ1，ＤＶ4，ＤＶ3 はクロックφ0 の整数倍の周期を有するクロックφ1，φ4，φ3 を発生する分周器、３０は１３ビットのシンクロナス・カウンタ、３１はリフレッシュアドレス発生回路、３２はリフレッシュ信号（ＲＦＳＨ）発生回路、Ｉ1はインバータ、Ｇ1はＡＮＤゲート、Ｇ2 はＯＲゲートをそれぞれ示している。カウンタはクロックφ1 により動作し、Reset端子に高電圧（“１”）が印加され、カウンタ出力が全て低電圧（“０”）にリセットされた状態から計数を開始する。出力が４０９７になると出力Ｑ12 が高電圧（“１”）となり、計数を停止する。図中ｅはカウンタ・エネーブル信号である。カウンタの動作中、ｅは高電圧（“１”）であるため、リフレッシュアドレス発生回路の出力ａr0〜ａr11にはカウンタの出力Ｑ0〜Ｑ11が出力される。カウンタが停止した後、ｅは低電圧（“０”）となり、ａr0〜ａr11 には不良アドレスａS0〜ａS11 が出力される。同様に、カウンタの動作中はクロックφ1 が、カウンタ停止後はクロックφ4、がそれぞれリフレッシュ信号発生回路から出力される。これにより、カウンタの動作中は周期ＴC1で４０９６回集中リフレッシュを行い、カウンタ停止後は周期ＴC4で不良アドレスのみをリフレッシュすることができる。なお、ここでは一つの不良アドレスのみを救済する例について述べたが、複数の不良アドレスを救済する場合についても、同様に本発明が適用できる。
【００３１】
以上述べた実施例によれば、標準動作時においては高速に動作し、情報保持時においては必要最低限の電力で情報を保持することのできるダイナミックメモリあるいは、ダイナミックメモリをその一部に含むＬＳＩを実現することができる。さらには、従来ダイナミックメモリで問題となっていた電源電圧変動にたいしても、図１１、１２に示したように、内部回路を例えば１.５Ｖのような低電圧で動作させることにより、外部電源電圧が大きく変化しても、安定に動作させることができる。
【００３２】
いままで述べてきた実施例においては、標準動作状態と情報保持動作状態の違いをＬＳＩチップ上に設けた検出手段により検出していたが、動作状態をチップ外部からコントロールしても構わない。図１９は情報保持状態への移行を外部からコントロールする、本発明の他の一実施例を示している。この中で、４ｂはチップ外部から入力される情報保持状態信号、１Ｂは図１のＬＳＩチップと同様、情報記憶機能あるいは情報処理機能を有するＬＳＩチップ、ＰＡＤ３は情報保持状態信号を受信するためのボンディングパッドをそれぞれ示している。図１のＬＳＩチップと異なる点は、チップ上に検出手段と情報保持状態信号の発生手段を設ける必要がないことである。このチップを図１のＬＳＩチップとは別に設計しても良いし、一つのチップを設計し、ボンディングの切り換えやアルミニウム配線のマスタスライスで分けてもかまわない。
【００３３】
図２０は図１９のＬＳＩチップを電池Ｂを電源として動作させる場合を示している。電池の電圧値は、その種類により１〜３.６Ｖなどの広範囲に分布する。したがって、情報保持状態への移行を電圧変化で検出する方法に比べて、システムが外部からコントロールできるほうが都合が良い。図２１は内部電源電圧ＶCLの電源電圧ＶCCに対する依存性を示している。この例では、標準電源電圧範囲を１〜３.６Ｖとし、１.５〜３.６ＶのときにはＶCL＝１.５Ｖ、１〜１.５ＶのときにはＶCL＝ＶCCとしている。こうすることにより、１〜３.６Ｖといった広い電源電圧範囲にわたって内部電源電圧の変化を小さく抑えることができ、動作速度や消費電流、動作余裕といった動作性能の電源電圧依存性がほとんどないＬＳＩを実現することができる。また、電源電圧を変化させることなく、必要に応じて情報保持状態へ移行させることができるため、システムの状態に応じて不必要な電力消費を抑え、電池で動作する電子機器の動作時間を長くすることができる。
【００３４】
図１や図１９に示した電池バックアップ回路をチップ上に取り込み、電源の切り換えをチップ上でおこなうようにしたＬＳＩの構成例を図２２に示す。この図で、１Ｃは図１のＬＳＩチップと同様、情報記憶機能あるいは情報処理機能を有するＬＳＩチップ、４０は電源切り換え回路、４１は電源降下検出回路、ＳL、ＳBは電源降下検出回路が発生する切り換え信号、ＳＷ40a、ＳＷ40bは切り換え信号ＳL、ＳBにより電源の切り換えを行うスイッチ、ＰＡＤ４は電池の電圧を印加するためのボンディングパッドをそれぞれ示している。このように、電源の切り換えをチップ上で行うことにより、システム（ボード）に電池バックアップ回路を実装する必要がなくなり、部品点数が削減でき、製造コストや実装密度を改善できる。また、ＬＳＩの特性に応じた電源切り換え回路を搭載できるため、ユーザは電源切り換え時に問題となる電源電圧の過渡変動を気にする必要がなくなり、使い易いチップを提供することができる。図２３は電源切り換え回路４０の具体的な構成例を示している。図において４２、４３は差動増幅回路、４４、４５はその出力Ｔ19、Ｔ20 は電源の切り換えを行うスイッチに相当するＰチャネルMOS-FET、４６は電源切り換え回路の出力である。以下、この回路の動作を説明する。差動増幅回路４２の非反転入力と反転入力にはそれぞれＶCCとＶBTに比例する電圧γＶCCとγＶBTを印加する。同様に、差動増幅回路４３の非反転入力と反転入力にはそれぞれＶBTとＶCCに比例する電圧γＶBTとγＶCCを印加する。ここでγは０≦γ≦１を満たす比例定数であるが、差動増幅回路の電圧ゲインと出力振幅を十分とれるような値にすることが望ましい。比例する電圧は抵抗分割により得ることができる。差動増幅回路４２、４３の出力４４、４５はＴ19、Ｔ20のゲートに印加される。はじめにＶCC＞ＶBTの場合を考える。このとき、出力４４には高電圧（ＶCC）が、出力４５には低い電圧（〜γＶCC−ＶT）が出力され、Ｔ19は非導通、Ｔ20は導通状態になる。したがってＶINTとしてＶCCが出力される。同様にＶCC＜ＶBTの場合、出力４４には低い電圧（〜γＶBT−ＶT）が、出力４５には高電圧（ＶBT）がそれぞれ出力され、Ｔ19は導通、Ｔ20は非導通状態になる。その結果、ＶINTとしてＶBTが出力される。この回路はＶCCかＶBTの一方が０Ｖの場合でも同様に動作するため、どちらか一方の電源しか供給しない場合にも、供給された電圧がそのまま内部回路の電源電圧として出力される。図２４はＶINTのＶCC依存性の一例をＶBT＝１.５Ｖの場合に対して示している。ＶCC＞１.５ＶのときにはＶINT＝ＶCC、ＶCC＜１.５ＶのときにはＶINT＝１.５Ｖが得られている。図に示されるように、ＶINTは連続的に変化しており、ＬＳＩの動作に悪影響を及ぼすようなキンクは発生していない。以上の実施例に示されるように、比較的簡単な回路で電源切り換え回路を構成できるため、これを一つのＬＳＩ上に搭載しても、チップ面積の増加は僅かである。ここでは、MOS-FETを用いて構成した例を示したが、他の、たとえばバイポーラトランジスタを用いても同様に実現することができる。
【００３５】
以上の実施例では、主たるＬＳＩ回路ブロックが１.５Ｖ以下で動作するＬＳＩチップの基本概念を説明してきた。以下では、主にダイナミックメモリを取り上げ、より詳細な実施例を説明する。一般に、他の論理ＬＳＩやスタティックメモリに比べて、ダイナミックメモリは低電圧動作が難しいとされてきた。その第一の理由は、蓄積電圧と蓄積容量の積できまる信号電荷量が低電圧化により減少し、信号対雑音比が低下するためである。そのために、パッケージや金属配線などに含まれる微量の放射性物質から放出されるアルファ線の照射により発生する雑音電荷や、メモリセルに流入する熱的や非熱的なリーク電流による雑音電荷に対する雑音余裕（マージン）の確保が難しいと考えられてきた。これらの問題点は次の二つの方法の何れかにより解決することができる。
【００３６】
（１）低い電源電圧（例えば１.５Ｖ）においても、従来と同程度のメモリセル蓄積信号電圧（例えば、低電圧＝０Ｖ、高電圧＝３Ｖ）が得られるような回路を用いる。この場合、メモリセルの蓄積容量は従来と同程度の値（例えば３０〜４０ｆＦ（フェムト・ファラッド））で良い。
【００３７】
（２）回路方式は従来のままとする代わり、メモリセルの蓄積容量を電源電圧にほぼ反比例して増大させる。例えば電源電圧＝１.５Ｖのときの、メモリセルの蓄積容量は６０〜８０ｆＦとする。
【００３８】
上記方法のうち、（１）については、ワード線とデータ線の他に、メモリセルのプレートを駆動することにより、データ線の振幅よりも大きな信号振幅をメモリセルに蓄積する方法が特願昭６３−１４８１０４や特願昭６３−２２２３１７に示されている。（２）については、蓄積容量を従来に比べて飛躍的に増大させる技術が特願昭６０−２６７１１３やシンポジウム オン ブイエルエスアイ テクノロジー、ダイジェスト オブ テクニカル ペーパーズ、第２９〜３０頁（１９８８）（１９８８ Symposium on ＶＬＳＩ Technology, Digest of Technical Papers, pp.２９−３０，１９８８）に述べられている。これらの技術を適用することによって、安定な動作に必要な蓄積信号電荷を確保することができる。低電圧動作のための第２の課題は高速動作と低消費電流を同時に実現することである。第３の課題は低電圧動作回路と高電圧動作回路の同一チップ上への集積を可能にする素子あるいは回路の実現である。第３の課題は、高電圧電源と低電圧電源の電圧値の比が２倍以上になると特に問題となってくる。一つのチップ上に高電圧用と低電圧用の二種類の素子を形成することにより第３の課題を解決する例が特願昭５６−５７１４３に示されている。この技術によれば、低電圧電源用と高電圧電源用のそれぞれに対して最適な素子で回路を構成できるが、ＬＳＩの製造工程が複雑になるという欠点がある。以下の実施例では、第２の課題を克服し、最小の電源電圧が１Ｖでも動作する手段、および製造工程を複雑にすることなく第３の課題を解決する方法について説明する。これらによりダイナミックメモリの動作電源電圧を１〜１.５Ｖ程度にまで低電圧化でき、ダイナミックメモリあるいはダイナミックメモリをその一部に含むＬＳＩチップの高集積化、高速化、低消費電力化を同時に実現できる。また、バッテリ動作あるいはバッテリバックアップ動作において要求される仕様を満たすことができる。
【００３９】
はじめに、第２の課題を克服する手段について説明する。なお、以下に相補形のMOS-FET（Complementary ＭＯＳ＝ＣＭＯＳ）を用いる例を示すが、同様の効果が得られれば、バイポーラトランジスタや接合型ＦＥＴ、あるいはシリコン以外の素子を用いても構わない。図２５(a)は、ＮチャネルMOS-FETゲート・ソース間電圧ＶGSとドレイン電流ＩDの関係を示している。この関係は、（ｉ）ＩDの平方根がＶGSにほぼ比例する平方根領域と、（ii）よりＶGSの小さな領域でＩDがＶGSの指数関数に比例するサブスレッショルド領域とに分けられる。図中ＶT1は、（ii）の領域を無視し、電流電圧特性を平方根で近似できるとしたときに、ドレイン電流が流れ始める、いわゆるゲートしきい値電圧である。また、ＶT0は回路動作上、ドレイン電流がほぼ零とみなせるゲートしきい値電圧の他の定義である。ゲート幅を１０ミクロンとしたとき、ＶGS＝ＶT0のときのドレイン電流は１０ｎＡ程度、ＶGS＝ＶT1のときのドレイン電流は１μＡ程度である。ＶT1とＶT0の差はおおよそ０.２Ｖである（ＶT1＞ＶT0）。実際のMOS-FETの電流駆動能力にはＶGS−ＶT1が関係し、待機状態での静的な電流にはＶT0が関係する。以下の例では、ＬＳＩの主たる回路に用いる素子のしきい値電圧をＶT1＝０.３Ｖ（したがってＶT0は約０.１Ｖ）となるように設定した。これにより、電源電圧の半分の電圧（例えば０.５Ｖ）でMOS-FETを導通させる必要のあるセンスアンプや差動増幅回路を動作させることができ、電源電圧＝１Ｖまで全ての回路を動作させることができる。また、これにより、チップ全体の待機電流を１０μＡ程度に抑えることができる。また、各種製造工程のばらつきにより、しきい値電圧が±０.１Ｖ程度ばらついても、電源電圧＝１Ｖでの回路動作を実現するとともに、チップ全体の待機電流を１００μＡ以下に抑えることができる。また電源電圧＝１Ｖでも十分な動作速度が得られるように、チャネル長＝０.３ミクロンとした。図２５(b)は、２つのＮチャネルMOS-FET（CaseＩ，CaseII）に対するゲートしきい値電圧ＶT1のチャネル長依存性を示している。ここに、CaseＩは従来のダイナミックメモリ(以下ＤＲＡＭと略す)で一般的な、基板バイアス電圧を印加する場合の条件、CaseIIは本発明で用いた、基板バイアス電圧を印加しない条件に対応した素子の特性を示している。CaseＩではＶBS＝−１Ｖのときに、CaseIIではＶBS＝０Ｖのときにゲートしきい値電圧ＶT1が０.３Ｖになるようにしている。CaseIIの素子には以下の３つの問題がある。
（１）チャネル長の変動に対するゲートしきい値電圧の変動が大きく、CaseＩに比べて制御性が劣るため短チャネル化が難しい。
（２）基板バイアス電圧はチップ上に設けられた基板バイアス電圧発生回路によりつくられるが、その電圧値は製造ばらつきによりばらつき、かつ動作する回路の個数により、その値が時間的に大きく変動する。ゲートしきい値電圧は基板バイアス電圧により大きく変調を受けるため、低電圧動作で要求されるようなゲートしきい値電圧の仕様を精度良く満たすことができない。
（３）電源投入時には基板バイアス電圧が０Ｖであるため、基板効果によりゲートしきい値電圧が０.３Ｖより低い値、例えば０Ｖになっている。と同時に、基板はほぼフローティング状態であるためＶCCとの容量結合により基板電圧が過渡的に上昇し、ゲートしきい値電圧はマイナスとなる。このため周辺回路のMOS-FETが導通状態になになるため、大きな過渡電流が流れる。本発明では、基板電圧をＶSS＝０Ｖに固定しているため、ゲートしきい値電圧の制御性に優れ、かつ電源投入時の過渡電流の小さなＬＳＩチップを提供することができる。さらには、回路動作中の基板電圧の変動をほとんど零にすることができるため、基板電圧からの容量結合雑音を大幅に減少させることができる。なお、しきい値電圧を精度良く設定する他の手段を用いれば、従来と同様に基板バイアス電圧を印加しても構わない。
【００４０】
図２６は、最小電源電圧１Ｖでも動作するダイナミックメモリの、主たる回路に用いた素子のゲート酸化膜厚ｔOX、電気的なチャネル長（実効チャネル長）Ｌeff、ゲートしきい値電圧ＶT1、ＶT0を示している。ここで、括弧内に示した値は、製造ばらつきなどによる変動の範囲を示している。
【００４１】
図２７は、本発明のダイナミックメモリチップの断面構造の一部を示している。従来のダイナミックメモリで基板にマイナスの電圧を印加していた理由は、以下の３つである。
（１）入力あるいは出力に外部からリンギングなどによるマイナスの電圧が印加された場合、少数キャリアである電子が基板に注入される。この電子は基板内を拡散して、その一部がメモリセルの電荷蓄積部に達し、リフレッシュ特性を悪化させる。この少数キャリアの基板への注入を防止する。
（２）基板にマイナスの電圧を印加することにより、ｎ-拡散層とｐ基板の間の接合容量を減少させ、負荷容量を減らす。これにより、回路の高速動作と低消費電力化を図る。
（３）基板にマイナスの電圧を印加することにより、チャネル下の空乏層が広がり、チャネル部のポテンシャルが基板電圧による変調を受けにくくなる。これにより、ゲートしきい値電圧が基板電圧の変動の影響を受けにくくなる。別の言い方をすると、ゲートしきい値電圧の基板効果係数が小さくなり、ダイナミックメモリの一部の回路の動作上、都合が良い。
【００４２】
これらのうち、（３）については、ＣＭＯＳ−ＬＳＩの二重ウェル構造化の傾向とともに、基板電圧を印加することの効果が薄らいできている。したがって、（１）と（２）を解決することが、重要となる。ＣＭＯＳ−ＬＳＩにおいて、複数の基板電圧の印加が可能となる基板構造が特開昭６２−１１９９５８に示されている。この構造と、本発明による低電圧ＬＳＩを組合せることにより、前述した目的を達成し、耐雑音性に優れ、高速、低消費電力の低電圧ＬＳＩを構成することができる。以下、本発明の基板構造の断面図を用いて、その実施例を説明する。図２７において、Ｐ形のシリコン基板の不純物濃度は約１×１０15cm+3である。この基板中に２回の異なる工程によって形成された２種類のＮウェル（Ｎ１，Ｎ２）、および１種類のＰウェルを形成する。各ウェルの不純物濃度は例えば、Ｎ２ウェルが１×１０16cm+3、Ｎ１ウェルとＰウェルが５×１０16cm+3程度であるが、素子の寸法に応じてこれらの値は変化させても構わない。図中、５０は能動領域間の電気的分離を行うための厚い酸化膜（膜厚は約５００ｎｍ）、５１は蓄積容量を形成するための第１のポリシリコン電極、５２はMOS-FETのゲート電極となる第２のポリシリコン電極、５３、５４はこれら厚い酸化膜やポリシリコン電極をマスクとして自己整合的に形成したＮ形の不純物拡散層（不純物濃度は約２×１０20cm+3）、５５、５６、５７はこれと同様に形成されたＰ形の不純物拡散層（不純物濃度は約２×１０20cm+3）をそれぞれ示している。Ｐ基板は拡散層５６により接地電位（ＶSS）に固定している。メモリセルの蓄積容量や選択トランジスタＴN3，ＴN4はＮ２ウェルにより基板と電気的に分離されたＰウェル中に形成する。Ｐウェルには拡散層５７により第２の基板電位ＶBP2を印加する。またＮ２ウェルには、それに電気的に接するＮ１ウェルと拡散層５４により第２のＮウェル電位ＶBN2を印加する。またＶBS＝０Ｖで動作させる周辺回路のＮチャネルMOS-FET ＴN1はＰ基板中に、ＰチャネルMOS-FET ＴP1はＮ１ウェル内に、それぞれ形成する。また、周辺回路のＮチャネルMOS-FET ＴN2はメモリセルアレーとは別の、Ｐ基板と電気的に分離されたＰウェル内に形成している。こうすることにより、入出力回路などマイナスの電圧や、Ｎウェルの電圧よりも高い電圧が外部から入力される可能性のある場合、そのオーバシュートあるいはアンダーシュート量に応じた、独立した基板電圧を印加することができる。このように、メモリセルアレーが形成されるＰウェルをＰ基板と電気的に分離することには、他に以下の効果がある。
（１）メモリセルアレーのＰウェルをマイナス電位にバイアスすることにより、データ線容量を低減し信号対雑音比を改善できる。
（２）メモリセルアレーを覆ったＮ２ウェルが基板中を拡散してくる少数キャリアのバリアーとなる。これにより、雑音電荷の蓄積容量部への収集を抑止でき、耐雑音性が改善される。
【００４３】
以上述べたように、図２７に示したような基板構造を用いることにより、メモリセルアレーの安定動作と、周辺回路の高速化と低消費電力化を同時に実現することができる。なお、以上の説明では、Ｐ基板を用いる場合について述べたが、Ｎ基板を用いても同様な効果を期待することができる。ただ、本発明が対象とするバッテリ動作やバッテリバックアップ動作においては、電源電圧が大きく変動する環境での使用を考慮しなければならない。Ｎ基板を用いた場合、Ｎ基板には系の最高電圧ＶCCが印加される。したがって、電源電圧が大きく変動した場合、Ｎ基板の電位も変動し、Ｎ基板との容量結合により回路各部に雑音を誘起する。これらの理由から、本発明の目的には図２７に示したＰ基板を用いる構造が適している。
【００４４】
図２８〜３０には、本発明によりさらに低電圧化することが可能な情報保持機能を有するＬＳＩ回路の例を示している。図２８は周辺回路の一例である。図中６０は電源電圧ＶCL1で動作する回路ブロック、６１は電源電圧ＶCL2で動作する回路ブロック、ＶBP1は回路ブロック６１のＮチャネルMOS-FETの基板バイアス電圧、ＶBN1は回路ブロック６１のＰチャンネルMOS-FETの基板バイアス電圧をそれぞれ示している。回路ブロック６０は情報保持時に動作させる必要のない部分で情報保持時にはＶCL1＝０Ｖとなる。回路ブロック６１は情報保持時にも動作させる必要がある部分でＶCL2の値は動作状態によらず一定である。電源電圧＝０.５Ｖ程度まで回路を動作させるためには、しきい値電圧ＶT1を０〜０.１Ｖ程度にする必要がある。このときには、回路が動作せず、ゲート・ソース間電圧が０ＶのときにもMOS-FETには１μＡ程度の電流が流れ、チップ全体では１０ｍＡという大きな電流値になる。情報保持時の消費電流を低減するためには、この静的な電流を低減することが必要である。一般に、情報保持時は標準動作時に比べて動作速度は遅くても良い。そこで、この例では基板電圧を制御することにより、情報保持時のMOS-FETのしきい値電圧を標準動作時に比べて導通しにくい方向（ＮチャネルMOS-FETのしきい値電圧は高く、ＰチャネルMOS-FETのしきい値電圧は低く）に変化させている。図２９はＮチャネルMOS-FETの基板電圧ＶBP1の発生回路の構成例、図３０はその動作タイミング図である。なお、ここでは便宜上ＶCL2＝１.５Ｖの場合について述べるが、先に述べたように、０.５〜１Ｖ程度の低い電源電圧のときに特に有効である。図２９において、６２はイーバータＩ2〜Ｉ3とＮＡＮＤゲートＧ3とにより構成したリング発振器、６３はダイオード接続された２つのMOS-FET Ｔ40、Ｔ41と容量ＣB1とにより構成したチャージパンプ回路、Ｔ42、Ｔ43はＮチャネルMOS-FETＴ44はＰチャネルMOS-FETをそれぞれ示している。標準動作時、すなわちＰＤが低電圧（“０”）のときには、リング発振器とチャージパンプ回路は動作しない。同時にMOS-FET Ｔ44が導通し、ノードＮ1が高電圧（“１”）であるためMOS-FET Ｔ42が導通してＶBP1は接地電位になる。一方、情報保持時、すなわちＰＤが高電圧（“１”）のときには、MOS-FET Ｔ43が導通し、ノードＮ1がＶBP1と同じ電位になるため、MOS-FET Ｔ42がカットオフする。同時に、リング発振器とチャージパンプ回路が動作し、ＶBP1にはマイナスの電圧が出力される。なお、メモリセルアレーには常に基板バイアス電圧を印加している。以上、述べたように、１Ｖ以下の低電圧電源で動作させる際、基板バイアス電圧を制御することにより、標準動作時には高速性を、情報保持時には低消費電力を実現することができる。なお、ここでは説明を省略したが、この発明はＶBN1を発生する回路にも同様に適用できる。
【００４５】
以下の説明では、先に述べた基板構造を用いた低電圧動作ダイナミックメモリの具体的な回路構成を説明する。図３１はダイナミックメモリの回路構成を示している。図中、ＭＡ１，ＭＡ２はメモリセルアレー、ＤＡ１はダミーセルアレー、Ｗ0〜Ｗmはワード線、Ｄ0，Ｄ0￣，Ｄn，Ｄn￣はデータ線、ＤＷ0，ＤＷ1はダミーワード線、ＸＤはワード線選択回路、ＤＷＤはダミーワード線選択回路、Ｔ52〜Ｔ55は左マットＭＡ１とセンスアンプの接続を制御する左マット選択トランジスタ、ＳＨＲＬはその選択信号、Ｔ56〜Ｔ59は右マットＭＡ２とセンスアンプの接続を制御する右マット選択トランジスタ、ＳＨＲＲはその選択信号、ＰＲ0〜ＰＲnは非選択時にデータ線の電圧を電位Ｐに設定するプリチャージ回路、φP￣はプリチャージ信号、ＳＡ0〜ＳＡnはデータ線上の微小信号電圧を増幅するセンスアンプ、ＣＳＮとＣＳＰはセンスアンプのコモンソース駆動信号、ＣＤはコモンソース駆動回路、ＹＧ0〜ＹＧnはデータ線とコモンＩ／Ｏ線の接続を行うＹゲート、ＹＤＥＣはＹアドレス選択回路、Ｙ0〜ＹnはＹ選択信号、ＤｉＢは入力データに応じてコモンＩ／Ｏ線を駆動するデータ入力バッファ、ＤｏＢはコモンＩ／Ｏ線の信号電流を増幅して出力するデータ出力バッファである。メモリセルの蓄積容量ＣS2の値は先にも述べたように６０〜８０ｆＦ程度、データ線容量の値は２５０〜３００ｆＦ程度である。これにより、データ線の振幅を１.５Ｖとしたときの読出し信号電圧は１５０ｍＶ程度になり、センスアンプの動作に十分な信号電圧を得ることができる。
【００４６】
図３２は電源電圧１.５Ｖのときのデータ読出し時のおける各部の電圧波形を示している。なお、以下の説明ではメモリセルからの読出し動作の場合で、かつワード線Ｗ0が選択された場合を考える。データ線のプリチャージ電圧、セル蓄積容量の対向電極（プレート）の電圧は電源電圧の半分の０.７５Ｖとしている。これにより、（１）データ線の充放電時やプリチャージ時に発生する容量結合雑音を最小に抑えるとともに、（２）蓄積容量を形成する絶縁膜に印加される電圧を最小に抑えて薄膜化することにより、蓄積容量の増大を実現している。メモリセルに高電圧（１.５Ｖ）を書き込むために、ワード線Ｗ0および左マット選択信号ＳＨＲＬには、２.２Ｖを印加し、トランジスタＴ50およびＴ52が非飽和領域で動作するようにしている。ＹゲートのMOS-FETが飽和領域で動作するよう、コモンＩ／Ｏ線は１.２Ｖになるようにしている。このような低い電源電圧でも動作するコモンＩ／Ｏ線の信号の増幅器としては特願昭６３−１４１７０３に述べられているような電流検出形のものが適している。この型の増幅器を用いれば、（１）コモンＩ／Ｏ線の電圧レベルを電源電圧近くまで大きくすることができ、かつ（２）コモンＩ／Ｏ線の信号振幅を小さく（例えば５０ｍＶ）できるので、Ｙ選択信号Ｙ0を印加して信号を読出す際の動作マージンを大きくすることができる。また、メモリへの書き込みは、従来と同様にＩ／Ｏ線をデータ入力バッファＤiＢで駆動することにより行なえる。情報保持時においては、情報を外部に読出す必要がないため、図中破線で示したように、Ｙ選択信号Ｙ0は低電圧（“０”）のままである。また、Ｙアドレス選択回路、データ入力バッファ、データ出力バッファなどの動作させる必要がない。さらに、センスアンプのコモンソース駆動回路の駆動能力を低下させ、データ線電圧の時間変化率を低下させている。これにより、情報保持時においてはデータ線の充放電に伴うピーク電流の値を低減する。このような制御を行うことにより、電池などのような内部インピーダンスが高い電源を使用しても、電源電圧の過渡的な低下によりＬＳＩが誤動作することを防止できる。以下には、このような低電圧ダイナミックメモリを実現するために重要な次の回路について説明する。
（１）１／２ ＶCL 発生回路。
（２）ワード線駆動回路。
（３）コモンソース駆動回路。
【００４７】
図３３（ａ）は１／２ＶCL発生回路の回路構成を示している。図中、Ｔ60，Ｔ62はＮチャネルMOS-FET、Ｔ61，Ｔ63はＰチャネルMOS-FET、Ｒ20，Ｒ21はバイアス電流を設定するための抵抗である。抵抗の値の比は、ノードＮ4およびノードＰの電圧がＶCL２のほぼ半分になるように選ぶ。容量ＣD1〜ＣD4は電源電圧が変動しても、それに追従するように設けられたスピードアップ・コンデンサである。これらの値の間にはＣD1≒ＣD2、ＣD3≒ＣD4が成り立っている。各トランジスタの基板とソースを接続し、基板バイアス効果によりしきい値電圧が高くならないようにしている。このときの各トランジスタのしきい値電圧ＶT1の絶対値は約０.３Ｖである。もし、基板をソースでなく系の最高電圧に接続すると、基板バイアス効果によりしきい値電圧ＶT1の絶対値は０.５Ｖよりも大きくなるため、電源電圧ＶCL2＝１Ｖでは動作しなくなる。このように、低電圧で動作する回路では基板電圧の与え方が最小電源電圧を規定する。図２７に示した基板構造を用いると基板とソースの接続が容易に行える。図３３(b)はＮチャネルMOS-FET Ｔ60，Ｔ62の断面構造図を示している。６５はＮ２ウェルの電位を与えるためのｎ-拡散層、６６はＰウェルの電位を与えるためのｐ-拡散層、６７，６８はＮチャネルMOS-FETのソースおよびドレインとなるｎ-拡散層である。外部配線によりMOS-FETの基板電圧を与えるｐ-拡散層６６をソースに接続している。Ｎ２ウェルには系の最高電圧、ここではＶCL2を印加する。この例に示されるように、MOS-FETを基板と電気的に分離されたＰウェル内に形成することができるため、しきい値電圧の基板効果の影響を受けない、低電圧動作に適した回路を構成することができる。なお、ここに示した例に限らず、差動増幅回路その他のソースを接地電位より高い電圧で動作させる回路には、同様に本実施例が適用できる。
【００４８】
図３４(a)はワード線駆動回路の回路構成、同図(b)にはその動作タイミングを示している。図中、Ｔ82はメモリセルトランジスタ、ＣS3は蓄積容量、Ｔ80，Ｔ81はＮチャネルMOS-FETである。この回路は一般に自己昇圧（セルフブースト）回路と呼ばれる。Ｓにはワード線選択回路の選択信号が入力される。この電圧レベルは選択時には高電圧（例えば１.５Ｖ）、非選択時には低電圧（０Ｖ）となる。したがって、ノードＮ7には選択時にはＶCL−ＶT0（ＶT0はＴ81のしきい値電圧）が、非選択時には０Ｖが印加される。選択信号が確定した後、Ｘにはメモリセルトランジスタを十分にオンできるように、電源電圧よりも高いパルス電圧（例えば２.２Ｖ）印加する。非選択時にはMOS-FET Ｔ80は導通しないが、選択時にはＴ80のゲート容量の結合により、ノードＮ7は高い電圧に昇圧（ブースト）される。ワード線に、Ｘに印加されるパルス電圧をそのまま出力するためには、ノードＮ7の電圧はＸに印加されるパルス電圧よりも、さらに高い電圧、例えば２.２＋ＶT1（ＶT1はＴ80のしきい値電圧）に昇圧（ブースト）される必要がある。MOS-FETの基板電位を接地電位にすると、基板効果によりしきい値電圧が上昇するため、特にＶCLが１.５Ｖ以下の低電圧電源ではワード線に所定の振幅が得ることが難しい。ここでは、MOS-FETのしきい値電圧を十分低い値とするために、基板電位を信号駆動側（この例では選択信号Ｓや、パルス電圧Ｘ）のドレインに接続した（ここで、便宜上、ドレインは信号駆動の印加される端子と定義した）。このMOS-FETの断面構造図と、その等価回路をそれぞれ図３５(a)および(b)に示す。素子の断面構造は図３３(b)に示したものと全く同じであるが、その結線が異なっている。Ｐウェルの電位がドレインの電位と一致しているため、図３５(b)の左に示すように、ドレインをコレクタおよびベースとし、ソースをエミッタとするバイポーラトランジスタが接続されたことと等価になる。実際には、コレクタとベースが接続されているためバイポーラトランジスタはダイオードとして動作し、図３５(b)の右に示すような等価回路で表現される。したがって、ドレインがソースの電圧よりも高いときには、基板電圧がソースに対して正にバイアスされたMOS-FETとダイオードＤLとが並列に接続され、逆にドレインがソースの電圧よりも低いときにはダイオードＤLは逆バイアスされてカットオフし、基板電圧が低電圧側のドレインに接続されたMOS-FETだけが動作する。したがって、後者の場合に比べて、前者の場合のほうのしきい値電圧が低くなり、MOS-FETは導通しやすくなる。と同時にドレインとソースの電圧差が０.７Ｖ以上のときにはダイオードが導通するため、前者の場合、さらに電流が流れ易くなる。したがって、図３４(b)において、ワード線を駆動するときのMOS-FET Ｔ80、Ｔ81のしきい値電圧を低い値にすることができ、低い電源電圧においても、駆動信号Ｘをワード線にそのまま出力することができる。このような非対称特性は、特に自己昇圧回路などに適用したときに効果が大きいが、その他の、例えばパスゲートや基板バイアス電圧発生回路のチャージパンプ回路に用いる整流回路などに適用しても、同様に低電圧電源での動作が改善される。
【００４９】
図３６(a)および(b)は、それぞれコモンソース駆動回路の構成の一実施例を示す図である。同図(a)において、Ｔ85、Ｔ86はコモンソースを駆動するＮチャネルMOS-FET、Ｇ5はＡＮＤゲートである。標準動作時には信号ＰＤ￣が高電圧（“１”）となり、コモンソース駆動信号φCSの入力に同期して、Ｔ85，Ｔ86が共に導通する。一方、情報保持時にはＰＤ￣が低電圧（“０”）となり、φCSの入力に対してＴ85のみが導通する。したがって、Ｔ85とＴ86のコンダクタンスを適当に選択することにより、標準動作時には動作速度を優先し、情報保持時には動作速度を犠牲にする代わりにピーク電流を低減することができる。図３６(b)において、Ｔ90はコモンソースを駆動するＮチャネルMOS-FET、Ｔ91、Ｔ93、Ｔ94はＮチャネルMOS-FET、Ｔ92はＰチャネルMOS-FET、Ｇ6はＮＡＮＤゲート、Ｇ7はＡＮＤゲート、Ｒ25はＴ94にバイアス電流を供給するための抵抗をそれぞれ示している。標準動作時には信号ＰＤが低電圧（“０”）となりＴ93がカットオフする。φCSの入力に同期して、ノードＮ8の電圧はＶCLになりＴ90を駆動する。情報保持時には信号ＰＤが高電圧（“１”）となりＴ92がカットオフする。φCSの入力に同期してＴ93が導通し、ノードＮ8の電圧はＴ94のゲート電圧に一致する。このとき、Ｔ90とＴ94とにより電流ミラー回路を構成するため、コモンソースの駆動電流は（ＶCL−ＶT1）／Ｒ25に比例する値になる。ここでは比例係数はＴ90とＴ94のチャネルコンダクタンスの比で決まる。このような駆動回路を用いることにより、情報保持時には、一定の制御された電流で駆動されるため、電池の内部インピーダンスに起因する電源電圧の過渡的な低下を招くことなく、安定な動作を実現することができる。なお、ここに示した電流ミラー回路以外にも、情報保持時に駆動電流を制御できれば、他の手段を用いても構わない。
【００５０】
以上の実施例で述べたような基板構造、素子の定数、回路構成により、最小の電源電圧＝１Ｖでの動作を保証するダイナミックメモリを実現することができる。また、図３１に示したＩ／Ｏ線およびＹゲートの回路構成の他に、読出し時と書き込み時に対して別々にコモンＩ／Ｏ線を設けることにより、読出し時と書き込み時の動作マージンをさらに向上させる方法が特開昭６１−１４２５９４や特開昭６１−１７０９９２に記述されている。この方法を適用することにより、１Ｖ程度の低い電源電圧でも、素子ばらつきの影響を受けずに安定に動作するメモリ回路を実現することができる。
【００５１】
以上、１.５Ｖ以下の低い内部電源電圧で動作する主たるＬＳＩ回路ブロックの構成例をメモリを例にとって説明してきた。図１に示すようなＬＳＩチップを実現するためには、これ以外に、高い外部電源電圧（例えば３〜５Ｖ）で動作する回路の実現が必須である。このような回路には少なくとも以下のものがある。（１）基準電圧発生回路、（２）電圧変換（降下）回路、（３）入力回路、（４）出力回路。
【００５２】
図２６に示したように、１.５Ｖ以下の低い内部電源電圧で動作する主たるＬＳＩ回路ブロックには、動作速度を確保する目的で、最先端の加工技術（たとえばゲート長０.３ミクロン以下に相当）による素子を使用する。こうした微細な素子では、ゲート耐圧やドレイン耐圧が低下し、高い外部電源電圧（例えば３〜５Ｖ）での動作が困難になる。これに関しては、たとえばアイ・イー・ディ・エム・テクニカル・ダイジェスト、第３８６頁〜第３８９頁（１９８８）、（ＩＥＤＭ Technical Digest, pp.３８６−３８９，１９８８）に記述されている。長期間にわたる信頼性を考慮すると、１０ｎｍのゲート酸化膜に印加可能な電圧は約４Ｖである。したがって、ゲート酸化膜に印加できる。最大電界強度Ｅmaxは４ＭＶ／cm程度の値になる。近似的にはＥmaxの値はゲート酸化膜厚に依存せず、ほぼ変化しないと考えて良い（実際には、ゲート酸化膜を薄くすると、多少大きくなる傾向にある）。この値を図２６に示した素子（ゲート酸化膜厚ｔox＝６.５ｎｍ）に適用すると、ゲートに印加可能な最大電圧は２.７Ｖとなる。したがって、この素子を高い外部電源電圧（例えば３〜５Ｖ）で動作させることができない。これを解決する手段には、以下の２つが考えられる。
（１）先の説明で触れたように、内部電源電圧で使用する素子の他に、外部電源電圧での動作する、より厚いゲート酸化膜を有する素子を同一チップ上に集積する。
（２）内部電源電圧で使用する素子のみにより構成する。このとき、外部電源電圧が直接、素子に印加されないよう回路的な工夫を施す。
【００５３】
（１）の方法は特願昭５６−５７１４３に記載されている。しかし、この方法ではＬＳＩの製造工程が複雑になるため、製造コストが上昇する。また素子形成上、最も重要なゲート酸化膜形成時に多くの工程が挿入されるため、不純物や欠陥を導入する確率が高くなり、素子の信頼性を低下させるという問題がある。以下には、（２）の方法により、高い外部電源電圧で動作する回路を実現する例を述べる。なお、以下の例では相補形のMOS-FET（ＣＭＯＳ）を用いた例について説明するが、その他の、例えばバイポーラトランジスタや接合形トランジスタを用いても、あるいはこれらとMOS-FETを複合して用いる場合、さらには、シリコン以外のガリウム砒素などの半導体材料を用いる場合についても同様に適用できる。
【００５４】
図３７(a)は本発明によるインバータ回路の構成例を示している。図中、Ｔ100，Ｔ102はＮチャネルMOS-FET、Ｔ101、Ｔ103はＰチャネルMOS-FET、in１、in２はそれぞれ第１、第２の同相入力端子、out１、out２はそれぞれ第１、第２の同相出力端子、Outは第３の出力端子、Ｖn、ＶpはそれぞれＮチャネルおよびＰチャネルMOS-FET用のバイアス電源電圧を示している。ＶnおよびＶpは、例えば図３７(b)に示すような外部電源電圧依存性を有する。この例では、ＶCC≧２ＶのときにＶn＝２Ｖ、Ｖp＝ＶCC−２Ｖとなる。これにより出力端子out１の電圧は最大でもＶn−ＶTNとなるため、トランジスタＴ100のゲート酸化膜に印加される最大電圧はＶn−ＶTNに制限される。同様に、トランジスタＴ101のゲート酸化膜に印加される最大電圧はＶCC−Ｖp−｜ＶTP｜に制限される。ここに、ＶTNはＴ102、ＶTPはＴ103のゲートしきい値電圧である。２つの出力端子out１、out２の信号レベルはそれぞれ０〜Ｖn−ＶTN、ＶCC−Ｖp−｜ＶTP｜〜ＶCCとなり、これらが次のインバータの入力in１，in２をそれぞれ駆動する。また、第３の出力Ｏutには０〜ＶCC、すなわちフル振幅を出力することができる。
【００５５】
このインバータによりインバータ列を構成したときの、各ノードの電圧および各トランジスタのゲート酸化膜に印加される最大電圧は図３８(b)に示したようになる。この回路構成により、例えばＶn＝Ｖp＝１／２ＶCCのときには、どのトランジスタにおいても、ゲート酸化膜に印加される最大電圧は１／２ＶCCに、また同時にドレイン／ソース間に印加される最大電圧は１／２ＶCC＋ＶTN、あるいは１／２ＶCC＋｜ＶTP｜に制限される。実際には、インバータの動作マージンを確保する観点から、電源電圧の低いところではＶnおよびＶCC−Ｖpは一定にするのが好ましい。また、スイッチング時の出力電圧の過渡的な変化に対してもドレイン／ソース間に大きな電圧が印加されぬよう、Ｔ102およびＴ103のチャネルコンダクタンスはそれぞれＴ100およびＴ101のチャネルコンダクタンスよりも大きくすることが望ましい。
【００５６】
以上説明したように、この構成により素子の最大電圧の２倍程度の電源電圧まで、素子特性を劣化させずに動作する回路を実現することができる。なお、図３７(a)に示した例では、ＮチャネルMOS-FETの基板電位は系の最低電圧、すなわち、ＶSSに、ＰチャネルMOS-FETの基板電位は系の最高電圧、すなわちＶCCに接続しているが、先に述べた基板構造を用い各トランジスタの基板をソースに接続すれば、基板効果によるしきい値電圧の変動を抑制することができ、より低い電源電圧でも動作する回路を実現することができる。したがって、本発明を適用すれば、６.５ｎｍ程度の薄い酸化膜を用いたMOS-FETのみでも電源電圧＝５Ｖでも安定に動作するＬＳＩを提供することができる。
【００５７】
図３９（ａ）に示したのは、基板とソースを接続し低電源電圧で動作特性を改善したインバータを複数段接続したインバータ列（インバータ・チェイン）の構成例である。従来のＣＭＯＳインバータ列と同様、インバータ間にレベル変換回路を置くことなく、そのまま接続することが可能である。これにより、例えば出力バッファなどのように大きな負荷駆動能力を必要とするドライバ回路を構成することができる。段数ｎを偶数であるとすると、その入力および出力波形は図３９(b)に示すようになる。この例ではＶCC＝４Ｖ、Ｖn＝２Ｖ、Ｖp＝２Ｖとしている。この回路では、次段のインバータを駆動する出力信号の振幅が、電源電圧によらずほぼ一定（１.７Ｖ）である。このため、次段のインバータのゲート容量を充放電するMOS-FETの駆動能力が電源電圧に依存しなくなり、入力から出力までの遅延時間（ｔ1−ｔ0）が、電源電圧によらずほぼ一定となる。したがって、例えばメモリＬＳＩのアクセス時間は１.５〜５Ｖという広い電源電圧範囲でもほとんど変化しないため、システムを構成する上で、好都合なＬＳＩチップを提供することができる。
【００５８】
図４０(a)、(b)は図３７(b)に示したバイアス電圧Ｖn、Ｖpの発生回路の構成例である。図中、チャネル部を太線で示したＴ114〜Ｔ117は高いしきい値電圧を有するＮチャネルMOS-FET、Ｔ112、Ｔ113はバイアス電流を供給するMOS-FET、７２はＴ112とＴ113のゲート電圧を発生し最適なバイアス電流を設定するためのバイアス発生回路、ＣN1、ＣP1はデカップル容量である。バイアス電流の値は抵抗Ｒ30およびＴ113とＴ112のチャネルコンダクタンスの比とにより設定する。高いしきい値電圧を有するＮチャネルMOS-FETは、ゲート酸化膜を形成した後、レジストをマスクとしてイオン注入によりＰ形不純物を導入する等の手段により形成する。この例では、しきい値電圧の値を１Ｖにしている。また、先に示した基板構造を用い、かつ基板をソースに接続することにより、しきい値電圧の基板効果による変動をなくし、設定精度を上げている。また、MOS-FET Ｔ112、Ｔ113は電流源として動作する。この構成により、電源電圧ＶCCが２Ｖ以上のときには、Ｖnの値は高いしきい値電圧のおよそ２倍の値（約２Ｖ）となり、ＶCCが２Ｖ以下のときには電源電圧ＶCCにほぼ等しくなる。同様に、電源電圧ＶCCが２Ｖ以上のときには、Ｖpの値はおよそＶCC−２Ｖとなり、ＶCCが２Ｖ以下のときにはほぼ０Ｖになる。
【００５９】
図４０(b)はバイアス電圧発生回路の他の構成例である。ここには、Ｖn発生回路のみを示しているが、Ｖp発生回路も同様に構成できる。図中、Ｔ123は高いしきい値電圧を有するＮチャネルMOS-FET、Ｔ121はバイアス電流を供給するＰチャネルMOS-FET、Ｔ120とＲ31はＴ121のゲート電圧を発生し最適なバイアス電流を設定するためのバイアス発生回路、ＣN1はデカップル容量、Ｒ32、Ｒ33は抵抗である。Ｔ123のしきい値電圧の値をＶTEとすると、Ｖnの値はＶTE×（Ｒ32＋Ｒ33）／Ｒ33となる。したがって、Ｒ32とＲ33の比を変えることでＶnの値をＶTE以上の任意の値に設定することができる。これらにより、図３７(b)の特性を有するバイアス電圧を発生することができる。なお、この例に示した抵抗にはMOS-FETのチャネル、不純物拡散層、ポリシリコンなどの配線層などのいずれを用いても構わない。
【００６０】
さて、通常のＬＳＩでは、最終製造工程の後に、通常動作で用いられる電圧より高い電圧を故意に回路内の各トランジスタに印加し、ゲート酸化膜不良などでもともと故障の発生しやすいトランジスタを初期に見つけるエージングテストを実施し、信頼性を保証している。図４１(a)はこのエージングテストに適したバイアス電圧Ｖn、Ｖpの与え方の一実施例を示す図である。この例では、ＶnとＶpの大小関係の逆転するところよりも高い電源電圧（この例では４Ｖ）では、Ｖn＝Ｖp＝１／２ ＶCCとしている。こうすることにより、エージングテスト時には、電源電圧に比例してＶnやＶpが増加するようにしている。また、その値を電源電圧の半分にすることにより、例えば図３８(a)に示す各トランジスタ間で最大電圧がほぼ等しくなるようにして、ストレスが一部のトランジスタに集中するのを防止している。
【００６１】
図４１(b)はバイアス電圧Ｖn、Ｖpを発生する回路の構成の一実施例を示している。図中、７２は２つのノードＮ9とＮ10の電圧を比較し、その最大値を出力する最大値出力回路、Ｔ140、Ｔ141は高いしきい値電圧を有するＮチャネルMOS-FET、Ｒ36はMOS-FETにバイアス電流を供給するための抵抗、Ｒ38とＲ39は電源電圧を分圧して１／２ＶCCを得るためのものであり、Ｒ36≒Ｒ39である。また、最大値出力回路は差動増幅回路Ａ10とＡ11、ＰチャネルMOS-FET Ｔ142、Ｔ143、ノードＮ11の接地側へのインピーダンスが無限大となるのを防ぐために設けられた抵抗Ｒ37とにより構成している。最大値出力回路の動作は、例えば、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第２３巻、第５号、第１１２８〜１１３２頁（１９８８）（ＩＥＥＥ Jounal of Solid-State Circuits, Vol.２３, No.５，pp.１１２８−１１３２，October １９８８）に述べられている。ノードＮ9には電源電圧によらずほぼ一定の電圧（この例では２Ｖ）が入力される。一方、ノードＮ10には電源電圧の半分の値が入力される。したがって、電源電圧が４Ｖ以下のときには、これら２つの電圧の最大値である２ＶがノードＮ11に出力され、電源電圧が４Ｖ以上のときには、１／２ＶCCが出力される。バイアス電圧Ｖpの発生回路も同様に構成することができる。なお、この例ではノードＮ9の電圧値として２Ｖの場合を考えたが、ゲート酸化膜の最大印加可能電圧に合わせて、適当な値に設定して良い。
【００６２】
特願昭６３−１２５７４２には、MOS-FETのしきい値電圧の差を利用した定電圧発生回路が示されている。図４２はこれを改良し、ゲート酸化膜に印加可能な電圧より高い外部電源電圧でも動作するようにした定電圧発生回路の構成例を示している。図中７５は、この目的のために新たに挿入した部分であり、Ｔ151はＮチャネルMOS-FET、Ｔ152はＰチャネルMOS-FETである。これにより、先に説明したインバータと同様、回路中のどのトランジスタにおいても、その最大印加電圧を外部電源電圧の半分程度に低下させることができる。この回路で発生する定電圧の値は特願昭６３−１２５７４２において説明されている通り、２つのＮチャネルMOS-FET Ｔ149とＴ150のしきい値電圧の差ＶT1（Ｔ149）−ＶT1（Ｔ150）になる。Ｔ149は図４０に示したのと同様、高いしきい値電圧を有するトランジスタである。この例では、ＶT1（Ｔ149）＝１.０５Ｖ、ＶT1（Ｔ150）＝０.３Ｖとして、出力電圧Ｖref＝０.７５Ｖを得ている。
【００６３】
図４３は、本発明による差動増幅回路の構成例を示している。同図において、Ｔ161とＴ162は差動信号を入力する２つのＮチャネルMOS-FET、Ｔ160は差動増幅回路にバイアス電流を供給するためのＮチャネルMOS-FET、Ｂ1はそのバイアス電流を設定するための信号、Ｔ163とＴ164はカレントミラー型の負荷を構成する２つのＰチャネルMOS-FETである。通常の差動増幅回路では、ノードＮ13とＮ15、ノードＮ14と出力ｏｕｔ２を接続するが、ここでは図中７６、７７で示した回路ブロックを付加し、ゲート酸化膜に印加可能な電圧より高い外部電源電圧でも動作するようにしている。
【００６４】
図４３(a)では、７６を２つのＮチャネルMOS-FET Ｔ165とＴ166、およびＰチャネルMOS-FET Ｔ167とにより構成している。これにより、トランジスタ Ｔ161とＴ162のドレイン（Ｎ13、Ｎ14）に印加される電圧を最大でも Ｖn−ＶTN1に、トランジスタ Ｔ164のドレイン（ｏｕｔ２）に印加される電圧を最小でも Ｖp＋｜ＶTP1｜に制限する。ここに、ＶTN1およびＶTP1はそれぞれ、ＮチャネルおよびＰチャネルMOS-FETのしきい値電圧を表している。なお、ＶnやＶpとしては、先の実施例と同様、図３７(b)や図４１(a)に示した電源電圧依存性を有するバイアス電圧をそのまま用いることができる。さて、図４３(a)に示した差動増幅回路が小信号増幅回路として動作する場合、すなわち２つの入力レベルに大きな差がなく、トランジスタ Ｔ161とＴ162が共に飽和領域で動作する場合には、ノード１４の電圧値はほぼＶn−ＶTN1となる。したがって、図４３(b)に示すようにトランジスタ Ｔ167を省略してもトランジスタ Ｔ164のゲートとドレイン間に大きな電圧差が生じない。小信号増幅回路としてのみ用いる場合には、構成が簡単な図４３(b)の回路方式が適している。これらの差動増幅回路の出力out２の信号レベルは図３７(a)に示したインバータの出力out２の信号レベルと等しく、差動増幅回路の出力でインバータの入力in２を直接駆動できるため、これらを組合せて回路を構成するのに都合が良い。以上の差動増幅回路の構成例では、入力Ｉｎ（＋）、Ｉｎ（−）の電圧レベルがＶn−ＶTN1以下のとき、大きな電圧ゲインが得られるという特性がある。これとは逆に、Ｖp＋｜ＶTP1｜より高い入力電圧レベルで動作させるときには、差動増幅回路を構成するＮチャネルのMOS-FETをＰチャネルに、ＰチャネルのMOS-FETをＮチャネルに、それぞれ置き換えて、低い電圧レベル（図３７(a)に示したインバータの出力out１の信号レベル）の出力を得るような構成にすれば良い。このときにも、先の構成の場合と同様な効果が得られる。次に、この差動増幅回路をＬＳＩチップの回路に適用した例を述べる。
【００６５】
図４４〜４６は、内部電源電圧ＶCLの基準となるＶL（基準電圧）発生回路に本発明を適用した例を示している。図４４において、８０は図１の９に相当するＶL（基準電圧）発生回路、Ａ15は差動増幅回路、Ｒ50、Ｒ51は、その増幅率を設定するための抵抗である。また、ＶL発生回路は、図４２において説明した定電圧（Ｖref）発生回路８１、エージングテストのときに標準動作時の電圧よりも高い電圧を発生するためのエージング用電圧（ＶA）発生回路８２、ＶrefとＶAを比較し、大きい方の電圧を出力する最大値出力回路８３、スイッチ８４、から構成される。情報保持時においては、エージングテストの電圧特性は必要ないため、最大値出力回路を非動作状態にするとともに、スイッチを閉じてＶrefを直接出力している。さて、この例では、Ｖref＝０.７５Ｖ、ＶA＝１／５ＶCCとし、電源電圧が３.７５Ｖ以上のときにエージングテストの状態になるようにしている。すなわち、電源電圧が３.７５Ｖ以下のときにはＶL＝０.７５Ｖ、３.７５Ｖ以上のときにはＶL＝１／５ＶCCが出力される。またＲ50＝Ｒ51として増幅率を２に設定し、電源電圧が３.７５Ｖ以下のときにはＶCL＝１.５Ｖ、３.７５Ｖ以上のときにはＶL＝２／５Ｖccが内部電源電圧として回路に印加されるようにしている。
【００６６】
各電圧の外部電源電圧ＶCC依存性を図４５に示す。これにより内部回路の電源電圧として、標準動作状態（例えば電源電圧が３〜３.６Ｖ）では１.５Ｖ、エージングテスト状態（例えば電源電圧が５.３Ｖ）では２.１Ｖが得られる。図４６はＶL（基準電圧）発生回路の、より詳細な構成例を示している。同図において９０は最大値出力回路、Ｔ179はスイッチとして動作するＮチャネルMOS-FETである。最大値出力回路は２つの作動増幅回路９０ａおよび９０ｂ、それぞれの差動増幅器の出力により駆動されるＰチャネルMOS-FET Ｔ177とＴ178、Ｔ177とＴ178のゲート酸化膜に印加される電圧を緩和するためのＰチャネルMOS-FET Ｔ177、出力端Ｎ22の対接地インピーダンスを低くするためのＮチャネルMOS-FET Ｔ175とから構成される。ここで、２つの差動増幅器９０ａおよび９０ｂは図４３(a)に示したものと同じである。また最大値出力回路の構成も図４１(b)に示したものと基本的には同じである。この構成により、ゲート酸化膜の最大印加可能電圧よりも大きな電源電圧で動作する最大値出力回路を得ることができる。なお、情報保持状態ではトランジスタＴ179を導通させＶrefをそのままＶLとして出力している。また最大値出力回路を非動作とすることにより消費電流を低減している。
【００６７】
図４７は、図１において述べたリミッタ・エネーブル信号（ＬＭ）発生回路の構成を示している。同図において、Ａ12とＡ13は図４３(a)に示したものと同じ構成のシングルエンド型の差動増幅回路、９５は差動増幅回路の２つの出力を入力とし、電源電圧差に等しい大きな信号を出力するダブルエンド型の差動増幅回路を示している。ダブルエンド型の差動増幅回路は、２つの入力でそれぞれ駆動されるＰチャネルMOS-FET Ｔ180とＴ181、そのゲート酸化膜に印加される電圧を緩和するためのＰチャネルMOS-FET Ｔ184とＴ185、交叉結合させた２つのＮチャネルMOS-FET Ｔ182とＴ183、そのゲート酸化膜に印加される電圧を緩和するためのＮチャネルMOS-FET Ｔ186とＴ187、出力の反転する速度を加速するために設けたスピードアップ容量ＣC1とＣC2とにより構成している。この中で、スピードアップ容量は回路の応答速度を決めるものであり、用途に応じて省略しても基本的な動作が損なわれることはない。
【００６８】
以下、図４８に示した動作タイミング図を用いて、その動作を説明する。なお以下の説明では、標準動作状態での内部電源電圧ＶCLが１.５Ｖの場合（ＶL＝０.７５Ｖ）を考える。図に示すように外部電源電圧ＶCCが４Ｖから１Ｖに低下するとすると、ＶCCの半分の電圧が０.７５Ｖを交叉する時刻ｔ0において差動増幅回路Ａ12およびＡ13の出力（ノードＮ25およびＮ26）の電圧が反転する。これにより、トランジスタＴ180 はカットオフ状態、Ｔ181 はオン状態に移行し、ノードＮ28 の電圧がＶCC まで上昇する。これに同期してノードＮ30 の電位がＶn−ＶTN1（ＶTN1はＴ187のしきい値電圧）まで上昇し、ノードＮ29 さらにはノードＮ27 の電位を接地電位に引き落す。これにより、ダブルエンド型の差動増幅回路の出力Ｎ27 およびＮ28 の電圧は反転し、それぞれ０ＶおよびＶCC＝１Ｖになる。図４８は、動作を模式的に示したものであるが、実際には、これら一連の動作は、電源電圧の変化に比べて十分短い時間に行なわれる。そのため、電源電圧の変化が回路動作に悪影響を及ぼすことはない。また、チップ内の電源配線に意識的に容量を設けることにより電源電圧の変化をコントロールし、回路動作への影響をより低く抑えることができる。以上は外部電源電圧を降下させる場合について述べたが、逆に、外部電源電圧を上昇させる場合にも同様に動作する。
【００６９】
さて、本発明によるＬＳＩチップを他のＬＳＩや半導体素子とともに用いてシステムを構成する場合、それらの間でやりとりする信号の入出力レベルの整合をとる必要がある。単一電源（一般的には５Ｖ）で動作するＬＳＩにおける標準的な入出力レベルとしてものは、以下の２つがある。（ａ）ＴＴＬレベル、（ｂ）ＣＭＯＳレベル。
【００７０】
このうち、ＴＴＬレベルでは、高電圧（“１”）出力（ＶOH）の値は２.４Ｖ以上でなければならない。したがって、電源電圧が２.４Ｖ以下で使用する際には、ＣＭＯＳレベルをもちいるか、新たに入出力レベルの規格を設ける必要がある。従来のＬＳＩやＴＴＬ論理回路などと共にシステムを構成する場合、前述した入出力レベルとの互換性をとることが重要な要素になる。互換性をとることによりレベル変換回路が不要となり、部品点数が減少してシステムのコスト低減につながる。また、耐雑音性や速度などの回路性能が向上し、最大のパフォーマンスを発揮することができる。そこで、以下では、従来の入出力レベルとの互換性を保った入出力回路構成を備えた本発明の実施例を説明する。本発明によれば、１つのチップを用いて、設計変更を行わずに以下の３つの製品仕様を実現できる。
（１）標準動作時（例えば電源電圧ＶCCが４.５〜５.５Ｖあるいは３〜３.６Ｖなど）ではＴＴＬレベルで入出力を行う。必要に応じてＶCC の低下（例えば電源電圧ＶCC が１.０〜２.５Ｖ）などをチップ内で検出して情報保持（バッテリバックアップ）を行う。
（２）電源電圧ＶCC が、例えば１.０〜５.５Ｖで動作し、入出力はＣＭＯＳレベルで行う。必要に応じてＶCCの低下（例えば電源電圧ＶCCが１.０〜２.５Ｖ）などをチップ内で検出するか、外部からの制御信号などにより情報保持（バッテイバックアップ）を行う。
（３）電源電圧ＶCC が、例えば１.０〜５.５Ｖで動作し、電源電圧の値によってチップが自動的に入出力レベルを切り換える。例えば、電源電圧ＶCCが２.５〜５.５ＶのときはＴＴＬレベル、電源電圧が１.０〜２.５ＶのときはＣＭＯＳレベルで入出力を行う。
【００７１】
図４９(a)は、１つのチップを用いて、配線やボンディングによる切り換えを行ない、上記（１）と（２）の２つの製品を実現する例を、図４９(b)は、電源電圧の値の変化を自動的に検知し、入出力レベルを切り換える製品の実現例をそれぞれ示している。図４９(a)において、１はＬＳＩチップ、５は内部電源電圧（例えば１.５Ｖ）動作するＬＳＩ回路ブロック、ＰＡＤTはＴＴＬレベル用の入出力パッド、ＰＡＤCはＣＭＯＳレベル用の入出力パッド、ＩＢ1およびＯＢ1はＴＴＬレベル用の入力バッファと出力バッファ、ＩＢ2およびＯＢ2はＣＭＯＳレベル用の入力バッファと出力バッファ、ＳＷ1は２つの入力バッファの出力のいずれかを低電圧動作ＬＳＩ回路ブロックに入力するかを選択するためのスイッチ、ＳＷ0は低電圧動作ＬＳＩ回路ブロックの出力を２つの出力バッファのいずれに入力するかを選択するためのスイッチをそれぞれ示している。この切り換えを実際のＬＳＩにおいて行なう方法としては、アルミニウムなどの配線によるマスタスライスがある。これはアルミニウムなどの配線層を形成する際に、配線パターンの転写を行なうためのマスクを上記スイッチに対応して２通り用意し、製品に応じてマスクを使い分けるという方法である。さらに、入出力レベルに対応した２種類のボンディングパッドをＬＳＩ上に設けておいて、その内の一方にボンディングすることにより、２つの製品を作り分けることができる。また、一つのボンディングパッドを設けておいて、アルミニウムなどの配線によるマスタスライスにより入出力バッファとの接続を切り換えても良い。
【００７２】
図４９(b)はそれぞれ１つの入／出力バッファの入出力レベルを切り換える方法を示している。同図中、ＰＡＤXは入出力パッド、ＩＢ3およびＯＢ3は入力バッファと出力バッファ、９６は電源電圧に応じて各バッファの入出力レベルを制御する入出力レベル設定回路をそれぞれ示している。これについては、より具体的な構成例を後で説明する。以上の構成により、先に述べた３つの製品仕様を１つのチップにより実現することができ、製品のコストの面からも、また、ユーザの使い勝手の面からも都合が良い。 なお、以上の例では入出力の同一の端子から行なう、いわゆるＩ／Ｏコモン方式の例を述べたが、この他にも、入力のみの場合にも、また出力のみの場合にも、本発明が同様に適用できる。以下、出力バッファ、入力バッファ、入力保護回路のそれぞれの具体的な構成例を説明する。なお、以下の実施例では、内部回路に用いる薄い（例えば６.５ｎｍ）ゲート酸化膜を有するMOS-FETにより回路を構成する場合を説明するが、１つのＬＳＩチップ中に動作電圧に応じた２種類のゲート酸化膜を有するMOS-FETを用いる場合についても、本発明は同様に適用できる。
【００７３】
出力バッファを構成する際には、内部の低い信号振幅（例えば１.５Ｖ）から外部の高い信号振幅（例えばＴＴＬレベルの２.４Ｖ、電源電圧が５ＶのときのＣＭＯＳレベルである５Ｖ）へと振幅を変換する必要がある。はじめに、ＣＭＯＳレベルの出力信号を得る回路構成の例を説明する。図５０(a)は、内部回路の低い信号振幅in１を入力とし、高い信号振幅Ｏutを出力する振幅変換回路の構成例を示している。図の中で、９８は図３７(a)に示したインバータ回路、Ｎ31およびＮ32はそれぞれ図３７(a)のin２とin１に対応する２つの入力、Ｏutはインバータの出力、Ｔ190はＮ32を駆動するＮチャネルMOS-FET、Ｔ191はノードＮ32の最大電圧を制限してＴ190のゲート酸化膜に印加される電圧を緩和するＮチャネルMOS-FET、Ｔ192は同様にノードＮ31の最小電圧を制限するＰチャネルMOS-FET、Ｒ65 は抵抗をそれぞれ示している。この中で、トランジスタＴ190 と抵抗Ｒ65 にて抵抗負荷のインバータ回路を構成している。抵抗負荷とすることにより、低電圧側の１つの入力から、低電圧側と高電圧側の２つの出力を得ることができる。
【００７４】
次に、図５０(b)を用いて、この回路の動作を説明する。なお以下の例では、電源電圧が５Ｖ、バイアス電圧Ｖn およびＶpがともに２.５Ｖの場合を考えている。入力in１が０Ｖのとき、トランジスタＴ190はカットオフし、ノードＮ31は抵抗Ｒ65 により電源電圧５Ｖに引き上げられている。またノードＮ32はＶn（２.５Ｖ）からトランジスタＴ191のしきい値電圧（例えば０.５Ｖ）分だけ低下した値（２Ｖ）になっている。したがって、インバータ９８の出力Ｏutの電圧は０Ｖである。時間ｔ0において入力in１が０Ｖから１.５Ｖに立ち上がると、トランジスタＴ190 は導通し、ノードＮ31 はＶp（２.５Ｖ）にトランジスタＴ192 のしきい値電圧の絶対値（例えば０.５Ｖ）分だけ高い値（３Ｖ）に、ノードＮ32は０Ｖに引き落され、出力Ｏutは５Ｖまで上昇する。時間ｔ1 において、入力in１が１.５Ｖから０Ｖに下がったときも、これと同様に出力Ｏutは５Ｖから０Ｖに変化する。このように、この回路構成により、１.５Ｖの入力信号振幅に対して、出力バッファで必要とされる５Ｖの出力信号振幅が得られる。また、この回路では、どのトランジスタにも最大で２.５Ｖ程度の電圧しか印加されないため、薄いゲート酸化膜（例えば６.５ｎｍ）を用いたMOS-FETでも電源電圧５Ｖで安定に動作する回路を構成することができる。
【００７５】
図５１(a)は、コンプリメンタリの低振幅信号in１およびin１￣を入力とし、高い信号振幅Ｏutを出力する振幅変換回路の他の構成例、同図（ｂ）はその動作タイミングを示している。図中、１０２は図４７に示したものと同様の構成のダブルエンド入力、ダブルエンド出力の差動増幅回路、１００と１０１は図３７(a)に示したものと同じインバータ回路を示している。ここでもちいたダブルエンド出力の差動増幅回路は定常状態では電流がながれないため、先に示した例に比べて、より、低消費電力の回路を実現できる。また、最終出力段のインバータを構成する各トランジスタの基板（バックゲート）をＮチャネルではマイナス（−２Ｖ）に、Ｐチャネルでは電源電圧（５Ｖ）に対してプラス（７Ｖ）にバイアスしている。これにより、例えば、インピーダンスの不整合によるアンダーシュートやオーバーシュートが出力に現われても、ＰＮ接合が順方向にバイアスされるのを防ぐことができる。したがって、少数キャリアの基板への注入（少数キャリアがメモリセルの電荷蓄積ノードまで拡散するとリフレッシュ特性を悪くする）、寄生サイリスタがオンすることによるラッチアップなどを防止できる。以上、本発明によれば、内部回路の低振幅信号（例えば１.５Ｖ）からＣＭＯＳレベルの高振幅信号（例えば５Ｖ）を出力する回路が容易に構成することができる。
【００７６】
一般に、システムを構成する際には、一つのデータバスに複数のＬＳＩの出力を接続し、選択されたＬＳＩの出力だけがバスを駆動するようにしている。こうした制御を行なうためには、選択されないＬＳＩの出力インピーダンスを無限大にすることが望ましい。従来のＬＳＩでは、出力のレベルとして、高電圧、低電圧、そしてどちらにも駆動しない（出力インピーダンスは無限大）という３つの出力（トライステート）特性を持たせていた。このような特性を得るためには、出力を駆動するか（低インピーダンス）、しないか（無限大インピーダンス）という制御を行なう必要がある。この制御のための信号は外部から入力される出力エネーブル信号（Ｏutput Ｅnable＝ＯＥ）やチップセレクト信号（Ｃhip Ｓelect＝ＣＳ）などのいずれかから発生される。従来の出力回路では、これら信号と出力データとの論理をとり、その結果得られた信号により最終段のトランジスタを駆動する、というやり方で、トライステート特性を実現していた。本発明において同様の出力回路を構成する場合、低電源電圧で論理回路を動作させ、外部電源電圧で動作する回路には論理回路を用いないという構成もありうるが。しかし、その場合には、論理回路から出力までの間に入る振幅変換回路やインバータの段数が増え、例えば、ＯＥ信号から出力までの遅延時間が増大したり、高電圧側のトランジスタを駆動するタイミングと低電圧側のトランジスタを駆動するタイミングに差が生じて、過渡的に大きな電流が流れるという欠点がある。これに対して、外部電源電圧で論理回路を構成できれば、より設計の自由度が増し、回路性能の面からも好ましい。以下には、外部電源電圧で論理回路を構成した一実施例を説明する。なお、この論理回路は出力バッファ以外にも、外部電源電圧で動作する各種回路の制御信号を発生する手段としても有効である。
【００７７】
図５２は本発明による２入力のＮＡＮＤ回路の構成例を示している。図５２(a)のＡ入力は同図(b)のin１Ａおよびin２Ａに、Ｂ入力はin１Ｂおよびin２Ｂにそれぞれ対応する。各入力信号のうち、in１Ａとin２Ａ、またin１Ｂとin２Ｂは図３７(a)のin１およびin２と同様、同相で変化する。図５２(b)において、トランジスタＴ200とＴ201は低電圧側の入力信号in１Ａおよびin１Ｂにより駆動され、トランジスタＴ202とＴ203は高電圧側の入力信号in２Ａおよびin２Ｂにより駆動される。トランジスタＴ204とＴ205は図３７(a)のＴ202とＴ203と同様、ゲート酸化膜に印加可能な電圧よりも高い電圧で動作させるために設けたものである。この構成により、２つの入力が共に高レベルのときにのみ、出力は低レベルとなるＮＡＮＤゲートの機能が得られる。このように通常のＣＭＯＳのＮＡＮＤ回路に加えて２つのトランジスタを追加するのみで、微細なトランジスタを高い電源電圧で用いることができる。なお、ここでは２入力のＮＡＮＤ回路を例にとって説明したが、その他の、例えばＮＯＲ回路や排他的論理和回路、３入力以上の上記論理回路、また、複数の論理回路の出力を入力として、種々の複合論理を出力する複合ゲート、さらには、ラッチ回路やフリップフロップ回路などの順序回路にも同様に本発明が適用できる。
【００７８】
図５３(a)は、この論理回路を用いたトライステート出力バッファの構成の一例を示している。図５３(b)は、それを論理記号により簡単化して示したものである。同図においてＧ12は２入力のＮＡＮＤ回路、Ｇ13は２入力のＮＯＲ回路、Ｔ210およびＴ211は出力回路を構成するＮチャネルとＰチャネルのMOS-FETである。アウトプットエネーブル信号ＯＥが高電圧のときには、出力Ｄoには入力ｄｏと同じデータがバッファから出力され、ＯＥが低電圧のときには入力のデータ如何によらずＴ210 のゲートは低電圧に、Ｔ211のゲートは高電圧に固定されるため、出力Ｄｏはフローティング（インピーダンスがほぼ無限大）になる。図５３(a)は、外部電源電圧の値よりも低い耐圧の微細な素子を用いて構成した、同じ機能を有する回路の具体的な構成例である。同図において、１１２はＮＡＮＤ回路、１１３はＮＯＲ回路、１１４は出力回路、１１０と１１１は図５１(a)の１０２と同じ振幅変換回路である。振幅変換回路は内部回路からの低い電源電圧側の低振幅信号do１、oe１、oe１￣をもとに、１１２や１１３を動作させるために必要な高い電源電圧側の信号do２、oe２、oe２￣を発生する。ここに示したように、本発明によれば、微細な素子を用いても、その耐圧を越える外部電源電圧で動作する論理回路を構成でき、トライステート出力回路などの遅延時間や過渡電流を低減することができる。
【００７９】
次にＣＭＯＳレベルの入力回路の例を図５４により説明する。同図において、１１５は図３７(a)に示したものと同じインバータ、Ｔ220およびＴ221 は入力に大きな信号振幅が印加されてもトランジスタＴ222 およびＴ223 のゲート酸化膜に印加される電圧を酸化膜耐圧以下に制限するためのトランジスタ、Ｘは入力信号である。この図において、入力に高い電圧（例えば５Ｖ）が印加されても、ノードＮ40にかかる電圧はＶn−ＶT1（Ｔ220）、すなわち２Ｖ程度に制限される。また、同様に入力に低い電圧（例えば０Ｖ）が印加されても、ノードＮ41にかかる電圧の最小値は３Ｖ程度であり、各トランジスタに印加される電圧を電源電圧の半分程度にまで低下させることができる。また、この回路の出力の一つであるｘ１￣の信号振幅は約２Ｖであるから、これをそのまま低電源電圧で動作する内部回路の入力とすることができる。
【００８０】
以上の実施例では、ＣＭＯＳレベルの出力回路および入力回路の例を説明した。次に、電源電圧の値によって自動的にＴＴＬレベルとＣＭＯＳレベルを切り換える入力回路および出力回路の例を図５５に示す。同図においてＰＡＤIは入力パッド、ＰＡＤ0は出力パッド、ＩＰＤは静電気による接合やゲートの破壊を防ぐための入力保護素子、ＩＢ5は入力バッファ、ＯＢ5は出力バッファをそれぞれ示している。なお、入力保護素子については後で詳しく説明する。入力バッファＩＢ5は、ＣＭＯＳインバータを構成する２つのMOS-FET ＴIN1とＴIP1、ＣＭＯＳインバータの電源電圧をバイアス電圧Ｖn1により決まる所定の値以下に制限するためのＮチャネルMOS-FET ＴIN2、ＣＭＯＳインバータの入力電圧を同様に所定の値以下に制限するためのＮチャネルMOS-FET ＴIN0、から構成される。また、出力バッファＯＢ5は、図３７(a)に示したのと同様のインバータ１１６、内部回路からの低振幅信号ｄoutをもとにインバータの駆動信号ｄ１およびｄ２を発生する振幅変換回路１１７、インバータの出力電圧をバイアス電圧Ｖntにより決まる所定の値以下に制限するためのＮチャネルMOS-FET ＴON2、から構成されている。なお図５３に示したのと同様に、出力エネーブル信号との論理を取ることにより、トライステート出力特性を有するバッファを構成できることは言うまでもない。さて、これら回路において、バイアス電圧Ｖn1の値を電源電圧に応じて適当に変化させると、高い電源電圧ではＴＴＬレベル、低い電源電圧ではＣＭＯＳレベルで入出力を行なうことができる。
【００８１】
図５６は、バイアス電圧Ｖn1の値の電源電圧ＶCCに対する依存性の一例を示している。図において、ＶOLとＶOHはそれぞれ“０”と“１”に対応するＴＴＬの出力レベル、ＶILとＶIHはそれぞれ“０”と“１”に対応するＴＴＬの入力レベルを示している。通常のＴＴＬ論理ゲートにおけるこれらの値は、ＴOL＝０.４Ｖ、ＶOH＝２.４Ｖ、ＶIL＝０.８Ｖ、そしてＶIH＝２.０Ｖである。また、バイアス電圧Ｖn1 の値は、電源電圧が２.５Ｖ以上のときには３Ｖ、電源電圧が２.５Ｖ以下のときにはＴIN0が非飽和領域で動作するように、例えばＶCC＋０.５Ｖとなるように制御している。始めに、出力バッファ回路の動作から説明する。ノードＮ48の電圧は、低電圧（“０”）を出力するときには０Ｖ、高電圧（“１”）を出力するときにはＶCCとなる。したがって、低電圧出力時には電源電圧の値によらず０ＶがＤoutに出力される。一方、高電圧出力時のＤoutの電圧値は図５６に示す様に電源電圧ＶCCの値に依存し、ＶCC≧３ＶのときにはＶn1−ＶT1（ＴON2）、ＶCC＜３ＶのときにはＶCCになる。これにより、電源電圧が３Ｖ以上では、ＴＴＬレベルの出力特性を満たす出力電圧振幅を得ることができる。なお、このように出力電圧が２.５Ｖ以下になるように制限することにより、大きな負荷容量を充放電する際の電源電流を必要最小限に低減することができる。
【００８２】
次に、入力バッファ回路の動作を説明する。ＴIN1とＴIP1とにより構成されるＣＭＯＳインバータの電源電圧はトランジスタＴIN2のソース端子から供給される。したがって、その値は、電源電圧が３Ｖ以上のときには２.５Ｖ、３Ｖ以下のときには０Ｖとなる。一方、電源電圧が３Ｖ以上のときにはインバータの入力電圧は２.５Ｖ以下になるように制限され、３Ｖ以下のときにはＤinに入力された電圧がそのまま印加される。この回路構成により、電源電圧が例えば１Ｖから５.５Ｖまで大きく変化しても、上記インバータの電源電圧と入力信号の最大振幅はほぼ等しくなる。インバータを構成する２つのトランジスタのチャネルコンダクタンスをほぼ等しく設定しておけば、インバータの論理しきい値電圧は電源電圧の２分の１になる。したがって、電源電圧が３Ｖ以上のときの論理しきい値電圧は約１.２５Ｖ、３Ｖ以下のときの論理しきい値電圧はＶCC／２となり、ある電圧（この例では３Ｖ）を境界にして、それ以上の電源電圧ではＴＴＬレベル、それ以下の電源電圧ではＣＭＯＳレベルで動作する入力バッファを提供することができる。以上述べたように、本発明によれば、広い動作電源電圧範囲を有するＬＳＩにおいて、その電源電圧値における最適な入出力レベルでの動作が可能となる。これにより、最大のノイズマージンを最小の消費電力で実現できる。なお、出力バッファにおいて、３つのトランジスタＴON0、ＴON1、そしてＴON2の各基板（バックゲート）を共通にしている。こうすることにより、出力端子に高電圧のサージが加えられたときに、その電荷を大きな電流により高速に放電することができる。これは、後で説明する入力保護素子におけるクランプMOS-FETの動作と同じで、ブレークダウンにより基板電位が上昇した際に、接地電位との間に存する寄生バイポーラトランジスタをオンしやすくするためである。これにより、微細な素子を用いても出力端子の静電破壊耐圧を向上させることができる。なお、以上の実施例の中で、ＮチャネルMOS-FETの基板電圧ＶBP1 の値は、入力電圧がマイナスになった（アンダーシュート）ときにＰＮ接合が順方向にバイアスされないよう、マイナスの値（例えば−３Ｖ）にするのが通例であるが、順方向電流が流れるのを許容すれば、０Ｖでも構わない。また、ＮチャネルMOS-FETはＰ形基板の中に形成しても、あるいは、図２７に示すようにＰ基板と電気的に絶縁されたＰウェル中に形成しても良い。後者の場合、Ｐウェルの抵抗が基板の抵抗より低いため、寄生バイポーラトランジスタがオンしやすくなり、静電破壊耐圧を高める効果がある。
【００８３】
上記実施例では、電源電圧よりも高いバイアス電圧Ｖn1を発生させる必要がある。このようなバイアス電圧を用いずに入力バッファを構成する例を図５７に示す。同図において、入力バッファＩＢ6 は２つの回路ブロック、ＩＢ6a およびＩＢ6b より構成される。ＩＢ6a は図５５の入力バッファＩＢ5 と同じ回路構成である。また、ＩＢ6bはＩＢ6aの出力を内部回路を駆動するのに都合の良い電圧レベルに変換する回路である。ＩＢ6bにおいて、Ｔ231 とＴ232 はＣＭＯＳインバータを構成する２つのMOS-FET、Ｔ232はｄinが低電圧のときノードＮ52 の電位を内部電源電圧ＶCLまで引き上げるためのＰチャネルMOS-FET、Ｔ230はノードＮ52が高電圧になったときに、Ｎ52 からＮ51 への電流が逆流するのを防ぐためのＮチャネルMOS-FETである。この回路構成におけるバイアス電圧Ｖn2 の電源電圧ＶCC に対する依存性を図５８に示す。電源電圧３Ｖ以上のときには３Ｖ（一定）、電源電圧が３Ｖ以下のときには電源電圧ＶCCに等しくなるようにしている。この回路の動作を２つの場合に分けて説明する。図５９は電源電圧ＶCC が５Ｖ、内部電源電圧ＶCL が１.５Ｖの場合の各部の動作波形を示している。入力の電圧が低電圧（例えば０.４Ｖ）のときには、ノードＮ51の電圧はＶn2−ＶT1（ＴIN5）（例えば２.５Ｖ）、ノードＮ52の電圧はＶCL（１.５Ｖ）になり、ｄinには低電圧（０Ｖ）が出力される。入力の電圧が低電圧（例えば０.４Ｖ）から高電圧（例えば２.４Ｖ）に変化すると、ノードＮ50 の電圧はそれに追従して上昇し、ノードＮ51の電圧を０Ｖに引き落す。Ｔ230のチャネルコンダクタンスはＴ233 のそれよりも大きく設定されており、ノードＮ52の電圧もほぼ０Ｖまで引き落され、ｄinの値はＶCL（１.５Ｖ）まで上昇する。これと逆に、入力の電圧が高電圧（例えば２.４Ｖ）から低電圧（例えば０.４Ｖ）に変化すると、ノードＮ50 の電圧はそれに追従して降下し、ノードＮ51の電圧をＶn2−ＶT1（ＴIN5）（例えば２.５Ｖ）まで引き上げる。これにより、ノードＮ52 の電圧はＶCL−ＶT1（Ｔ230）（例えば１.２Ｖ）まで引き上げられ、ｄinを０Ｖに引き落す。これによりＴ233 がオンし、ノードＮ52の電圧をＶCL−ＶT1（Ｔ230）からＶCL（１.５Ｖ）まで引き上げる。このように、Ｔ232 によりノードＮ52に帰還させているため、Ｎ52 の電圧振幅は電源電圧と同じになり、Ｔ231とＴ232とで構成されるＣＭＯＳインバータに貫通電流が流れなくすることができる。
【００８４】
次に、図６０は電源電圧ＶCCと内部電源電圧ＶCL が共に１.５Ｖの場合の各部の動作波形を示している。入力の電圧が低電圧（例えば０Ｖ）のときには、ノードＮ51 の電圧はＶn2−ＶT1（ＴIN5）（例えば１.２Ｖ）、ノードＮ52の電圧はＶCL（１.５Ｖ）になり、ｄin には低電圧（０Ｖ）が出力される。入力の電圧が低電圧（例えば０Ｖ）から高電圧（例えば１.５Ｖ）に変化すると、ノードＮ50 の電圧はＶn2−ＶT1（ＴIN5）（例えば１.２Ｖ）まで上昇し、ノードＮ51 の電圧を０Ｖに引き落す。Ｔ230のチャネルコンダクタンスはＴ233 のそれよりも大きく設定されており、ノードＮ52の電圧もほぼ０Ｖまで引き落され、ｄinの値はＶCL（１.５Ｖ）まで上昇する。これと逆に、入力の電圧が高電圧（例えば１.５Ｖ）から低電圧（例えば０Ｖ）に変化すると、ノードＮ50 の電圧はそれに追従して０Ｖまで降下し、ノードＮ51の電圧をＶn2−ＶT1（ＴIN5）（例えば１.２Ｖ）まで引き上げる。これにより、ノードＮ52の電圧はＶCL−ＶT1（Ｔ230）（例えば１.２Ｖ）まで引き上げられ、ｄinを０Ｖに引き落す。これによりＴ233 がオンし、ノードＮ52の電圧をＶCL−ＶT1（Ｔ230）からＶCL（１.５Ｖ）まで引き上げる。このように、電源電圧が低く、ＩＢ6aの出力振幅が電源電圧以下の場合であってもノードＮ52 の電圧振幅は電源電圧と同じになるため、Ｔ231とＴ232とで構成されるＣＭＯＳインバータには貫通電流が流れない。以上述べたように、電源電圧より高いバイアス電圧を用いなくても、その入出力レベルを電源電圧の値に応じて切り換える入出力バッファを実現することができる。
【００８５】
最後に、微細な素子により構成されたＬＳＩにおいて、入力のサージから内部回路の素子を保護する入力保護素子の構成例を図６１に示す。同図において、ＰＡＤI は信号を入力する入力パッド、１２０は半導体基板中に形成された不純物拡散層間のパンチスルーを利用して、サージによる高い電圧を接地電位に逃してやるための第１の保護素子、１２１はノードＮ60 の電圧を、ある所定の電圧以下に制限するためのゲートクランプ素子、Ｒ70はパッドに印加された高電圧とクランプ電圧との差を吸収するための抵抗である。ゲートクランプ素子は、直列接続された２つのＮチャネルMOS-FET ＴPD1およびＴPD2、そして寄生素子を利用したバイポーラトランジスタＱ1とから構成されている。ＴPD1 のゲートには前述した回路と同様、バイアス電圧Ｖnを印加し、ＴPD2 のドレインにゲート酸化膜耐圧を越える電圧がかかるのを防いでいる。ＴPD2 のゲートは接地し、通常動作中は２つのMOS-FETを通して電流が流れないようにしている。
【００８６】
ゲートクランプ素子の平面構造を図６２に、そのＡ，Ａ′における断面構造を図６３に、それぞれ示す。図６２において、１２２および１２３は互いに電気的に絶縁され半導体基板中に形成された電気的に活性な領域、１２４および１２５はポリシリコンなどを材料とするゲート電極、１２６から１３０までは電気的に活性な領域中に形成された不純物拡散層、あるいはゲート電極に上部の金属配線から電気的な接続を行なうために絶縁膜を貫通して設けられたコンタクト孔、１３１から１３４まではアルミニウムなどを材料とする金属配線をそれぞれ示している。また、図６３において、５０は半導体基板中の電気的活性領域の間を電気的に絶縁するために基板の酸化などにより形成された厚い絶縁膜、１３９と１４０はゲート電極を成すポリシリコン、１３５から１３８までは上記絶縁膜あるいはゲート電極をマスクとして自己整合的に基板中に形成した不純物拡散層、１４１は不純物拡散層やゲート電極と上部に位置する金属配線間の電気的な絶縁を行なうために形成した厚い絶縁膜、をそれぞれ示している。図の構造において、配線１３２にはクランプされる端子（ノードＮ60）、配線１３３および１３４には接地端子（ＶSS）、配線１３３にはバイアス電圧Ｖn を、それぞれ印加する。図６３において、Ｐ基板をベースとする３つのＮＰＮ形の寄生バイポーラトランジスタＱ1a、Ｑ1b、そしてＱ1cが存在する。図６１のＱ1はこれらを代表して示したものである。次に、この素子の動作を説明する。ノードＮ60に印加された電圧が、不純物拡散層１３６と基板との間に形成されるＰＮ接合の逆方向耐圧を越えると、接合の降伏による電流がＰ基板の電位を上昇させ、先の寄生バイポーラトランジスタをオンさせる。これにより、不純物拡散層１３６と１３５、あるいは１３８との間に大きなコレクタ電流が流れ、ノードＮ60の電荷を引き抜き、その電位をクランプする。これらのうち、Ｑ1bとＱ1cは直列に接続されるため、Ｑ1aに比べてコレクタ電流は小さくなる。したがって、実効的には最初に降伏を起こし、寄生バイポーラトランジスタをオンさせるのはMOS-FETが行ない、その後、大きなコレクタ電流を流すのは寄生バイポーラトランジスタＱ1a が行なう。このように、ノードＮ60の近くにトランジスタの不純物拡散層とは別の不純物拡散層を配し、それを接地することにより、寄生バイポーラトランジスタのコレクタとエミッタの実効的な距離を短くし、寄生バイポーラトランジスタが動作したときのコレクタ電流を大きくとることができる。このように、クランプする端子の近くに接地された不純物拡散層を配する構成は、入力保護素子のみならず、出力の保護素子としても適用できる。また、この例では、ゲートクランプ素子をＰ基板中に形成したが、図２７に示すような構造で、基板と電気的に分離されたＰウェル中に形成しても良い。こうすることにより、ベースとＰウェルの抵抗値が高くなり、寄生バイポーラトランジスタがオンしやすくなり、クランプの効果をさらに高めることができる。なお、Ｐ基板またはＰウェルのバイアス電圧ＶBP1 の値は、マイナスの値（例えば−３Ｖ）にするのが通例であるが、入力のアンダーシュートに対して順方向電流が流れるのを許容すれば、０Ｖでも構わない。また、この実施例ではＰ基板を用いた例について説明したが、Ｎ基板を用いても、Ｐウェル中に同素子を形成すれば同様に本発明が適用できる。
【００８７】
以上、各実施例によって本発明の詳細を説明したが、本発明の適用範囲はこれらに限定されるものではない。例えば、ここでは主にメモリ回路を主体に記述してが、本明細書冒頭にも述べたように、メモリＬＳＩ、論理ＬＳＩ、あるいは、これらを組合せた複合ＬＳＩ、あるいはその他のＬＳＩ全てに適用可能である。また、使用する素子の種類についても、ｐ型、ｎ型の両ＭＯＳトランジスタを使用したＬＳＩ、バイポーラトランジスタを用いたＬＳＩ、接合型ＦＥＴをを用いたＬＳＩ、ＣＭＯＳトランジスタとバイポーラトランジスタを組合せたＢｉＣＭＯＳ型のＬＳＩ、さらにはシリコン以外の材料、例えばガリウム砒素などの基板に素子を形成したＬＳＩなどでも、そのまま適用できる。
【図面の簡単な説明】
【００８８】
【図１】本発明の基本概念を説明する実施例の図。
【図２】本発明の基本概念を説明する実施例の図。
【図３】本発明の基本概念を説明する実施例の図。
【図４】本発明の基本概念を説明する実施例の図。
【図５】本発明の基本概念を説明する実施例の図。
【図６】本発明の基本概念を説明する実施例の図。
【図７】本発明の基本概念を説明する実施例の図。
【図８】本発明をスタティックメモリに適用した実施例の図。
【図９】本発明をスタティックメモリに適用した実施例の図。
【図１０】本発明をスタティックメモリに適用した実施例の図。
【図１１】本発明をダイナミックメモリに適用した実施例の図。
【図１２】本発明をダイナミックメモリに適用した実施例の図。
【図１３】本発明をダイナミックメモリに適用した実施例の図。
【図１４】本発明をダイナミックメモリに適用した実施例の図。
【図１５】本発明をダイナミックメモリに適用した実施例の図。
【図１６】本発明をダイナミックメモリに適用した実施例の図。
【図１７】本発明をダイナミックメモリに適用した実施例の図。
【図１８】本発明をダイナミックメモリに適用した実施例の図。
【図１９】本発明の基本概念を説明する他の実施例の図。
【図２０】本発明の基本概念を説明する他の実施例の図。
【図２１】本発明の基本概念を説明する他の実施例の図。
【図２２】本発明の基本概念を説明する他の実施例の図。
【図２３】本発明の基本概念を説明する他の実施例の図。
【図２４】本発明の基本概念を説明する他の実施例の図。
【図２５】本発明を構成する素子の具体的実施例の図。
【図２６】本発明を構成する素子の具体的実施例の図。
【図２７】本発明を構成する半導体基板の具体的実施例の図。
【図２８】情報保持時の消費電力を低減するための具体的実施例の図。
【図２９】情報保持時の消費電力を低減するための具体的実施例の図。
【図３０】情報保持時の消費電力を低減するための具体的実施例の図。
【図３１】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３２】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３３】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３４】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３５】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３６】低電圧で動作するダイナミックメモリの具体的実施例の図。
【図３７】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図３８】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図３９】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４０】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４１】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４２】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４３】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４４】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４５】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４６】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４７】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４８】微細な素子のゲート耐圧以上の電圧で動作させる各種回路の具体的実施例の図。
【図４９】入出力回路の構成の基本概念を示す実施例の図。
【図５０】出力回路の具体的実施例の図。
【図５１】出力回路の具体的実施例の図。
【図５２】出力回路の具体的実施例の図。
【図５３】出力回路の具体的実施例の図。
【図５４】入力回路の具体的実施例の図。
【図５５】入力回路の具体的実施例の図。
【図５６】入力回路の具体的実施例の図。
【図５７】入力回路の具体的実施例の図。
【図５８】入力回路の具体的実施例の図。
【図５９】入力回路の具体的実施例の図。
【図６０】入力回路の具体的実施例の図。
【図６１】入力保護素子の具体的実施例の図。
【図６２】入力保護素子の具体的実施例の図。
【図６３】入力保護素子の具体的実施例の図。
【符号の説明】
【００８９】
１…ＬＳＩチップ、５…内部回路部、６…電圧変換回路、７…入出力回路、８…情報保持状態検出回路、９…基準電圧発生回路、１０…リミッタエネーブル信号発生回路、１１…外部入出力バス、１２…内部入出力バス。
【特許請求の範囲】
【請求項１】
３重ウェルに形成され複数の相補形ＭＯＳＦＥＴを含む回路ブロック有する半導体装置であって、
前記半導体装置は、第１動作状態と第２動作状態とを有し、
前記第１動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには動作電圧が供給され、
前記第２動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには前記動作電圧の供給が停止され、
前記複数の相補形ＭＯＳＦＥＴに供給される動作電圧は、１．５Ｖ以下であり、
前記相補形ＭＯＳＦＥＴは、チャネル長の変動に対してゲートしきい値電圧の変動の小さいＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで形成され、
前記第１動作状態において前記相補形ＭＯＳＦＥＴを形成するＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥＴのいずれかのゲート・ソース間電圧を０Ｖとした場合に、ゲート・ソース間電圧を０ＶとされたＭＯＳＦＥＴのソース・ドレイン経路に回路動作上ほぼ零とみなせる電流よりも大きな電流が流れることを特徴とする半導体装置。
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された複数の相補形ＭＯＳＦＥＴを含む回路ブロックを有する半導体装置であって、
前記複数の相補型ＭＯＳＦＥＴの夫々は、前記第１導電型の第１ＭＯＳＦＥＴ及び前記第１導電型とは異なる第２導電型の第２ＭＯＳＦＥＴを有し、
前記複数の相補型ＭＯＳＦＥＴを構成する複数の前記第２ＭＯＳＦＥＴは、前記半導体基板内に形成された前記第１導電型の第１領域に形成され、
前記第１領域は、前記半導体基板内に前記第１領域を覆うように形成された前記第２導電型の第２領域内に形成され、
前記半導体装置は、第１動作状態と第２動作状態とを有し、
前記第１動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには動作電圧が供給され、
前記第２動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには前記動作電圧の供給が停止され、
前記第１動作状態において前記相補形ＭＯＳＦＥＴを形成するＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥＴのいずれかのゲート・ソース間電圧を０Ｖとした場合に、ゲート・ソース間電圧を０ＶとされたＭＯＳＦＥＴのソース・ドレイン経路に回路動作上ほぼ零とみなせる電流よりも大きな電流が流れることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記動作電圧は、１．５Ｖ以下であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
複数の前記第１及び第２ＭＯＳＦＥＴは、チャネル長の変動に対してゲートしきい値電圧の変動の小さいＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか１項において、
前記半導体装置は、情報を記憶するためのメモリセルアレーを有し、
前記メモリセルアレーは、前記第２導電型の複数の第３ＭＯＳＦＥＴを有し、
前記複数の第３ＭＯＳＦＥＴは、前記半導体基板内に形成された前記第１導電型の第３領域に形成され、
前記第３領域は、前記半導体基板内に前記第３領域を覆うように形成された前記第２導電型の第４領域内に形成され、
前記第２領域と前記第４領域は、電気的に分離されることを特徴とする半導体装置。
【請求項５】
請求項３において、
前記メモリセルアレーは、ＤＲＡＭであることを特徴とする半導体装置。
【請求項６】
請求項４又は５において、
前記第２領域に印加される電圧は、前記第４領域に印加される電圧より大きいことを特徴とする半導体装置。
【請求項７】
請求項１から６の何れか１項において、
複数の前記第１ＭＯＳＦＥＴは、前記半導体基板内に形成された前記第２導電型の第５領域に形成され、
前記第５領域は、前記半導体基板内に前記第４領域を覆うように形成された前記第１導電型の第６領域内に形成されることを特徴とする半導体装置。
【請求項８】
請求項１から７の何れか１項において、
前記動作電圧は、０．５Ｖから１．０Ｖであることを特徴とする半導体装置。
【請求項１】
３重ウェルに形成され複数の相補形ＭＯＳＦＥＴを含む回路ブロック有する半導体装置であって、
前記半導体装置は、第１動作状態と第２動作状態とを有し、
前記第１動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには動作電圧が供給され、
前記第２動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには前記動作電圧の供給が停止され、
前記複数の相補形ＭＯＳＦＥＴに供給される動作電圧は、１．５Ｖ以下であり、
前記相補形ＭＯＳＦＥＴは、チャネル長の変動に対してゲートしきい値電圧の変動の小さいＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴで形成され、
前記第１動作状態において前記相補形ＭＯＳＦＥＴを形成するＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥＴのいずれかのゲート・ソース間電圧を０Ｖとした場合に、ゲート・ソース間電圧を０ＶとされたＭＯＳＦＥＴのソース・ドレイン経路に回路動作上ほぼ零とみなせる電流よりも大きな電流が流れることを特徴とする半導体装置。
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された複数の相補形ＭＯＳＦＥＴを含む回路ブロックを有する半導体装置であって、
前記複数の相補型ＭＯＳＦＥＴの夫々は、前記第１導電型の第１ＭＯＳＦＥＴ及び前記第１導電型とは異なる第２導電型の第２ＭＯＳＦＥＴを有し、
前記複数の相補型ＭＯＳＦＥＴを構成する複数の前記第２ＭＯＳＦＥＴは、前記半導体基板内に形成された前記第１導電型の第１領域に形成され、
前記第１領域は、前記半導体基板内に前記第１領域を覆うように形成された前記第２導電型の第２領域内に形成され、
前記半導体装置は、第１動作状態と第２動作状態とを有し、
前記第１動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには動作電圧が供給され、
前記第２動作状態において、前記回路ブロックの前記複数の相補形ＭＯＳＦＥＴには前記動作電圧の供給が停止され、
前記第１動作状態において前記相補形ＭＯＳＦＥＴを形成するＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥＴのいずれかのゲート・ソース間電圧を０Ｖとした場合に、ゲート・ソース間電圧を０ＶとされたＭＯＳＦＥＴのソース・ドレイン経路に回路動作上ほぼ零とみなせる電流よりも大きな電流が流れることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記動作電圧は、１．５Ｖ以下であることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
複数の前記第１及び第２ＭＯＳＦＥＴは、チャネル長の変動に対してゲートしきい値電圧の変動の小さいＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか１項において、
前記半導体装置は、情報を記憶するためのメモリセルアレーを有し、
前記メモリセルアレーは、前記第２導電型の複数の第３ＭＯＳＦＥＴを有し、
前記複数の第３ＭＯＳＦＥＴは、前記半導体基板内に形成された前記第１導電型の第３領域に形成され、
前記第３領域は、前記半導体基板内に前記第３領域を覆うように形成された前記第２導電型の第４領域内に形成され、
前記第２領域と前記第４領域は、電気的に分離されることを特徴とする半導体装置。
【請求項５】
請求項３において、
前記メモリセルアレーは、ＤＲＡＭであることを特徴とする半導体装置。
【請求項６】
請求項４又は５において、
前記第２領域に印加される電圧は、前記第４領域に印加される電圧より大きいことを特徴とする半導体装置。
【請求項７】
請求項１から６の何れか１項において、
複数の前記第１ＭＯＳＦＥＴは、前記半導体基板内に形成された前記第２導電型の第５領域に形成され、
前記第５領域は、前記半導体基板内に前記第４領域を覆うように形成された前記第１導電型の第６領域内に形成されることを特徴とする半導体装置。
【請求項８】
請求項１から７の何れか１項において、
前記動作電圧は、０．５Ｖから１．０Ｖであることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【公開番号】特開２００６−２５４４６９（Ｐ２００６−２５４４６９Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００６−７７５４３（Ｐ２００６−７７５４３）
【出願日】平成１８年３月２０日（２００６．３．２０）
【分割の表示】特願２００２−４０５３（Ｐ２００２−４０５３）の分割
【原出願日】平成１年２月１０日（１９８９．２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１８年３月２０日（２００６．３．２０）
【分割の表示】特願２００２−４０５３（Ｐ２００２−４０５３）の分割
【原出願日】平成１年２月１０日（１９８９．２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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