【課題】論理回路に向けた製造プロセスで製造できるパワーＭＯＳＦＥＴ及び論理回路を有する半導体装置を提供する
【解決手段】半導体装置は、パワーＭＯＳと論理回路とを有する。第１領域が第１方向及び第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられて第２領域が構成され、更に第２領域が第１方向及び第２方向に並んで複数個配置されて第３領域で構成される。第１領域は、第１方向に延長され、第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴ及びバックゲート領域及びそれぞれを相互に接続する第１配線層を有する。第３領域において、第２方向に延長されてそれぞれ相互に接続する第１配線層同士を接続する第２配線層、第１方向に延長されて第２配線層同士を接続する第３配線層とが設けられてパワーＭＯＳＦＥＴが形成される。 （もっと読む）

【課題】 バンド端を制御されたＶｔオフセット・デバイスを提供する。
【解決手段】 バンド端を制御されたＶｔオフセット・デバイス、バンド端を制御されたＶｔオフセット・デバイスの設計構造体、及びその構造体の製造方法を開示する。構造体は、第１のバンド構造及び第１の型をもたらす第１の原子比の第１の化合物半導体のチャネルを有する第１のＦＥＴを含む。この構造体はさらに、第２のバンド構造及び第１の型をもたらす第２の原子比の第２の化合物半導体のチャネルを有する第２のＦＥＴを含む。第１の化合物半導体は第２の化合物半導体とは異なり、その結果、第１のＦＥＴは第２のバンド構造とは異なる第１のバンド構造を有し、第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる。 （もっと読む）

【課題】パネルへの接続のための信号線引き回しが少なく、かつチップサイズの縮小を図ったドライバＩＣ等を提供する。
【解決手段】ドライバＩＣ１００の長手方向にて三分割し、中央の第１領域１００Ａにはデータ線ドライバ１３０を、第２領域１００Ｂには第１走査線ドライバ１４２Ａを、第３領域１００Ｃには第２走査線ドライバ１４２Ｂを、それぞれドライバＩＣの長辺１００Ｄに沿って配置し、他の長辺１００Ｅに沿ってインターフェース領域１０２を配置する。第１領域には、昇圧回路１４０ＡとＲＡＭ１１０とを配置する。第２領域には、第１電源回路１４０Ｂを配置する。第３領域には、第２電源回路１４０Ｃを配置する。第１領域に配置した第１電源回路からの内部基準電位Ｖｒｅｆを、第２領域を経由して、第３領域に配置した第２電源回路内の内部電源電位生成回路１４０Ｆに伝送する。内部基準電位は、ボルテージフォロアを介して電源配線層に供給する。 （もっと読む）

【課題】Depletion型MOS TrとEnhance型MOS Trによって形成される半導体装置において、回路的な付加によって半導体装置の面積を増大させることなく、温度特性やアナログ特性を向上させた基準電圧回路を提供する。
【解決手段】異なる濃度を有するDepletion型MOS TrとEnhance型MOS Trのウェル領域を作製する。 （もっと読む）

【課題】製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御する。
【解決手段】半導体層１に互いに間隔をもって形成されたソース１１ｓ及びドレイン１１ｄ，１３ｄと、ソース１１ｓとドレイン１１ｄ，１３ｄの間の半導体層１上にゲート絶縁膜５を介して形成されたゲート電極７とをもつＭＯＳトランジスタを備えている。ＭＯＳトランジスタで、ソース１１ｓは上方から見てゲート電極７とは間隔をもつ位置に形成されている。ドレイン１３ｄは上方から見てゲート電極７に一部重複する位置に形成されている。上方から見たソース１１ｓとゲート電極７の間の距離ＡはＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。 （もっと読む）

【課題】パワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開する。
【解決手段】Ｐ型基板２と、Ｐ型基板２に互いに離れて形成されている第１のＰウェル４および第２のＰウェル５と、を有し、第１のＰウェル４にＮ型ロジックトランジスタＬＴｎが形成され、第２のＰウェル５に電源遮断トランジスタＰＧＴが形成され、第１のＰウェル４と第２のＰウェル５との間に、Ｐ型基板２内の電位干渉を遮蔽する遮蔽部（例えば２つのＰＮ接合）が形成されている。遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、第２のＰウェル５側の基板領域に、電源遮断トランジスタＰＧＴに基板バイアス電圧ＶＢＢを印加するための基板コンタクト領域１１が形成されている。 （もっと読む）

【課題】本発明は、スーパージャンクション構造を有し双方向スイッチングが可能な半導体双方向スイッチング装置を提供する。
【解決手段】二つの主電極の両方に電子とホールの制御部を設け、スーパージャンクションを構成するｎ形半導体層とｐ形半導体層における電流を制御する。 （もっと読む）

【課題】電流駆動能力が高く電圧損失の少ない高電圧出力回路を有する半導体装置を提供する。
【解決手段】ドレインが第１電位線路１４に接続され、ソースがノードＮｏｕｔに接続され、ゲートがノードＮ１に接続され、バックゲートがソースに接続されたｎ−ＭＯＳトランジスタＭ１と、ドレインがノードＮｏｕｔに接続され、ソースが第２電位線路１５に接続され、ゲートがノードＮ２に接続され、バックゲートがソースに接続されたｎ−ＭＯＳトランジスタＭ２と、ノードＮｉｎに供給される入力信号Ｖｉｎに応じて、ｎ−ＭＯＳトランジスタＭ１、Ｍ２を相補的にオン・オフする制御信号Ｖ１、Ｖ２を、ノードＮ１、Ｎ２にそれぞれ出力するドライブ手段１２と、ソースが第１電位線路１４に接続され、ドレインがノードＮｏｕｔに接続され、ゲートに第１制御信号Ｖ１を反転した第３制御信号Ｖ３が供給されるｐ−ＭＯＳトランジスタＭ３と、を具備する。 （もっと読む）

【課題】信号配線を高密度に配置しつつ、ノイズの影響を確実に抑えるシールド構造を小さい面積で実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、拡散層１２が形成される半導体基板１１の上部に少なくとも２層の配線層Ｍ２、Ｍ３が積層され、所定電位を保持する信号を伝送するために２層の配線層Ｍ２、Ｍ３に形成された信号配線２０、３０と、信号配線２０，３０を遮蔽するために一定の電位に固定され２層の配線層Ｍ２、Ｍ３に信号配線２０、３０と隣接して形成されたシールド配線２１、３１と、半導体基板１１の上部に絶縁膜を挟んで形成されるゲート電極１３とを備え、下層の配線層Ｍ２に形成された信号配線２０が、積層方向に対向するゲート電極１３と電気的に接続されている。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間に配置される絶縁膜（例えば、ＢＯＸ）にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶに形成されたシールド層３ｂをＧＮＤ電位とし、高電位基準回路部ＨＶに形成されたシールド層３ｂを仮想ＧＮＤ電位とする。これにより、変位電流が発生した場合には、高電位基準回路部ＨＶの仮想ＧＮＤ配線１７ｂから変位電流引抜き層１９およびシールド層３ｂを通じて支持基板２に至ったのち、低電位基準回路部ＬＶのシールド層３ｂおよび変位電流引抜き層１９を通じてＧＮＤ配線１７ａに流れる。したがって、変位電流が低電位基準回路部ＬＶに備えられた各種回路に流れることを防止でき、回路が誤動作してしまうことを防止することが可能となる。 （もっと読む）

【課題】本発明は、高電圧が印加される電源端子と、電源端子と電気的に接続されたクランプ回路と、クランプ回路と電気的に接続され、低電圧で駆動する内部回路とを備えた半導体装置に関し、半導体装置の面内におけるクランプ回路の占有面積を小さくして、半導体装置の小型化を図ることを課題とする。
【解決手段】高電圧Ｖ_ＤＤ１が印加される電源端子１１と電気的に接続されたクランプ回路１３と、クランプ回路１３と電気的に接続され、高電圧Ｖ_ＤＤ１よりも低い基準電圧Ｖ_ＲＥＦで駆動する内部回路１４と、を備えた半導体装置１０であって、ＮＰＮ型バイポーラトランジスタ２１を用いてクランプ回路１３を構成すると共に、ＮＰＮ型バイポーラトランジスタ２１のエミッタと電源端子１１とを電気的に接続し、ＮＰＮ型バイポーラトランジスタ２１のコレクタを接地し、ＮＰＮ型バイポーラトランジスタ２１のベースとＮＰＮ型バイポーラトランジスタ２１のコレクタとを電気的に接続した。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。このため、埋込酸化膜３のうち高電位基準回路部ＨＶと支持基板２との間に配置される部分にて構成される寄生容量と低電位基準回路部ＬＶと支持基板２との間に配置される部分にて構成される寄生容量が電気的に遮断される。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。 （もっと読む）

【課題】バックバイアス電圧の印加により、製造後においても特性を調整することができる受動素子を備えた半導体装置を提供する。
ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。
【解決手段】支持基板１とＢＯＸ層２とＳＯＩ層３とからなるＳＯＩ基板の主面には、ＳＯＩ層３の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８Ｃと、ゲート電極８Ｃの両側のＳＯＩ層３に形成されたｎ^＋型半導体領域１７とを含むＭＯＳバラクタＱｖが形成されている。ＭＯＳバラクタＱｖは、ゲート電極８Ｃの下部の支持基板１（ｐ型ウエル６）にバイアス電圧を印加することによって、ＳＯＩ層３とゲート絶縁膜７とゲート電極８Ｃとで形成される容量が変化するように構成されている。 （もっと読む）

【課題】専用のプロセスを付加することなく、ポリシリコン薄膜トランジスタの製造プロセスにより、ダイオード機能を実現可能な半導体装置を提供する。
【解決手段】基板上に形成される低濃度ｐ型ポリシリコン領域で構成される半導体層を有する半導体装置であって、前記基板上で、前記低濃度ｐ型ポリシリコン領域の両側に形成される高濃度ｐ型ポリシリコン領域および高濃度ｎ型ポリシリコン領域と、前記高濃度ｐ型ポリシリコン領域、前記低濃度ｐ型ポリシリコン領域、および前記高濃度ｎ型ポリシリコン領域上に形成される絶縁膜と、前記絶縁膜上で、前記低濃度ｐ型ポリシリコン領域上に形成される制御電極とを有し、前記高濃度ｐ型ポリシリコン領域と前記制御電極とは電気的に接続されている。 （もっと読む）

【課題】 この発明は、高温動作に強い温度ＭＯＳトランジスタの仕事関数差を引き出す回路を利用することと、半導体素子全体の高温リーク電流を抑えることを目的とするものである。
【解決手段】 この発明の半導体装置は、ゲート電極の仕事関数が異なる一対のＭＯＳトランジスタＭ１、Ｍ２を有し、ＭＯＳトランジスタＭ１、Ｍ２のゲート電極２１の仕事関数差を電圧として取り出す電圧検出回路を備え、ＭＯＳトランジスタＭ１、Ｍ２のソース及びドレインの拡散領域２２のボトム容量をフリンジ容量に比べて無視できるように構成したこ。 （もっと読む）

【課題】信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法を提供すること。
【解決手段】静電容量が可変である可変キャパシタと、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部とを備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第１の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第２の制御信号が入力される制御端子と、を備える信号処理装置。 （もっと読む）

【課題】本発明は、応力が加わっても、出力変動を防止でき、高精度の特性を保つことができるＭＯＳトランジスタ及びこれを用いたＭＯＳトランジスタ回路を提供することを目的とする。
【解決手段】ゲートの両側にソースとドレインが平行に延在して配置された複数の同一形状のトランジスタセルＭ１〜Ｍｎ、Ｎ１〜Ｎｎを有するＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ３ａ、Ｔｒ４、Ｔｒ４ａであって、
前記複数の同一形状のトランジスタセルは、同一方向に配置された第１の組に属する複数のトランジスタセルＭ１、Ｍ３、Ｍ１１、Ｍ１３、Ｍｎ−１、Ｎ１、Ｎ３、Ｎ１１、Ｎ１３、Ｎｎ−１と、同一方向に配置された第２の組に属する複数のトランジスタセルＭ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍｎ、Ｎ２、Ｎ４、Ｎ１２、Ｎ１４、Ｎｎとを有し、
前記第１の組に属するトランジスタセルと、前記第２の組に属するトランジスタセルは同数であって、配置方向が異なる。 （もっと読む）

【課題】バルクシリコン基板で動作が確認されている設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な半導体集積回路を提供する。
【解決手段】バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜０１２上に形成するダイオードＤ１、Ｄ２に変えて回路構成したことを特徴とする。 （もっと読む）

【課題】ＭＯＳＦＥＴ配置時の回転、ミラーリングによらず相対精度を確保できるＭＯＳＦＥＴレイアウトを実現する。
【解決手段】複数のＭＯＳＦＥＴ素子を組み合わせて電子回路を構成するＭＯＳＦＥＴ回路において、４つのＭＯＳＦＥＴ素子を組み合わせて一単位のＭＯＳＦＥＴ回路を構成するに際しては、前記４つのＭＯＳＦＥＴ素子を正方形状に配置し、一つのＭＯＳＦＥＴ素子の配列方向を０度としたときに他の３つのＭＯＳＦＥＴ素子の配列方向をゲート電極を挟んで、９０度の方向、１８０度の方向および２７０度の方向になるように配置した。 （もっと読む）

【課題】高温に於けるジャンクションリークの影響を無くした安定した基準電圧発生回路の提供。
【解決手段】基準電圧源回路は、導電型の極性が異なるゲートを有する第１のペア電界効果トランジスタ回路と、同一の導電型で不純物の濃度が異なるゲートを有する第２のペア電界効果トランジスタ回路と、第１及び第２のペア電界効果トランジスタのゲート電極の仕事関数差を任意の比で合成するための合成回路から構成される。前記合成回路における電界効果トランジスタＭ１〜Ｍ５に対してのみ、基板電極Ｗをソースから切り離してＧＮＤに接続した。 （もっと読む）