半導体デバイスとその製造方法、および集積回路
【課題】 バンド端を制御されたVtオフセット・デバイスを提供する。
【解決手段】 バンド端を制御されたVtオフセット・デバイス、バンド端を制御されたVtオフセット・デバイスの設計構造体、及びその構造体の製造方法を開示する。構造体は、第1のバンド構造及び第1の型をもたらす第1の原子比の第1の化合物半導体のチャネルを有する第1のFETを含む。この構造体はさらに、第2のバンド構造及び第1の型をもたらす第2の原子比の第2の化合物半導体のチャネルを有する第2のFETを含む。第1の化合物半導体は第2の化合物半導体とは異なり、その結果、第1のFETは第2のバンド構造とは異なる第1のバンド構造を有し、第2のFETの閾値電圧とは異なる閾値電圧を生じる。
【解決手段】 バンド端を制御されたVtオフセット・デバイス、バンド端を制御されたVtオフセット・デバイスの設計構造体、及びその構造体の製造方法を開示する。構造体は、第1のバンド構造及び第1の型をもたらす第1の原子比の第1の化合物半導体のチャネルを有する第1のFETを含む。この構造体はさらに、第2のバンド構造及び第1の型をもたらす第2の原子比の第2の化合物半導体のチャネルを有する第2のFETを含む。第1の化合物半導体は第2の化合物半導体とは異なり、その結果、第1のFETは第2のバンド構造とは異なる第1のバンド構造を有し、第2のFETの閾値電圧とは異なる閾値電圧を生じる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は集積回路に関し、より具体的には、バンド端を制御されたVtオフセット・デバイス、バンド端を制御されたVtオフセット・デバイスの設計構造体、及びその構造体の製造方法に関する。
【背景技術】
【0002】
CMOSのプロセスにはNMOS及びPMOSデバイスの両方を必要とする。これらのデバイス内に、高k/金属ゲートを設けるにはNMOS用に作用する金属(典型的には4.2eVと4.6eVの間の仕事関数を有する)と、PMOS用に作用する金属(典型的には4.8eVと5.2eVの間の仕事関数を有する)が必要である。このことは、デバイス毎に必要な2つの「仕事関数」の金属の材料要件(Vtを達成できる特性)を構成する。4.2eV乃至4.6eV及び4.8eV乃至5.2eVの仕事関数の金属は、それぞれ、NMOS及びPMOSデバイスのVtを調節するのに必要である。
【0003】
CMOSの通常のプロセスにおいては、NMOSのゲート作成に単一の金属が用いられ、PMOSのゲート作成には別の単一の金属が用いられる。また、大きな仕事関数を有する殆どの金属は高温処理後に安定なバルク特性を有することが知られている。しかし、これらの金属は、高温処理後に高k誘電体との界面特性が変化し、この変化は閾値電圧Vtの変動及び誘電体リーク(漏れ)として現れる。これらの事情はデバイスの信頼性を低下させる。
【0004】
シリコンの中間ギャップ・エネルギーに近い仕事関数を有するデバイスは、適切な閾値電圧Vtを達成するには低濃度のチャネル・ドーピングを必要とする。これはVtのロールオフ、即ち、ゲート長の変動によるVtの急な変化を制御することを困難にしてVtの許容範囲を低下させるが、これは特にアナログ回路に有害である。
【発明の概要】
【発明が解決しようとする課題】
【0005】
従って、当技術分野には上記の欠陥及び制約を克服することの必要性が存在する。
【課題を解決するための手段】
【0006】
本発明の第1の態様において、構造体は、第1のバンド構造及び第1の型をもたらす第1の原子比を有する第1の化合物半導体のチャネルを備えた第1のFETを備える。この構造体は、第2のバンド構造及び第1の型をもたらす第2の原子比を有する第2の化合物半導体のチャネルを備えた第2のFETをさらに備える。第1の化合物半導体は第2の化合物半導体とは異なリ、その結果、第1のFETは第2のバンド構造とは異なる第1のバンド構造を有し、第2のFETの閾値電圧とは異なる閾値電圧を生じる。
【0007】
本発明の第2の態様において、回路は、第1のバンド構造を有する第1のチャネルを備えた第1のFETと、第2のバンド構造を有する第2のチャネルを備えた第2のFETとを備える。第1及び第2のFETは同一のチャネル・ドーピング、ソース、及びドレイン構造体を有する。
【0008】
本発明の第3の態様において、設計構造体は、集積回路の設計、製造、またはテストのための機械可読媒体内に具体化される。設計構造体は、第1のバンド構造及び第1の型をもたらす第1の原子比を有する第1の化合物半導体のチャネルを備えた第1のFETと、第2のバンド構造及び第1の型をもたらす第2の原子比を有する第2の化合物半導体のチャネルを備えた第2のFETとを備える。第1の化合物半導体は第2の化合物半導体とは異なリ、その結果、第1のFETは第2のバンド構造とは異なる第1のバンド構造を有し、第2のFETの閾値電圧とは異なる閾値電圧を生じる。
【0009】
本発明の第4の態様において、方法は、Si(1−x)Gex化合物半導体のチャネルを備えた第1の型の第1のFETを形成するステップと、Si(1−y)Geyのチャネルを備えた第1の型の第2のFETを形成するステップとを含む。成分xはyとは異なる。
【0010】
本発明の第5の態様において、方法は、基板の第1の領域をマスクで保護するステップと、基板の保護されない領域の上にSiGeを成長させるステップと、マスクを除去するステップと、保護された第1の領域の上に第1のデバイスを形成するステップと、基板の保護されない領域の上に第2のデバイスを形成するステップとを含む。第1のデバイスはSi(1−x)Gex化合物半導体のチャネルを有し、第1の型の第2のFETはSi(1−y)Geyのチャネルを備え、ここでxはyに等しくない。
【0011】
本発明の第6の態様において、デバイスを形成する方法は、基板の露出領域の上に、別の領域は誘電体材料で保護しながら、第1の型の半導体化合物を成長させるステップと、基板の別の領域から誘電体材料を剥離するステップと、基板の露出領域の上に第1のデバイスを形成するステップと、剥離後に基板の別の領域の上に第2のデバイスを形成するステップとを含む。第1のデバイスのチャネルは、第2のデバイスとは異なる伝導帯又は価電子帯エネルギーを有する。
【0012】
本発明は以下の詳細な説明において、本発明の例示的な実施形態の非限定的な例として言及される複数の図面を参照しながら説明される。
【図面の簡単な説明】
【0013】
【図1】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図2】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図3】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図4】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図5】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図6】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図7】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図8】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図9】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図10】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図11】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図12】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図13】本発明の態様による電流基準回路を示す。
【図14】本発明の態様による電圧基準回路を示す。
【図15】半導体の設計、製造、及び/又はテストに用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【0014】
本発明は集積回路に関し、より具体的には、バンド端を制御された閾値電圧Vtオフセット・デバイス、バンド端を制御されたVtオフセット・デバイスの設計構造体、及びその構造体の製造方法に関する。本発明は、改善されたSOIデバイス性能を有するデバイス、製造方法及び設計構造体を提供する。より具体的には、本発明は、デバイス内の複数のチャネルが異なるバンドエネルギー、即ち、異なるように設計されたチャネルにより異なる閾値電圧(Vt)を有する、金属ゲートの高k誘電体を有するSOIデバイスに向けられる。有利なことに、本明細書で説明するプロセスにより形成されるデバイスの出力電圧は一定に留まり、例えばプロセス変動の影響を受けない。即ち、本発明の態様により、プロセス変動に依存しない出力電圧を予測することが可能になる。また、デバイスは簡単化されたプロセス法により同時に形成されるのでデバイスの歩留りが改善される。さらに本発明は、特に、低減されたIddq(高VtのPFET)をもたらす。
【0015】
実施形態において、本発明は同じ基板上に作成されたSRAMセルのPFET又はNFETによって実施することができる。より具体的には、実施形態において、本発明は第1の型の第1のFETと第1の型の第2のFETとを含む。好ましい実施形態において、第1のFETはSi(1−x)Gex化合物半導体のチャネルを備え、第2のFETはSi(1−y)Geyのチャネルを備える。実施形態において、xはyに等しくない。さらに別の実施形態においてはx=0である。さらに、第1のFETと第2のFETは、チャネル材料の価電子帯又は価電子帯エネルギーの違いにより異なる閾値電圧を有し、これらの閾値電圧はプロセス変動に関わらず一定に留まる。即ち、電圧出力は一定に留まる、即ち、あらゆるプロセス変動の影響を受けないことになる。第1及び第2のFETはSOIのFETとすることができる。さらに別の実施形態において、これらのFETは実質的に同じチャネル・ドーピングを有するが、第1のFETは、チャネル化合物のために第2のFETより高いVtを有することになる。
【0016】
さらに別の実施形態において、このデバイスは第1のFET及び第2のFETを備える回路内に用いることができ、ここで、第1のFETは第1のバンド構造を有する第1のチャネルを備え、第2のFETは第2のバンド構造を有する第2のチャネルを備える。この実施において、第1及び第2のFETは同一のドーピング、ソース、及びドレイン構造体を有する。しかし、第1のFETと第2のFETは、バンド構造の違いにより異なる閾値電圧を有する。また第1及び第2のFETは、電圧基準回路及び電流基準回路内に実装することができる。
【0017】
図1は、本発明の第1の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。より具体的には、図1は、基板10内に作成された通常の浅いトレンチ分離構造部(STI)12を有する初めの構造体を示す。基板10は、例えばバルク・ウェハ又はSOIとすることができる。実施形態において、STI12はリソグラフィ及びエッチング・ステップ(反応性イオン・エッチング(RIE))を用いる通常の方法で形成されるが、これらの方法は当業者には既知であるので本発明の理解のために本明細書で説明する必要はない。STI12は半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。実施形態において、基板10の最上層は第1の分率のGe(又はC、実施される実施形態に応じて)を含むことができる。この分率は、実施形態においては0%とすることができる。
【0018】
図2において、図1の構造体の上にマスク14を堆積させる。マスク14は、例えばSiO2のような誘電体材料とすることができる。誘電体材料14は、例えばリソグラフィ及びイオン・エッチングのプロセスを用いる通常の方法でパターン化することができる。誘電体材料14は、第1の領域(最終的にデバイスに仕上げられることになる)を露出し第2の領域(最終的に別のデバイスに仕上げられることになる)を保護するような方法でパターン化することができる。
【0019】
図3に示すように、第2のGe分率を有するSiGe層16を基板の露出領域の上に成長させる。第2のGe分率は0%より大きい。実施形態において第2のGe分率は凡そ5%未満であるが、実施形態において10%まで上げることができる。第2のGe分率は、誘電体材料14で保護されたウェハ10の領域の上に形成されるデバイスに比較して、異なる価電子帯をSiGe層16の上に形成されるデバイスにもたらすことになる。さらに別の実施形態においては、イオン注入プロセスを用いて、SiCを露出ウェハ上に堆積させることができる。
【0020】
図4において、誘電体材料14を通常の剥離プロセスを用いて除去する。その後、ゲート構造部18a及び18bを通常の方法で形成する。実施形態において、ゲート構造部(FETS)18a及び18bは高kの金属ゲートである。ゲート構造部18a及び18bの形成の例証的な例として、高k誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図4の構造体の上に堆積させる。例えば10乃至20ナノメートルの金属の薄層を高k誘電体の上に堆積させる。金属は、例えばTiN及び/又はTaNの層とすることができる。金属層に堆積に続いて、ニッケルシリサイド及び/又は他の通常用いられる金属、例えばAl及び/又はTaAlでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部18a及び18bを形成することができる。パターン化の後、ソース及びドレイン領域を、図4の矢印で表す通常のイオン注入プロセスを用いて形成する。
【0021】
実施形態において、SiGe層の上に形成されるデバイスは、保護された領域の上に形成されるFETと比較して、異なる価電子帯(Vt)を有するFETを与える。FETは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのVtは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
【0022】
図5は、本発明の第2の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。図1と同様に、図5の構造体は、基板10の内部に作成された通常の浅いトレンチ分離構造部(STI)12を有する初めの構造体を示す。基板10は、例えばバルク・ウェハ又はSOIとすることができる。実施形態において、STI12は、半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。
【0023】
図6において、あるGe分率を有するSiGe層16aを図5の構造体の上に成長させる。実施形態において、第1のGe分率は約5%又はそれ以下(しかし0%より大きい)である。実施形態において、層16aはSiCの堆積層とすることができる。SiCの実施形態においては、イオン注入を行って図6の構造体に炭素をドープすることができる。
【0024】
図7において、図6の構造体の上にマスク14を堆積させる。マスク14は、例えばSiO2のような誘電体材料とすることができる。誘電体材料14は、最終的にデバイスのうちの1つに仕上げられることになる構造部の部分を覆うように、上記の通常の方法でパターン化する。図7はまた、層16aの上の構造体の露出部分の上における第2のSiGe層16bの選択的な成長を示す。実施形態において、層16bは、層16aがSiCであるときSiCの堆積層とすることができる。何れの場合にも第2の層16bのGe(又はC)分率は、層16aと比較して増加することになる。
【0025】
第2のGe(又はC)分率は0%より大きい。実施形態において、第2のGe(又はC)分率は凡そ5%未満であるが、実施形態によっては10%まで上げることができる。当業者であれば理解されるはずであるが、Ge(又はC)の濃度は、構造体の保護された部分に比較して、構造体の露出部分上ではより高くなる。また、より高い分率を用いると、誘電体材料14で保護されたウェハ10の領域の上に形成されるFETと比較して、異なる価電子帯が層16bの上に形成されるFETにもたらされることになる。
【0026】
図8において、誘電体材料14を通常の剥離プロセスを用いて除去する。その後、ゲート構造部(FETS)18a及び18bを通常の方法で形成する。実施形態において、ゲート構造部18a及び18bは高kの金属ゲートである。図4に関して説明したのと同様に、高k誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図8の構造体の上に堆積させる。金属、例えばTiN及び/又はTaNの、例えば10乃至20ナノメートルの薄層を高k誘電体の上に堆積させる。ニッケルシリサイド及び/又は他の通常用いられる金属、例えばAl及び/又はTaAlでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部(FETS)18a及び18bを形成する。パターン化の後、ソース及びドレイン領域を、図8の矢印で表す通常のイオン注入プロセスを用いて形成する。
【0027】
実施形態において、SiGe層16bの上に形成されるデバイスは、層16aの上にのみ形成されるFETと比較して、異なる価電子帯(Vt)をその上に形成されるFETに与える。それゆえに、FETは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのVtは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
【0028】
図9は、本発明の第3の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。図1と同様に、図9の構造体は、基板10の内部に作成された通常の浅いトレンチ分離構造部(STI)12を有する初めの構造体を示す。基板10は、例えばバルク・ウェハ又はSOIとすることができる。実施形態において、STI12は、半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。
【0029】
図10において、あるGe分率を有するSiGe層16aを図9の構造体の上に成長させる。実施形態において、このGe分率は約5%又はそれ以下(しかし0%より大きい)である。実施形態において、層16aはSiCの堆積層とすることができる。SiCの実施形態においては、イオン注入を行って図10の構造体に炭素ドープすることができる。
【0030】
図11において、図10の構造体の上にマスク14を堆積させる。マスク14は、例えばSiO2のような誘電体材料とすることができる。誘電体材料14は、最終的にデバイスのうちの1つに仕上げられることになる構造体の部分を保護するように、上記の通常の様式でパターン化する。図11はまた、露出SiGe層(誘電体材料によって保護されないSiGe)を除去するエッチング・プロセスを示す。実施形態において、SiGe層16aは、誘電体材料14によって保護されたために構造体上に残存する。
【0031】
図12において、誘電体材料14を通常の剥離プロセスを用いて除去する。その後、ゲート構造部(FETS)18a及び18bを通常の方法で形成する。実施形態において、ゲート構造部18a及び18bは高kの金属ゲートである。図4と同様に、高k誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図12の構造体の上に堆積させる。金属、例えばTiN及び/又はTaNの、例えば10乃至20ナノメートルの薄層を高k誘電体の上に堆積させる。ニッケルシリサイド及び/又は他の通常用いられる金属、例えばAl及び/又はTaAlでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部(FETS)18a及び18bを形成する。パターン化の後、ソース及びドレイン領域を、図12の矢印で表す通常のイオン注入プロセスを用いて形成する。
【0032】
実施形態において、SiGe層の上に形成されるデバイスは、露出領域(SiGeが除去された領域)の上に形成されるFETと比較して、異なる価電子帯(Vt)をその上に形成されるFETに与える。FETは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのVtは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
【0033】
図13は、本発明の態様による電流基準回路を示す。電流基準回路は、プロセス変動に依存しない電圧基準による安定な電流を有する。即ち、回路の電圧出力は一定、即ちあらゆるプロセス変動の影響を受けないことになる。
【0034】
実施形態において、図13は、第1のVtを有するp型FET105と、第2のVtを有するp型ドープFET110とを有する電流基準回路100を示す。電流基準回路はまた、電流ミラー115、例えば同一の幅及び長さを有するFETを含む。さらに回路100は、電流ミラー115のN個の並列のコピーを含む。FET110は本発明の何れの態様によっても作成することができるので、所定量の固定電圧オフセット、例えばFET110が高いエネルギー帯(低い絶対値(高いVt))を有すること、を除けばFET105と同一であることを理解されたい。実施形態において、FET105は−0.5のVtを有し、FET110は、チャネル化合物の違い(例えば、チャネル内のGe濃度がFET105より高い)により−0.2のVtを有する
【0035】
図14は、本発明の態様による電圧基準回路を示す。実施形態において、図14は、第1のVtを有するp型FET105と、第2のVtを有するp型ドープFET110とを有する電圧基準回路200を示す。この回路はまた、Vrefで表した電圧基準回路を示す。
【0036】
前述のように、FET110は本発明の何れの態様によっても作成することができるので、所定量の固定電圧オフセット、例えばFET110が高いエネルギー帯(低い絶対値(高いVt))を有することを除けば、FET105と同一である。実施形態において、FET105は−0.5のVtを有し、FET110は、チャネル化合物の違い(例えば、チャネル内のGe濃度がFET105より高い)により−0.2のVtを有する。
【0037】
図15は、例えば、半導体IC論理の設計、シミュレーション、テスト、レイアウト、及び製造に用いられる例示的な設計フロー900のブロック図を示す。設計フロー900は、図1乃至図14に示した前述の設計構造体及び/又はデバイスの、論理的に又は他の機能的に等価な表現を生成する、設計構造体又はデバイスを加工するためのプロセス及びメカニズムを含む。設計フロー900によって加工及び/又は生成される設計構造体は、機械可読の伝達又は記憶媒体内に符号化して、データ及び/又は命令を含むようにすることができ、これらのデータ及び/又は命令は、データ処理システム上で実行又は別様に処理されるとき、ハードウェア・コンポーネント、回路、デバイス、又はシステムについての論理的、構造的、機械的、又は他の機能的に等価な表現を生成する。設計フロー900は、設計される表現の型に応じて変更することができる。例えば、特定用途向けIC(ASIC)を構築するための設計フロー900は、標準的コンポーネントを設計するための設計フロー900とは異なっても良く、或いは、プログラム可能なアレイ、例えば、Altera(登録商標)社又はXilinx(登録商標)社により提供されるプログラム可能ゲート・アレイ又はフィールド・プログラム可能ゲート・アレイ(FPGA)、の中に設計のインスタンスを作成するための設計フロー900とは異なっても良い。
【0038】
図15は、設計プロセス910によって処理されるのが好ましい入力設計構造体920を含む複数の設計構造体を示す。設計構造体920は、設計プロセス910により生成され処理されてハードウェア・デバイスの論理的に等価は機能表現を作成する、論理的シミュレーション設計構造体とすることができる。設計構造体920はまた、或いは代替的に、設計プロセス910によって処理されるときにハードウェア・デバイスの物理構造体の機能性表現を生成するデータ及び/又はプログラム命令を含むことができる。機能性構造部及び/又は構造的設計構造部を表す場合、設計構造体920は、中核開発者/又は設計者により実装された電子コンピュータ支援設計(ECAD)を用いて生成することができる。機械可読のデータ伝達媒体、ゲート・アレイ、又は記憶媒体上に符号化されるとき、設計構造体920は、設計プロセス910内で1つ又は複数のハードウェア及び/又はソフトウェア・モジュールによりアクセスして処理し、図1乃至図14に示したような電子コンポーネント、回路、電子又は論理モジュール、装置、デバイス、又はシステムをシミュレートするか又は別様に機能的に表現することができる。それゆえに、設計構造体920は、人及び/又は機械可読のソース・コード、コンパイルされた構造体、及びコンピュータ実行可能なコード構造体を含むことができ、これらは、設計又はシミュレーション・データ処理システムにより処理されるとき、回路又は他のレベルのハードウェア論理設計を機能的にシミュレートするか又は別様に表現する。これらのデータ構造体は、ハードウェア記述言語(HDL)の設計エンティティ又は他のデータ構造体を含むことができ、これらは、ヴェリログ(Verilog)及びVHDLのような低レベルのHDL設計言語、及び/又は、C又はC++のような高レベルの設計言語と適合する及び/又は両立するものである。
【0039】
設計プロセス910は、図1乃至図14に示すコンポーネント、回路、デバイス、又は論理構造体の設計/シミュレーションの機能性等価物を、合成し、翻訳し、又は他の方法で処理するためのハードウェア及び/又はソフトウェア・モジュールを使用し組み込んで、設計構造体920のような設計構造体を含むことができるネットリスト980を生成することが好ましい。ネットリスト980は、ワイヤ、個々のコンポーネント、論理ゲート、制御回路、I/Oデバイス、モデルなどのリストを表し、集積回路設計内の他の要素及び回路への接続を記述する、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト980は、デバイスの設計仕様及びパラメータに応じて1回又は複数回ネットリストが再合成される反復プロセスを用いて合成することができる。本明細書で説明される他の設計構造体の型により、ネットリスト980は、機械可読データ記憶媒体に記録するか、又はプログラム可能ゲート・アレイ内にプログラム化することができる。媒体は、磁気又は光ディスク・ドライブ、プログラム可能ゲート・アレイ、コンパクト・フラッシュ又は他のフラッシュ・メモリのような不揮発記憶媒体とすることができる。付加的に又は代替的に、媒体は、システム・メモリ又はキャッシュ・メモリ、バッファ領域、或いは、インターネット又は他のネットワーキングに適した手段によりデータ・パケットを伝送又は中間的にストアすることができる電気的又は光学的伝導性デバイス及び材料とすることができる。
【0040】
設計プロセス910は、ネットリスト980を含む様々な入力データ構造体の型を処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。そのようなデータ構造体の型は、例えば、ライブラリ要素930内に常駐し、所与の製造技術(例えば、種々の技術ノード、32nm、45nm、90nmなど)に関するモデル、レイアウト、及び記号的表現を含んだ一組の一般的な要素、回路、及びデバイスを含むことができる。データ構造体の型は、設計仕様940、特性データ950、検証データ960、設計ルール970、並びに、入力テストパターン、出力テストパターン、及び他のテスト情報を含み得るテスト・データ・ファイル985をさらに含むことができる。設計プロセス910は、例えば、鋳造、成形、及びダイ・プレス成形のような操作に関する応力分析、熱分析、機械的事象シミュレーション、プロセス・シミュレーションのような標準的機械設計プロセスをさらに含むことができる。機械設計分野の当業者であれば、本発明の範囲及び趣旨から逸脱せずに設計プロセス910に用いることが可能な機械設計ツール及びアプリケーションの範囲を理解することができる。設計プロセス910はまた、タイミング解析、検証、設計ルール検査、配置及び経路解析動作などの、標準回路設計プロセスを実行するためのモジュールを含むことができる。
【0041】
設計プロセス910は、HDLコンパイラ及びシミュレーション・モデル構築ツールのような論理及び物理設計ツールを使用し組み込んで、設計構造体920を、幾つか又は全ての描写された支持データ構造体及び任意の付加的な機械設計又はデータ(適用可能ならば)と共に処理し、第2の設計構造体990を生成する。設計構造体990は、機械的デバイス及び構造体のデータの交換に用いられるデータ形式で記憶媒体又はプログラム可能ゲート・アレイ内に常駐する(例えば、IGES、DXF、パラソリッド(Parasolid)XT、JT、DRG、又は、そのような機械的設計構造体をストア又は翻訳するのに適した任意の他の形式でストアされた情報)。設計構造体920と同様に、設計構造体990は、伝達媒体又はデータ記憶媒体上に常駐する1つ又は複数のファイル、データ構造体、又は他のコンピュータ符号化データ又は命令を含むことが好ましく、それらはECADシステムにより処理されるとき、図1乃至図14に示す本発明の1つ又は複数の実施形態の、論理的に又は他の機能的に等価な形態を生成する。一実施形態において、設計構造体990は、図1乃至図14に示すデバイスを機能的にシミュレートする、コンパイルされた実行可能なHDLのシミュレーション・モデルを含むことができる。
【0042】
設計構造体990はまた、集積回路のレイアウト・データの交換に用いられるデータ形式、及び/又は記号データ形式を用いることができる(例えば、GDSII(GDS2)、GL1、マップ・ファイル、又は、そのような設計データ構造体をストアするのに適した任意の他の形式でストアされた情報)。設計構造体990は、例えば、記号データ、マップ・ファイル、テスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通して経路設定するためのデータ、及び、図1乃至図14に示した上記のデバイス又は構造体を生成するのに製造者又は他の設計者/開発者が必要とする任意の他のデータのような情報を含むことができる。設計構造体990は、次にステージ995に進むことができ、そこで、例えば、設計構造体990はテープ出力されて、製造用に公開され、マスク・ハウスに公開され、別の設計ハウスに送られ、顧客に送り返される等のことになる。
【0043】
上記のように、本方法は集積回路チップの製造に用いられる。結果として得られる集積回路チップは、製造業者により未処理ウェハの形態(即ち、複数のパッケージされていないチップを有する単一のウェハとして)で、むき出しのダイとして、又はパッケージされた形態で配布することができる。後の場合、チップは単一チップ・パッケージ(マザーボード又は他のより高レベルのキャリヤに取り付けられたリードを有するプラスチック・キャリヤ)内に、又はマルチチップ・パッケージ(表面相互接続部又は埋込み相互接続部の何れか又は両方を有するセラミック・キャリヤのような)内に取り付けることができる。何れの場合にも、チップは次に、他のチップ、別々の回路要素、及び/又は他の信号処理デバイスと統合されて、(a)マザーボードのような中間製品、又は(b)最終製品の部品にされる。最終製品は、集積回路チップを含む任意の製品とすることができる。
【0044】
本明細書で用いた用語は、特定の実施形態を説明するためだけのものであり、本発明の限定を意図したものではない。本明細書で用いられる単数形「1つの(a)」、「1つの(an)」及び「この(the)」は、文脈が別様に明示しない限り、複数形をも含むことを意図したものである。用語「含む(comprises)」及び/又は「含んだ(comprising)」は、本明細書において用いられるとき、記述された特徴、完全体、ステップ、動作、要素、及び/又はコンポーネントの存在を明記するが、1つ又は複数の他の特徴、完全体、ステップ、動作、要素、コンポーネント、及び/又はそれらの群の存在を排除するものではない。
【0045】
添付の特許請求の範囲内に、対応する構造体、材料、作用、及び、全ての手段又はステップ及び機能要素の等価物があれば、それらは、具体的に請求される要素として他の請求される要素と組み合せて機能を実行するための、任意の構造体、材料又は作用を含むことを意図したものである。本発明の説明は、例証及び説明のために提示したものであり、網羅的であるか又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び趣旨から逸脱しない多くの修正物及び変形物が明白となるであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するために、そして当業者が、企図された特定の用途に適した種々の修正を加えた種々の実施形態に関して本発明を理解することができるように、選択し記述したものである。
【符号の説明】
【0046】
10:基板
12:浅いトレンチ分離構造部(STI)
14:マスク(誘電体材料)
16、16a、16b:SiGe層
18a、18b:ゲート構造部(FETS)
100:電流基準回路
105:p型FET
110:p型ドープFET
115:電流ミラー
200:電圧基準回路
900:設計フロー
910:設計プロセス
920、990:設計構造体
930:ライブラリ要素
940:設計仕様
950:特性データ
960:検証データ
970:設計ルール
980:ネットリスト
985:テスト・データ・ファイル
995:ステージ
【技術分野】
【0001】
本発明は集積回路に関し、より具体的には、バンド端を制御されたVtオフセット・デバイス、バンド端を制御されたVtオフセット・デバイスの設計構造体、及びその構造体の製造方法に関する。
【背景技術】
【0002】
CMOSのプロセスにはNMOS及びPMOSデバイスの両方を必要とする。これらのデバイス内に、高k/金属ゲートを設けるにはNMOS用に作用する金属(典型的には4.2eVと4.6eVの間の仕事関数を有する)と、PMOS用に作用する金属(典型的には4.8eVと5.2eVの間の仕事関数を有する)が必要である。このことは、デバイス毎に必要な2つの「仕事関数」の金属の材料要件(Vtを達成できる特性)を構成する。4.2eV乃至4.6eV及び4.8eV乃至5.2eVの仕事関数の金属は、それぞれ、NMOS及びPMOSデバイスのVtを調節するのに必要である。
【0003】
CMOSの通常のプロセスにおいては、NMOSのゲート作成に単一の金属が用いられ、PMOSのゲート作成には別の単一の金属が用いられる。また、大きな仕事関数を有する殆どの金属は高温処理後に安定なバルク特性を有することが知られている。しかし、これらの金属は、高温処理後に高k誘電体との界面特性が変化し、この変化は閾値電圧Vtの変動及び誘電体リーク(漏れ)として現れる。これらの事情はデバイスの信頼性を低下させる。
【0004】
シリコンの中間ギャップ・エネルギーに近い仕事関数を有するデバイスは、適切な閾値電圧Vtを達成するには低濃度のチャネル・ドーピングを必要とする。これはVtのロールオフ、即ち、ゲート長の変動によるVtの急な変化を制御することを困難にしてVtの許容範囲を低下させるが、これは特にアナログ回路に有害である。
【発明の概要】
【発明が解決しようとする課題】
【0005】
従って、当技術分野には上記の欠陥及び制約を克服することの必要性が存在する。
【課題を解決するための手段】
【0006】
本発明の第1の態様において、構造体は、第1のバンド構造及び第1の型をもたらす第1の原子比を有する第1の化合物半導体のチャネルを備えた第1のFETを備える。この構造体は、第2のバンド構造及び第1の型をもたらす第2の原子比を有する第2の化合物半導体のチャネルを備えた第2のFETをさらに備える。第1の化合物半導体は第2の化合物半導体とは異なリ、その結果、第1のFETは第2のバンド構造とは異なる第1のバンド構造を有し、第2のFETの閾値電圧とは異なる閾値電圧を生じる。
【0007】
本発明の第2の態様において、回路は、第1のバンド構造を有する第1のチャネルを備えた第1のFETと、第2のバンド構造を有する第2のチャネルを備えた第2のFETとを備える。第1及び第2のFETは同一のチャネル・ドーピング、ソース、及びドレイン構造体を有する。
【0008】
本発明の第3の態様において、設計構造体は、集積回路の設計、製造、またはテストのための機械可読媒体内に具体化される。設計構造体は、第1のバンド構造及び第1の型をもたらす第1の原子比を有する第1の化合物半導体のチャネルを備えた第1のFETと、第2のバンド構造及び第1の型をもたらす第2の原子比を有する第2の化合物半導体のチャネルを備えた第2のFETとを備える。第1の化合物半導体は第2の化合物半導体とは異なリ、その結果、第1のFETは第2のバンド構造とは異なる第1のバンド構造を有し、第2のFETの閾値電圧とは異なる閾値電圧を生じる。
【0009】
本発明の第4の態様において、方法は、Si(1−x)Gex化合物半導体のチャネルを備えた第1の型の第1のFETを形成するステップと、Si(1−y)Geyのチャネルを備えた第1の型の第2のFETを形成するステップとを含む。成分xはyとは異なる。
【0010】
本発明の第5の態様において、方法は、基板の第1の領域をマスクで保護するステップと、基板の保護されない領域の上にSiGeを成長させるステップと、マスクを除去するステップと、保護された第1の領域の上に第1のデバイスを形成するステップと、基板の保護されない領域の上に第2のデバイスを形成するステップとを含む。第1のデバイスはSi(1−x)Gex化合物半導体のチャネルを有し、第1の型の第2のFETはSi(1−y)Geyのチャネルを備え、ここでxはyに等しくない。
【0011】
本発明の第6の態様において、デバイスを形成する方法は、基板の露出領域の上に、別の領域は誘電体材料で保護しながら、第1の型の半導体化合物を成長させるステップと、基板の別の領域から誘電体材料を剥離するステップと、基板の露出領域の上に第1のデバイスを形成するステップと、剥離後に基板の別の領域の上に第2のデバイスを形成するステップとを含む。第1のデバイスのチャネルは、第2のデバイスとは異なる伝導帯又は価電子帯エネルギーを有する。
【0012】
本発明は以下の詳細な説明において、本発明の例示的な実施形態の非限定的な例として言及される複数の図面を参照しながら説明される。
【図面の簡単な説明】
【0013】
【図1】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図2】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図3】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図4】本発明の第1の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図5】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図6】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図7】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図8】本発明の第2の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図9】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図10】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図11】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図12】本発明の第3の態様による構造体及びそれぞれのプロセス・ステップを示す。
【図13】本発明の態様による電流基準回路を示す。
【図14】本発明の態様による電圧基準回路を示す。
【図15】半導体の設計、製造、及び/又はテストに用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【0014】
本発明は集積回路に関し、より具体的には、バンド端を制御された閾値電圧Vtオフセット・デバイス、バンド端を制御されたVtオフセット・デバイスの設計構造体、及びその構造体の製造方法に関する。本発明は、改善されたSOIデバイス性能を有するデバイス、製造方法及び設計構造体を提供する。より具体的には、本発明は、デバイス内の複数のチャネルが異なるバンドエネルギー、即ち、異なるように設計されたチャネルにより異なる閾値電圧(Vt)を有する、金属ゲートの高k誘電体を有するSOIデバイスに向けられる。有利なことに、本明細書で説明するプロセスにより形成されるデバイスの出力電圧は一定に留まり、例えばプロセス変動の影響を受けない。即ち、本発明の態様により、プロセス変動に依存しない出力電圧を予測することが可能になる。また、デバイスは簡単化されたプロセス法により同時に形成されるのでデバイスの歩留りが改善される。さらに本発明は、特に、低減されたIddq(高VtのPFET)をもたらす。
【0015】
実施形態において、本発明は同じ基板上に作成されたSRAMセルのPFET又はNFETによって実施することができる。より具体的には、実施形態において、本発明は第1の型の第1のFETと第1の型の第2のFETとを含む。好ましい実施形態において、第1のFETはSi(1−x)Gex化合物半導体のチャネルを備え、第2のFETはSi(1−y)Geyのチャネルを備える。実施形態において、xはyに等しくない。さらに別の実施形態においてはx=0である。さらに、第1のFETと第2のFETは、チャネル材料の価電子帯又は価電子帯エネルギーの違いにより異なる閾値電圧を有し、これらの閾値電圧はプロセス変動に関わらず一定に留まる。即ち、電圧出力は一定に留まる、即ち、あらゆるプロセス変動の影響を受けないことになる。第1及び第2のFETはSOIのFETとすることができる。さらに別の実施形態において、これらのFETは実質的に同じチャネル・ドーピングを有するが、第1のFETは、チャネル化合物のために第2のFETより高いVtを有することになる。
【0016】
さらに別の実施形態において、このデバイスは第1のFET及び第2のFETを備える回路内に用いることができ、ここで、第1のFETは第1のバンド構造を有する第1のチャネルを備え、第2のFETは第2のバンド構造を有する第2のチャネルを備える。この実施において、第1及び第2のFETは同一のドーピング、ソース、及びドレイン構造体を有する。しかし、第1のFETと第2のFETは、バンド構造の違いにより異なる閾値電圧を有する。また第1及び第2のFETは、電圧基準回路及び電流基準回路内に実装することができる。
【0017】
図1は、本発明の第1の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。より具体的には、図1は、基板10内に作成された通常の浅いトレンチ分離構造部(STI)12を有する初めの構造体を示す。基板10は、例えばバルク・ウェハ又はSOIとすることができる。実施形態において、STI12はリソグラフィ及びエッチング・ステップ(反応性イオン・エッチング(RIE))を用いる通常の方法で形成されるが、これらの方法は当業者には既知であるので本発明の理解のために本明細書で説明する必要はない。STI12は半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。実施形態において、基板10の最上層は第1の分率のGe(又はC、実施される実施形態に応じて)を含むことができる。この分率は、実施形態においては0%とすることができる。
【0018】
図2において、図1の構造体の上にマスク14を堆積させる。マスク14は、例えばSiO2のような誘電体材料とすることができる。誘電体材料14は、例えばリソグラフィ及びイオン・エッチングのプロセスを用いる通常の方法でパターン化することができる。誘電体材料14は、第1の領域(最終的にデバイスに仕上げられることになる)を露出し第2の領域(最終的に別のデバイスに仕上げられることになる)を保護するような方法でパターン化することができる。
【0019】
図3に示すように、第2のGe分率を有するSiGe層16を基板の露出領域の上に成長させる。第2のGe分率は0%より大きい。実施形態において第2のGe分率は凡そ5%未満であるが、実施形態において10%まで上げることができる。第2のGe分率は、誘電体材料14で保護されたウェハ10の領域の上に形成されるデバイスに比較して、異なる価電子帯をSiGe層16の上に形成されるデバイスにもたらすことになる。さらに別の実施形態においては、イオン注入プロセスを用いて、SiCを露出ウェハ上に堆積させることができる。
【0020】
図4において、誘電体材料14を通常の剥離プロセスを用いて除去する。その後、ゲート構造部18a及び18bを通常の方法で形成する。実施形態において、ゲート構造部(FETS)18a及び18bは高kの金属ゲートである。ゲート構造部18a及び18bの形成の例証的な例として、高k誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図4の構造体の上に堆積させる。例えば10乃至20ナノメートルの金属の薄層を高k誘電体の上に堆積させる。金属は、例えばTiN及び/又はTaNの層とすることができる。金属層に堆積に続いて、ニッケルシリサイド及び/又は他の通常用いられる金属、例えばAl及び/又はTaAlでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部18a及び18bを形成することができる。パターン化の後、ソース及びドレイン領域を、図4の矢印で表す通常のイオン注入プロセスを用いて形成する。
【0021】
実施形態において、SiGe層の上に形成されるデバイスは、保護された領域の上に形成されるFETと比較して、異なる価電子帯(Vt)を有するFETを与える。FETは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのVtは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
【0022】
図5は、本発明の第2の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。図1と同様に、図5の構造体は、基板10の内部に作成された通常の浅いトレンチ分離構造部(STI)12を有する初めの構造体を示す。基板10は、例えばバルク・ウェハ又はSOIとすることができる。実施形態において、STI12は、半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。
【0023】
図6において、あるGe分率を有するSiGe層16aを図5の構造体の上に成長させる。実施形態において、第1のGe分率は約5%又はそれ以下(しかし0%より大きい)である。実施形態において、層16aはSiCの堆積層とすることができる。SiCの実施形態においては、イオン注入を行って図6の構造体に炭素をドープすることができる。
【0024】
図7において、図6の構造体の上にマスク14を堆積させる。マスク14は、例えばSiO2のような誘電体材料とすることができる。誘電体材料14は、最終的にデバイスのうちの1つに仕上げられることになる構造部の部分を覆うように、上記の通常の方法でパターン化する。図7はまた、層16aの上の構造体の露出部分の上における第2のSiGe層16bの選択的な成長を示す。実施形態において、層16bは、層16aがSiCであるときSiCの堆積層とすることができる。何れの場合にも第2の層16bのGe(又はC)分率は、層16aと比較して増加することになる。
【0025】
第2のGe(又はC)分率は0%より大きい。実施形態において、第2のGe(又はC)分率は凡そ5%未満であるが、実施形態によっては10%まで上げることができる。当業者であれば理解されるはずであるが、Ge(又はC)の濃度は、構造体の保護された部分に比較して、構造体の露出部分上ではより高くなる。また、より高い分率を用いると、誘電体材料14で保護されたウェハ10の領域の上に形成されるFETと比較して、異なる価電子帯が層16bの上に形成されるFETにもたらされることになる。
【0026】
図8において、誘電体材料14を通常の剥離プロセスを用いて除去する。その後、ゲート構造部(FETS)18a及び18bを通常の方法で形成する。実施形態において、ゲート構造部18a及び18bは高kの金属ゲートである。図4に関して説明したのと同様に、高k誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図8の構造体の上に堆積させる。金属、例えばTiN及び/又はTaNの、例えば10乃至20ナノメートルの薄層を高k誘電体の上に堆積させる。ニッケルシリサイド及び/又は他の通常用いられる金属、例えばAl及び/又はTaAlでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部(FETS)18a及び18bを形成する。パターン化の後、ソース及びドレイン領域を、図8の矢印で表す通常のイオン注入プロセスを用いて形成する。
【0027】
実施形態において、SiGe層16bの上に形成されるデバイスは、層16aの上にのみ形成されるFETと比較して、異なる価電子帯(Vt)をその上に形成されるFETに与える。それゆえに、FETは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのVtは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
【0028】
図9は、本発明の第3の態様による、初めの構造体及びそれぞれのプロセス・ステップを示す。図1と同様に、図9の構造体は、基板10の内部に作成された通常の浅いトレンチ分離構造部(STI)12を有する初めの構造体を示す。基板10は、例えばバルク・ウェハ又はSOIとすることができる。実施形態において、STI12は、半導体製造プロセスに用いられる既知の任意の絶縁型材料、例えば酸化物ベースの材料とすることができる。
【0029】
図10において、あるGe分率を有するSiGe層16aを図9の構造体の上に成長させる。実施形態において、このGe分率は約5%又はそれ以下(しかし0%より大きい)である。実施形態において、層16aはSiCの堆積層とすることができる。SiCの実施形態においては、イオン注入を行って図10の構造体に炭素ドープすることができる。
【0030】
図11において、図10の構造体の上にマスク14を堆積させる。マスク14は、例えばSiO2のような誘電体材料とすることができる。誘電体材料14は、最終的にデバイスのうちの1つに仕上げられることになる構造体の部分を保護するように、上記の通常の様式でパターン化する。図11はまた、露出SiGe層(誘電体材料によって保護されないSiGe)を除去するエッチング・プロセスを示す。実施形態において、SiGe層16aは、誘電体材料14によって保護されたために構造体上に残存する。
【0031】
図12において、誘電体材料14を通常の剥離プロセスを用いて除去する。その後、ゲート構造部(FETS)18a及び18bを通常の方法で形成する。実施形態において、ゲート構造部18a及び18bは高kの金属ゲートである。図4と同様に、高k誘電体、例えば、酸化シリコン、酸化ハフニウムなどを図12の構造体の上に堆積させる。金属、例えばTiN及び/又はTaNの、例えば10乃至20ナノメートルの薄層を高k誘電体の上に堆積させる。ニッケルシリサイド及び/又は他の通常用いられる金属、例えばAl及び/又はTaAlでドープされたポリシリコンを積層構造に堆積させる。次に積層構造部をパターン化及びエッチングして、ゲート構造部(FETS)18a及び18bを形成する。パターン化の後、ソース及びドレイン領域を、図12の矢印で表す通常のイオン注入プロセスを用いて形成する。
【0032】
実施形態において、SiGe層の上に形成されるデバイスは、露出領域(SiGeが除去された領域)の上に形成されるFETと比較して、異なる価電子帯(Vt)をその上に形成されるFETに与える。FETは、チャネル材料の価電子帯又は伝導帯エネルギーの違いにより異なる閾値電圧を有することになる。有利なことに、本明細書で説明するプロセスを用いると、各デバイスのVtは一定に留まり、それゆえに、歩留り、信頼性及びデバイス性能が改善されることになる。即ち、電圧出力が一定になる、即ちあらゆるプロセス変動の影響を受けないことになる。
【0033】
図13は、本発明の態様による電流基準回路を示す。電流基準回路は、プロセス変動に依存しない電圧基準による安定な電流を有する。即ち、回路の電圧出力は一定、即ちあらゆるプロセス変動の影響を受けないことになる。
【0034】
実施形態において、図13は、第1のVtを有するp型FET105と、第2のVtを有するp型ドープFET110とを有する電流基準回路100を示す。電流基準回路はまた、電流ミラー115、例えば同一の幅及び長さを有するFETを含む。さらに回路100は、電流ミラー115のN個の並列のコピーを含む。FET110は本発明の何れの態様によっても作成することができるので、所定量の固定電圧オフセット、例えばFET110が高いエネルギー帯(低い絶対値(高いVt))を有すること、を除けばFET105と同一であることを理解されたい。実施形態において、FET105は−0.5のVtを有し、FET110は、チャネル化合物の違い(例えば、チャネル内のGe濃度がFET105より高い)により−0.2のVtを有する
【0035】
図14は、本発明の態様による電圧基準回路を示す。実施形態において、図14は、第1のVtを有するp型FET105と、第2のVtを有するp型ドープFET110とを有する電圧基準回路200を示す。この回路はまた、Vrefで表した電圧基準回路を示す。
【0036】
前述のように、FET110は本発明の何れの態様によっても作成することができるので、所定量の固定電圧オフセット、例えばFET110が高いエネルギー帯(低い絶対値(高いVt))を有することを除けば、FET105と同一である。実施形態において、FET105は−0.5のVtを有し、FET110は、チャネル化合物の違い(例えば、チャネル内のGe濃度がFET105より高い)により−0.2のVtを有する。
【0037】
図15は、例えば、半導体IC論理の設計、シミュレーション、テスト、レイアウト、及び製造に用いられる例示的な設計フロー900のブロック図を示す。設計フロー900は、図1乃至図14に示した前述の設計構造体及び/又はデバイスの、論理的に又は他の機能的に等価な表現を生成する、設計構造体又はデバイスを加工するためのプロセス及びメカニズムを含む。設計フロー900によって加工及び/又は生成される設計構造体は、機械可読の伝達又は記憶媒体内に符号化して、データ及び/又は命令を含むようにすることができ、これらのデータ及び/又は命令は、データ処理システム上で実行又は別様に処理されるとき、ハードウェア・コンポーネント、回路、デバイス、又はシステムについての論理的、構造的、機械的、又は他の機能的に等価な表現を生成する。設計フロー900は、設計される表現の型に応じて変更することができる。例えば、特定用途向けIC(ASIC)を構築するための設計フロー900は、標準的コンポーネントを設計するための設計フロー900とは異なっても良く、或いは、プログラム可能なアレイ、例えば、Altera(登録商標)社又はXilinx(登録商標)社により提供されるプログラム可能ゲート・アレイ又はフィールド・プログラム可能ゲート・アレイ(FPGA)、の中に設計のインスタンスを作成するための設計フロー900とは異なっても良い。
【0038】
図15は、設計プロセス910によって処理されるのが好ましい入力設計構造体920を含む複数の設計構造体を示す。設計構造体920は、設計プロセス910により生成され処理されてハードウェア・デバイスの論理的に等価は機能表現を作成する、論理的シミュレーション設計構造体とすることができる。設計構造体920はまた、或いは代替的に、設計プロセス910によって処理されるときにハードウェア・デバイスの物理構造体の機能性表現を生成するデータ及び/又はプログラム命令を含むことができる。機能性構造部及び/又は構造的設計構造部を表す場合、設計構造体920は、中核開発者/又は設計者により実装された電子コンピュータ支援設計(ECAD)を用いて生成することができる。機械可読のデータ伝達媒体、ゲート・アレイ、又は記憶媒体上に符号化されるとき、設計構造体920は、設計プロセス910内で1つ又は複数のハードウェア及び/又はソフトウェア・モジュールによりアクセスして処理し、図1乃至図14に示したような電子コンポーネント、回路、電子又は論理モジュール、装置、デバイス、又はシステムをシミュレートするか又は別様に機能的に表現することができる。それゆえに、設計構造体920は、人及び/又は機械可読のソース・コード、コンパイルされた構造体、及びコンピュータ実行可能なコード構造体を含むことができ、これらは、設計又はシミュレーション・データ処理システムにより処理されるとき、回路又は他のレベルのハードウェア論理設計を機能的にシミュレートするか又は別様に表現する。これらのデータ構造体は、ハードウェア記述言語(HDL)の設計エンティティ又は他のデータ構造体を含むことができ、これらは、ヴェリログ(Verilog)及びVHDLのような低レベルのHDL設計言語、及び/又は、C又はC++のような高レベルの設計言語と適合する及び/又は両立するものである。
【0039】
設計プロセス910は、図1乃至図14に示すコンポーネント、回路、デバイス、又は論理構造体の設計/シミュレーションの機能性等価物を、合成し、翻訳し、又は他の方法で処理するためのハードウェア及び/又はソフトウェア・モジュールを使用し組み込んで、設計構造体920のような設計構造体を含むことができるネットリスト980を生成することが好ましい。ネットリスト980は、ワイヤ、個々のコンポーネント、論理ゲート、制御回路、I/Oデバイス、モデルなどのリストを表し、集積回路設計内の他の要素及び回路への接続を記述する、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト980は、デバイスの設計仕様及びパラメータに応じて1回又は複数回ネットリストが再合成される反復プロセスを用いて合成することができる。本明細書で説明される他の設計構造体の型により、ネットリスト980は、機械可読データ記憶媒体に記録するか、又はプログラム可能ゲート・アレイ内にプログラム化することができる。媒体は、磁気又は光ディスク・ドライブ、プログラム可能ゲート・アレイ、コンパクト・フラッシュ又は他のフラッシュ・メモリのような不揮発記憶媒体とすることができる。付加的に又は代替的に、媒体は、システム・メモリ又はキャッシュ・メモリ、バッファ領域、或いは、インターネット又は他のネットワーキングに適した手段によりデータ・パケットを伝送又は中間的にストアすることができる電気的又は光学的伝導性デバイス及び材料とすることができる。
【0040】
設計プロセス910は、ネットリスト980を含む様々な入力データ構造体の型を処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。そのようなデータ構造体の型は、例えば、ライブラリ要素930内に常駐し、所与の製造技術(例えば、種々の技術ノード、32nm、45nm、90nmなど)に関するモデル、レイアウト、及び記号的表現を含んだ一組の一般的な要素、回路、及びデバイスを含むことができる。データ構造体の型は、設計仕様940、特性データ950、検証データ960、設計ルール970、並びに、入力テストパターン、出力テストパターン、及び他のテスト情報を含み得るテスト・データ・ファイル985をさらに含むことができる。設計プロセス910は、例えば、鋳造、成形、及びダイ・プレス成形のような操作に関する応力分析、熱分析、機械的事象シミュレーション、プロセス・シミュレーションのような標準的機械設計プロセスをさらに含むことができる。機械設計分野の当業者であれば、本発明の範囲及び趣旨から逸脱せずに設計プロセス910に用いることが可能な機械設計ツール及びアプリケーションの範囲を理解することができる。設計プロセス910はまた、タイミング解析、検証、設計ルール検査、配置及び経路解析動作などの、標準回路設計プロセスを実行するためのモジュールを含むことができる。
【0041】
設計プロセス910は、HDLコンパイラ及びシミュレーション・モデル構築ツールのような論理及び物理設計ツールを使用し組み込んで、設計構造体920を、幾つか又は全ての描写された支持データ構造体及び任意の付加的な機械設計又はデータ(適用可能ならば)と共に処理し、第2の設計構造体990を生成する。設計構造体990は、機械的デバイス及び構造体のデータの交換に用いられるデータ形式で記憶媒体又はプログラム可能ゲート・アレイ内に常駐する(例えば、IGES、DXF、パラソリッド(Parasolid)XT、JT、DRG、又は、そのような機械的設計構造体をストア又は翻訳するのに適した任意の他の形式でストアされた情報)。設計構造体920と同様に、設計構造体990は、伝達媒体又はデータ記憶媒体上に常駐する1つ又は複数のファイル、データ構造体、又は他のコンピュータ符号化データ又は命令を含むことが好ましく、それらはECADシステムにより処理されるとき、図1乃至図14に示す本発明の1つ又は複数の実施形態の、論理的に又は他の機能的に等価な形態を生成する。一実施形態において、設計構造体990は、図1乃至図14に示すデバイスを機能的にシミュレートする、コンパイルされた実行可能なHDLのシミュレーション・モデルを含むことができる。
【0042】
設計構造体990はまた、集積回路のレイアウト・データの交換に用いられるデータ形式、及び/又は記号データ形式を用いることができる(例えば、GDSII(GDS2)、GL1、マップ・ファイル、又は、そのような設計データ構造体をストアするのに適した任意の他の形式でストアされた情報)。設計構造体990は、例えば、記号データ、マップ・ファイル、テスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通して経路設定するためのデータ、及び、図1乃至図14に示した上記のデバイス又は構造体を生成するのに製造者又は他の設計者/開発者が必要とする任意の他のデータのような情報を含むことができる。設計構造体990は、次にステージ995に進むことができ、そこで、例えば、設計構造体990はテープ出力されて、製造用に公開され、マスク・ハウスに公開され、別の設計ハウスに送られ、顧客に送り返される等のことになる。
【0043】
上記のように、本方法は集積回路チップの製造に用いられる。結果として得られる集積回路チップは、製造業者により未処理ウェハの形態(即ち、複数のパッケージされていないチップを有する単一のウェハとして)で、むき出しのダイとして、又はパッケージされた形態で配布することができる。後の場合、チップは単一チップ・パッケージ(マザーボード又は他のより高レベルのキャリヤに取り付けられたリードを有するプラスチック・キャリヤ)内に、又はマルチチップ・パッケージ(表面相互接続部又は埋込み相互接続部の何れか又は両方を有するセラミック・キャリヤのような)内に取り付けることができる。何れの場合にも、チップは次に、他のチップ、別々の回路要素、及び/又は他の信号処理デバイスと統合されて、(a)マザーボードのような中間製品、又は(b)最終製品の部品にされる。最終製品は、集積回路チップを含む任意の製品とすることができる。
【0044】
本明細書で用いた用語は、特定の実施形態を説明するためだけのものであり、本発明の限定を意図したものではない。本明細書で用いられる単数形「1つの(a)」、「1つの(an)」及び「この(the)」は、文脈が別様に明示しない限り、複数形をも含むことを意図したものである。用語「含む(comprises)」及び/又は「含んだ(comprising)」は、本明細書において用いられるとき、記述された特徴、完全体、ステップ、動作、要素、及び/又はコンポーネントの存在を明記するが、1つ又は複数の他の特徴、完全体、ステップ、動作、要素、コンポーネント、及び/又はそれらの群の存在を排除するものではない。
【0045】
添付の特許請求の範囲内に、対応する構造体、材料、作用、及び、全ての手段又はステップ及び機能要素の等価物があれば、それらは、具体的に請求される要素として他の請求される要素と組み合せて機能を実行するための、任意の構造体、材料又は作用を含むことを意図したものである。本発明の説明は、例証及び説明のために提示したものであり、網羅的であるか又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び趣旨から逸脱しない多くの修正物及び変形物が明白となるであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するために、そして当業者が、企図された特定の用途に適した種々の修正を加えた種々の実施形態に関して本発明を理解することができるように、選択し記述したものである。
【符号の説明】
【0046】
10:基板
12:浅いトレンチ分離構造部(STI)
14:マスク(誘電体材料)
16、16a、16b:SiGe層
18a、18b:ゲート構造部(FETS)
100:電流基準回路
105:p型FET
110:p型ドープFET
115:電流ミラー
200:電圧基準回路
900:設計フロー
910:設計プロセス
920、990:設計構造体
930:ライブラリ要素
940:設計仕様
950:特性データ
960:検証データ
970:設計ルール
980:ネットリスト
985:テスト・データ・ファイル
995:ステージ
【特許請求の範囲】
【請求項1】
第1のバンド構造及び第1の型をもたらす第1の原子比の第1の化合物半導体のチャネルを備えた第1のFETと、
第2のバンド構造及び第1の型をもたらす第2の原子比の第2の化合物半導体のチャネルを備えた第2のFETと
を備え、
前記第1の化合物半導体は前記第2の化合物半導体とは異なり、その結果、前記第1のFETは前記第2のバンド構造と異なる第1のバンド構造を有し、前記第2のFETの閾値電圧とは異なる閾値電圧を生じる、
半導体デバイス構造体。
【請求項2】
前記第1の化合物半導体はSi(1−x)Gex化合物半導体を含み、
前記第2の化合物半導体はSi(1−y)Geyを含み、
xはyに等しくない、
請求項1に記載の構造体。
【請求項3】
x=0である、請求項2に記載の構造体。
【請求項4】
前記第1のFETと前記第2のFETは、チャネル材料の価電子帯エネルギーの違いにより異なる閾値電圧Vtを有する、請求項2に記載の構造体。
【請求項5】
前記第1のFET及び前記第2のFETはSOI FETである、請求項4に記載の構造体。
【請求項6】
前記第1のFETは、x=0を有し、前記第2のFETと実質的に同じチャネル・ドーピングを有し、そして前記第2のFETより高い閾値電圧Vtを有する、請求項5に記載の構造体。
【請求項7】
第1のバンド構造を有する第1のチャネルを備えた第1のFETと、
第2のバンド構造を有する第2のチャネルを備えた第2のFETと
を備え、
前記第1のFET及び前記第2のFETは同一のチャネル・ドーピング、ソース及びドレイン構造体を有する、
集積回路。
【請求項8】
前記第1のFETと前記第2のFETは、チャネル材料のバンド構造の違いにより異なる閾値電圧Vtを有する、請求項7に記載の集積回路。
【請求項9】
前記第1のFET及び前記第2のFETは電圧基準回路をもたらす、請求項8に記載の集積回路。
【請求項10】
前記第1のFET及び前記第2のFETは電流基準回路をもたらす、請求項8に記載の集積回路。
【請求項11】
前記第1のFETはSi(1−x)Gex化合物半導体のチャネルを備え、前記第2のFETはSi(1−y)Geyのチャネルを備え、
xはyに等しくない、
請求項7に記載の集積回路。
【請求項12】
x=0である、請求項7に記載の集積回路。
【請求項13】
集積回路を設計し、製造し、又はテストするための、機械可読媒体内に具体化された設計構造体であって、
第1のバンド構造及び第1の型をもたらす第1の原子比の第1の化合物半導体のチャネルを備えた第1のFETと、
第2のバンド構造及び第1の型をもたらす第2の原子比の第2の化合物半導体のチャネルを備えた第2のFETと
を備え、
前記第1の化合物半導体は前記第2の化合物半導体とは異なり、その結果、前記第1のFETは前記第2のバンド構造と異なる第1のバンド構造を有し、前記第2のFETの閾値電圧とは異なる閾値電圧を生じる、
前記設計構造体。
【請求項14】
前記設計構造体はネットリストを含む、請求項13に記載の設計構造体。
【請求項15】
前記設計構造体は、集積回路のレイアウト・データの交換に用いられるデータ形式で記憶媒体上又はプログラム可能ゲート・アレイ内に常駐する、請求項13に記載の設計構造体。
【請求項16】
Si(1−x)Gex化合物半導体のチャネルを備えた第1の型の第1のFETを形成するステップと、
Si(1−y)Geyのチャネルを備えた第1の型の第2のFETを形成するステップと
を含み、
xはyに等しくない、
半導体デバイスを形成する方法。
【請求項17】
x=0である、請求項16に記載の方法。
【請求項18】
前記第1のFETと前記第2のFETは、チャネル材料の価電子帯エネルギーの違いにより異なる閾値電圧を有する、請求項16に記載の方法。
【請求項1】
第1のバンド構造及び第1の型をもたらす第1の原子比の第1の化合物半導体のチャネルを備えた第1のFETと、
第2のバンド構造及び第1の型をもたらす第2の原子比の第2の化合物半導体のチャネルを備えた第2のFETと
を備え、
前記第1の化合物半導体は前記第2の化合物半導体とは異なり、その結果、前記第1のFETは前記第2のバンド構造と異なる第1のバンド構造を有し、前記第2のFETの閾値電圧とは異なる閾値電圧を生じる、
半導体デバイス構造体。
【請求項2】
前記第1の化合物半導体はSi(1−x)Gex化合物半導体を含み、
前記第2の化合物半導体はSi(1−y)Geyを含み、
xはyに等しくない、
請求項1に記載の構造体。
【請求項3】
x=0である、請求項2に記載の構造体。
【請求項4】
前記第1のFETと前記第2のFETは、チャネル材料の価電子帯エネルギーの違いにより異なる閾値電圧Vtを有する、請求項2に記載の構造体。
【請求項5】
前記第1のFET及び前記第2のFETはSOI FETである、請求項4に記載の構造体。
【請求項6】
前記第1のFETは、x=0を有し、前記第2のFETと実質的に同じチャネル・ドーピングを有し、そして前記第2のFETより高い閾値電圧Vtを有する、請求項5に記載の構造体。
【請求項7】
第1のバンド構造を有する第1のチャネルを備えた第1のFETと、
第2のバンド構造を有する第2のチャネルを備えた第2のFETと
を備え、
前記第1のFET及び前記第2のFETは同一のチャネル・ドーピング、ソース及びドレイン構造体を有する、
集積回路。
【請求項8】
前記第1のFETと前記第2のFETは、チャネル材料のバンド構造の違いにより異なる閾値電圧Vtを有する、請求項7に記載の集積回路。
【請求項9】
前記第1のFET及び前記第2のFETは電圧基準回路をもたらす、請求項8に記載の集積回路。
【請求項10】
前記第1のFET及び前記第2のFETは電流基準回路をもたらす、請求項8に記載の集積回路。
【請求項11】
前記第1のFETはSi(1−x)Gex化合物半導体のチャネルを備え、前記第2のFETはSi(1−y)Geyのチャネルを備え、
xはyに等しくない、
請求項7に記載の集積回路。
【請求項12】
x=0である、請求項7に記載の集積回路。
【請求項13】
集積回路を設計し、製造し、又はテストするための、機械可読媒体内に具体化された設計構造体であって、
第1のバンド構造及び第1の型をもたらす第1の原子比の第1の化合物半導体のチャネルを備えた第1のFETと、
第2のバンド構造及び第1の型をもたらす第2の原子比の第2の化合物半導体のチャネルを備えた第2のFETと
を備え、
前記第1の化合物半導体は前記第2の化合物半導体とは異なり、その結果、前記第1のFETは前記第2のバンド構造と異なる第1のバンド構造を有し、前記第2のFETの閾値電圧とは異なる閾値電圧を生じる、
前記設計構造体。
【請求項14】
前記設計構造体はネットリストを含む、請求項13に記載の設計構造体。
【請求項15】
前記設計構造体は、集積回路のレイアウト・データの交換に用いられるデータ形式で記憶媒体上又はプログラム可能ゲート・アレイ内に常駐する、請求項13に記載の設計構造体。
【請求項16】
Si(1−x)Gex化合物半導体のチャネルを備えた第1の型の第1のFETを形成するステップと、
Si(1−y)Geyのチャネルを備えた第1の型の第2のFETを形成するステップと
を含み、
xはyに等しくない、
半導体デバイスを形成する方法。
【請求項17】
x=0である、請求項16に記載の方法。
【請求項18】
前記第1のFETと前記第2のFETは、チャネル材料の価電子帯エネルギーの違いにより異なる閾値電圧を有する、請求項16に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2010−153787(P2010−153787A)
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願番号】特願2009−227678(P2009−227678)
【出願日】平成21年9月30日(2009.9.30)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公開日】平成22年7月8日(2010.7.8)
【国際特許分類】
【出願日】平成21年9月30日(2009.9.30)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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