半導体装置
【課題】製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御する。
【解決手段】半導体層１に互いに間隔をもって形成されたソース１１ｓ及びドレイン１１ｄ，１３ｄと、ソース１１ｓとドレイン１１ｄ，１３ｄの間の半導体層１上にゲート絶縁膜５を介して形成されたゲート電極７とをもつＭＯＳトランジスタを備えている。ＭＯＳトランジスタで、ソース１１ｓは上方から見てゲート電極７とは間隔をもつ位置に形成されている。ドレイン１３ｄは上方から見てゲート電極７に一部重複する位置に形成されている。上方から見たソース１１ｓとゲート電極７の間の距離ＡはＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。
【解決手段】半導体層１に互いに間隔をもって形成されたソース１１ｓ及びドレイン１１ｄ，１３ｄと、ソース１１ｓとドレイン１１ｄ，１３ｄの間の半導体層１上にゲート絶縁膜５を介して形成されたゲート電極７とをもつＭＯＳトランジスタを備えている。ＭＯＳトランジスタで、ソース１１ｓは上方から見てゲート電極７とは間隔をもつ位置に形成されている。ドレイン１３ｄは上方から見てゲート電極７に一部重複する位置に形成されている。上方から見たソース１１ｓとゲート電極７の間の距離ＡはＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体層に互いに間隔をもって形成されたソース及びドレインと、ソースとドレインの間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とをもつＭＯＳトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）などに代表されるように、半導体装置製造プロセスを用いて微細化したマイクロマシーンや半導体センサ装置が開発されている（例えば特許文献１を参照）。
しかし、そのほとんどがＳＯＩ（Silicon On Insulator）基板に作りこんだものであり、センサーを駆動させる回路や制御する回路は別チップとして開発する必要がある。
【０００３】
また、半導体基板に形成されるＭＯＳトランジスタとしてＬＤＤ（Lightly Doped Drain）構造をもつものがある（例えば特許文献２，３を参照）。
図８に従来のＬＤＤ構造ＭＯＳトランジスタの概略的な断面図を示す。
【０００４】
図８に示すように、半導体基板１０１の表面に素子分離用のＳＴＩ（Shallow Trench Isolation）１０３が形成されている。ＳＴＩ１０３で囲まれた領域内の半導体基板１０１上にゲート酸化膜１０５を介してゲート電極１０７が形成されている。ゲート電極１０７の側面にサイドウォールスペーサ１０９が形成されている。ＳＴＩ１０３で囲まれた領域内の半導体基板１０１表面にゲート電極１０７を挟んで２つの低濃度拡散層１１１ｓ，１１１ｄが互いに間隔をもって形成されている。ＳＴＩ１０３で囲まれた領域内の半導体基板１０１表面には、ゲート電極１０７を挟んで低濃度拡散層１１１ｓ，１１１ｄよりも深く形成された２つの高濃度拡散層１１３ｓ，１１３ｄも形成されている。
【０００５】
低濃度拡散層１１１ｓ，１１１ｄは、ゲート電極１０７の端部をマスクにして半導体基板１０１に注入されたイオン種が熱拡散されて形成されたものであり、上方から見て一部分がゲート電極１０７と重複している。
高濃度拡散層１１３ｓ，１１３ｄは、サイドウォールスペーサ１０９をマスクにして半導体基板１０１に注入されたイオン種が熱拡散されて形成されたものであり、上方から見てゲート電極１０７とは間隔をもって配置されている。
【０００６】
特許文献２，３には、ＬＤＤ構造ＭＯＳトランジスタにおいて、サイドウォールスペーサの幅寸法を変えることでＬＤＤ構造ＭＯＳトランジスタの特性を変化させることができることが記載されている。
【０００７】
【特許文献１】特開２００７−０３３３５５号公報
【特許文献２】特開平６−１８１２９３号公報
【特許文献３】特開２０００−１００９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体層に互いに間隔をもって形成されたソース及びドレインと、ソースとドレインの間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とをもつＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタで、上方から見て、上記ソースは上記ゲート電極とは間隔をもつ位置に形成され、上記ドレインは上記ゲート電極に隣接又は一部重複する位置に形成されており、上方から見た上記ソースと上記ゲート電極の間の距離は上記ＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されているものである。
【００１０】
本発明の半導体装置において、上方から見た上記ソースと上記ゲート電極の間の距離が互いに異なっている複数の上記ＭＯＳトランジスタを同一半導体層上に備えているようにしてもよい。
【００１１】
また、上記複数のＭＯＳトランジスタにおいて、上方から見た上記ソースと上記ゲート電極の間の距離が大きいものほど大きいチャネル幅寸法を備えている例を挙げることができる。
この場合、基準電流発生回路と、上記基準電流発生回路から出力される基準電流と上記ＭＯＳトランジスタのドレイン電流とを比較する比較回路を上記複数のＭＯＳトランジスタごとに備えているようにしてもよい。
【発明の効果】
【００１２】
本発明の半導体装置では、ＭＯＳトランジスタで、上方から見て、ソースはゲート電極とは間隔をもつ位置に形成され、ドレインはゲート電極に隣接又は一部重複する位置に形成されており、上方から見たソースとゲート電極の間の距離はＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されているようにした。
図８に示したように、従来のＭＯＳトランジスタでは、ソース及びドレインの両方が上方から見てゲート電極と一部重複又は隣接している。そして、従来のＭＯＳトランジスタは温度上昇に対してドレイン電流が減少するドレイン電流−温度特性をもっている。
これに対し、本発明の半導体装置では、ＭＯＳトランジスタにおいて上方から見てソースはゲート電極とは間隔をもつ位置に形成されているようにした。このＭＯＳトランジスタでは、ソースとゲート電極の間の距離をある寸法以上に取ると、温度が高くなるにつれて、同じバイアス条件下でドレイン電流を多く流すことができるドレイン電流−温度特性をもつようになる。また、ソース−ゲート電極間の距離に依存して流れ始める温度が異なり、ソース−ゲート電極間の距離を長くとると、高温にならないと電流が流せなくなる。
また、ソースをゲート電極とは間隔をもつ位置に形成する場合、通常のＭＯＳトランジスタ形成工程において、ソースを形成するためのイオン注入時に用いるフォトマスクのパターンを変更するだけでよい。
また、本発明の半導体装置は、ＳＯＩ基板のみならず、シリコン基板などの通常の半導体基板を用いて形成することができる。
このように、本発明の半導体装置によれば、製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御することができる。
このＭＯＳトランジスタは、例えば所定温度で回路をオフさせたいときなど、温度による回路スイッチとして用いることができる。
【００１３】
本発明の半導体装置において、上方から見たソースとゲート電極の間の距離が互いに異なっている複数のＭＯＳトランジスタを同一半導体層上に備えているようにすれば、それらのＭＯＳトランジスタでは電流が流れ始める温度が異なるため、それらのＭＯＳトランジスタのドレイン電流を監視することにより、温度センサとして用いることができる。
【００１４】
チャネル幅寸法が同じ場合、ソースとゲート電極の間の距離が大きくなると、同じバイアス条件下でＭＯＳトランジスタが流せる電流が小さくなる。
そこで、上記複数のＭＯＳトランジスタにおいて、上方から見たソースとゲート電極の間の距離が大きいものほど大きいチャネル幅寸法を備えているようにすれば、同じバイアス条件下で各ＭＯＳトランジスタにおいて同程度の電流を流すことができるようになる。
【００１５】
チャネル幅寸法を調整した上記複数のＭＯＳトランジスタを備えている場合、基準電流発生回路と、その基準電流発生回路から出力される基準電流とＭＯＳトランジスタのドレイン電流とを比較する比較回路を複数のＭＯＳトランジスタごとに備えているようにすれば、各比較回路の出力を監視することにより、温度センサとして用いることができる。
【発明を実施するための最良の形態】
【００１６】
図１は一実施例を概略的に示す断面図である。
シリコン基板に形成されたＰ型ウエル（半導体層）１の表面に素子分離用のＳＴＩ３が形成されている。ＳＴＩ３で囲まれた領域内のＰ型ウエル１上にゲート酸化膜（ゲート絶縁膜）５を介してポリシリコン膜パターンからなるゲート電極７が形成されている。
【００１７】
ゲート電極７の側面にＨＴＯ（High Temperature Oxide）膜からなるサイドウォールスペーサ９が形成されている。ＳＴＩ３で囲まれた領域内のＰ型ウエル１表面にゲート電極７を挟んで２つの高濃度拡散層１１ｓ，１１ｄが互いに間隔をもって形成されている。ＳＴＩ３で囲まれた領域内のＰ型ウエル１表面には、高濃度拡散層１１ｄのゲート電極７側の端部に隣接して形成された低濃度拡散層１３ｄも形成されている。低濃度拡散層１３ｄは、高濃度拡散層１１ｓとは間隔をもって、高濃度拡散層１１ｓ，１１ｄよりも浅く形成されている。これにより、ＭＯＳトランジスタが形成されている。
【００１８】
高濃度拡散層１１ｓはＭＯＳトランジスタのソースを構成する。高濃度拡散層１１ｓは上方からみてゲート電極７とは寸法Ａだけ間隔をもつ位置に形成されている。寸法Ａは、ＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。例えば、寸法Ａは、ウエル濃度にも関係するが、１μ以下、好ましくは０.２〜０.５μｍ程度である。
【００１９】
高濃度拡散層１１ｄ及び低濃度拡散層１３ｄはＭＯＳトランジスタのドレインを構成する。高濃度拡散層１１ｄは上方からみてゲート電極７とは間隔をもつ位置に形成されている。低濃度拡散層１３ｄは上方から見て一部分がゲート電極７と重複している。
このように、ＭＯＳトランジスタでは、上方から見て、ソースはゲート電極７とは間隔をもつ位置に形成され、ドレインはゲート電極７に一部重複する位置に形成されている。
【００２０】
図２は図１に示した半導体装置の製造工程を説明するための概略的な工程断面図である。図２中のかっこ数字は以下に説明する製造工程に対応している。図２を参照してこの製造工程を説明する。
【００２１】
（１）抵抗率が２０Ω・ｃｍ程度のＰ型シリコン基板に、ボロンを例えば５０ＫｅＶ、１.０×１０16ｃｍ-2程度の条件でイオン注入する。その後、１１５０℃、８時間の条件で熱拡散処理を行ない、Ｐ型ウエル１を形成する。写真製版技術及びエッチング技術を用いてＰ型ウエル１表面に溝を形成する。その溝にシリコン酸化膜を埋め込んで、ＭＯＳトランジスタの形成領域を画定するための素子分離用のＳＴＩ３を形成する。ここで、Ｐ型ウエルを形成するためのボロン注入時のドーズ量として１.０×１０16ｃｍ-2程度の条件を用いているが、これに限定されるものではない。また、ＭＯＳトランジスタの形成領域を画定するための素子分離用絶縁膜はＳＴＩ３に限らず、他の絶縁膜、例えばＬＯＣＯＳ（local oxidation of silicon）酸化膜であってもよい。
【００２２】
（２）熱酸化処理を施してＰ型ウエル１表面にゲート酸化膜５を１０ｎｍ（ナノメートル）程度の膜厚で形成する。ゲート酸化膜５上及びＳＴＩ３上にポリシリコン膜を３００ｎｍ程度の膜厚で形成する。そのポリシリコン膜を写真製版技術及びエッチング技術を用いてパターニングしてポリシリコン膜パターンからなるゲート電極７を形成する。
【００２３】
（３）写真製版技術により、ドレイン形成予定位置に開口をもつフォトレジスト１５を形成する。フォトレジスト１５の開口にはドレイン形成予定位置のＰ型ウエル１部分、並びにドレイン形成予定位置の近傍のゲート電極７端部及びＳＴＩ３の端部が露出している。ソース形成予定位置のＰ型ウエル１部分はフォトレジスト１５によって覆われている。リンを例えば３０ｋｅＶ、５.０×１０13ｃｍ-2程度の条件でイオン注入する。図２（３）では注入したリンを符号１３ｄで示している。
【００２４】
（４）フォトレジスト１５を除去する。ＨＴＯ膜を１５０ｎｍ程度の膜厚で堆積形成する。ＨＴＯ膜に対してエッチバック処理を施して、ゲート電極７の側面にサイドウォールスペーサ９を形成する。
【００２５】
（５）写真製版技術により、ソース形成予定位置及びドレイン形成予定位置に開口をもつフォトレジスト１７を形成する。ドレイン形成予定位置に対応するフォトレジスト１７の開口には、ドレイン形成予定位置のＰ型ウエル１部分、並びにドレイン形成予定位置の近傍のゲート電極７端部、サイドウォールスペーサ９及びＳＴＩ３の端部が露出している。ソース形成予定位置に対応するフォトレジスト１７の開口には、ソース形成予定位置のＰ型ウエル１部分及びソース形成予定位置の近傍のＳＴＩ３の端部が露出している。例えばヒ素を５０ｋｅＶ、５.０×１０15ｃｍ-2程度の条件でイオン注入する。レジストパターン１７を除去する。９００℃、６０分の条件で熱拡散処理を施して高濃度拡散層１１ｓからなるソースを形成し、高濃度拡散層１１ｄ及び低濃度拡散層１３ｄからなるドレインを形成する。この製造方法例では、フォトレジスト１７はソース形成予定位置とゲート電極７の間のＰ型ウエル１部分上も覆っている。ただし、ソースとゲート電極７の間の設定寸法によっては、ソース形成予定位置に隣接するサイドウォールスペーサをイオン注入マスクとしてもよい。
【００２６】
図３及び図４は、図１に示した実施例についてソース−ゲート電極間の距離Ａを０.０μｍ〜０.５μｍの間で０.１μｍ単位で変化させたときの温度特性を示す図である。図３には距離Ａが０.０μｍ、０.１μｍ、０.２μｍのものを示し、図４には距離Ａが０.３μｍ、０.４μｍ、０.５μｍのものを示す。図３及び図４において縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸はドレイン電圧（単位はボルト（Ｖ））を示す。なお、縦軸の「Ｅ」は１０のべき乗を示す。ここではチャネル幅を２５μｍとし、ソースと基板を接地電圧に接続し、ゲート電極に６Ｖの電圧を印加した。
【００２７】
図３のＡ＝０.０μｍのグラフに示すように、上方から見てソースとゲート電極が隣接しているＭＯＳトランジスタは、温度が上昇するにつれてドレイン電流が低下する温度特性をもっている。
これに対し、図３のＡ＝０.２μｍのグラフ、図４のＡ＝０.３μｍのグラフ、図４のＡ＝０.４μｍのグラフ、図４のＡ＝０.５μｍのグラフに示すよう、上方から見てソースとゲート電極を一定寸法以上の間隔をもって配置したＭＯＳトランジスタは、温度が上昇するにつれてドレイン電流が増加する温度特性をもっているのがわかる。
また、図３のＡ＝０.５μｍのグラフから分かるように、ソース−ゲート電極間の距離Ａを調整することにより、ドレイン電流の飽和領域においてほとんど温度依存性をもたないＭＯＳトランジスタを形成することもできる。
【００２８】
図５は、図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させたときの温度特性を示す図である。図５において縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。なお、縦軸の「Ｅ」は１０のべき乗を示す。ここではチャネル幅を２５μｍとし、ソースと基板を接地電圧に接続し、ドレイン及びゲート電極に６Ｖの電圧を印加した。
【００２９】
図５から、同一のバイアス条件下では、ソース−ゲート電極間の距離Ａが大きくなるほどドレイン電流が低下するのがわかる。
【００３０】
図６は、図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させるとともに、距離Ａが大きいものほど大きいチャネル幅寸法をもたせたときの温度特性を示す図である。図６において縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。なお、縦軸の「Ｅ」は１０のべき乗を示す。ここではソースと基板を接地電圧に接続し、ドレイン及びゲート電極に６Ｖの電圧を印加した。また、距離Ａ＝０.２μｍのＭＯＳトランジスタのチャネル幅を２５μｍ、距離Ａ＝０.３μｍのＭＯＳトランジスタのチャネル幅を１２５μｍ、距離Ａ＝０.４μｍのＭＯＳトランジスタのチャネル幅を３０００μｍ、距離Ａ＝０.５μｍのＭＯＳトランジスタのチャネル幅を６２５００μｍとした。
【００３１】
図６から、ソース−ゲート電極間の距離Ａが大きいものほど大きいチャネル幅寸法を備えているようにすれば、同じバイアス条件下で各ＭＯＳトランジスタにおいて同程度の電流を流すことができるようになるのがわかる。また、互いにソース−ゲート電極間の距離Ａ及びチャネル幅の寸法が異なる４つのＭＯＳトランジスタでは、温度特性の傾斜が互いに異なっていることも分かる。
【００３２】
図７は他の実施例を説明するための図表である。
同一基板上に、図１に示したＭＯＳトランジスタと同様の構造をもつ３つのＭＯＳトランジスタを形成する。ここではＭＯＳトランジスタとして、図６で用いたＭＯＳトランジスタのうちソース−ゲート電極間の距離Ａが０.３μｍ、０.４μｍ、０.５μｍのものを用いた。これらのＭＯＳトランジスタの温度特性は図６に示したものと同じである。
同一基板上に基準電流Ｉｒｅｆを発生させるための基準電流発生回路を形成する。さらに、同一基板上に、基準電流ＩｒｅｆとＭＯＳトランジスタのドレイン電流とを比較するための比較回路を３つのＭＯＳトランジスタごとに形成する。
【００３３】
基準電流Ｉｒｅｆを例えば３.０×１０-4Ａとする。このとき、例えば、２５℃の場合、図６も参照すると、距離Ａが０.３μｍ、０.４μｍ、０.５μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以下のため、それらのＭＯＳトランジスタが接続された比較回路の出力は「Ｌ」である。
【００３４】
さらに、５０℃の場合、距離Ａが０.４μｍ、０.５μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以下のため、それらのＭＯＳトランジスタが接続された比較回路の出力は「Ｌ」である。これに対し、距離Ａが０.３μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以上であるため、そのＭＯＳトランジスタが接続された比較回路の出力は「Ｈ」である。
また、１００℃の場合、距離Ａが０.３μｍ、０.４μｍ、０.５μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以上であるため、それらのＭＯＳトランジスタが接続された比較回路の出力は「Ｈ」である。
【００３５】
このように、比較回路により３つのＭＯＳトランジスタの出力電流と基準電流Ｉｒｅｆとを比較することで、温度を読み取ることができる。
さらに、ソース−ゲート電極間の距離Ａ及びチャネル幅Ｗなどを調整した多数のＭＯＳトランジスタを配置することにより、さらに細かな温度を読み取ることが可能となる。
【００３６】
また、基準電流発生回路として様々な回路が提案されているが、例えば、図６で用いた距離Ａ＝０.２μｍ、チャネル幅Ｗ＝２５μｍのＭＯＳトランジスタを用いてもよい。この場合、図６からわかるように、５０℃、７５℃、１００℃について温度検出が可能になる。
【００３７】
以上、本発明の実施例を説明したが、材料、形状、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００３８】
例えば、上記実施例では、ＭＯＳトランジスタとしてドレインが二重拡散構造のものをもちいているが、ドレインは単層の拡散層によって形成されていてもよい。また、ソースは二重拡散構造であってもよい。すなわち、本発明の半導体装置において、ＭＯＳトランジスタで、上方から見て、ソースはゲート電極とは間隔をもつ位置に形成され、ドレインはゲート電極に隣接又は一部重複する位置に形成されていればよい。
【００３９】
また、上記実施例ではＭＯＳトランジスタとしてＮチャネルＭＯＳトランジスタを用いているが、ＰチャネルＭＯＳトランジスタを用いた場合であっても同様の作用及び効果が得られる。
【図面の簡単な説明】
【００４０】
【図１】一実施例を概略的に示す断面図である。
【図２】図１に示した半導体装置の製造工程を説明するための概略的な工程断面図である。
【図３】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.０μｍ〜０.２μｍの間で０.１μｍ単位で変化させたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸はドレイン電圧（単位はボルト（Ｖ））を示す。
【図４】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.３μｍ〜０.５μｍの間で０.１μｍ単位で変化させたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸はドレイン電圧（単位はボルト（Ｖ））を示す。
【図５】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。
【図６】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させるとともに、距離Ａが大きいものほど大きいチャネル幅寸法をもたせたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。
【図７】他の実施例を説明するための図表である。
【図８】従来のＬＤＤ構造ＭＯＳトランジスタを示す概略的な断面図である。
【符号の説明】
【００４１】
１ Ｐ型ウエル（半導体層）
３ ＳＴＩ
５ ゲート酸化膜（ゲート絶縁膜）
７ ゲート電極
９ サイドウォールスペーサ
１１ｓ ソース用の高濃度拡散層
１１ｄ ドレイン用の高濃度拡散層
１３ｄ ドレイン用の低濃度拡散層
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体層に互いに間隔をもって形成されたソース及びドレインと、ソースとドレインの間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とをもつＭＯＳトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）などに代表されるように、半導体装置製造プロセスを用いて微細化したマイクロマシーンや半導体センサ装置が開発されている（例えば特許文献１を参照）。
しかし、そのほとんどがＳＯＩ（Silicon On Insulator）基板に作りこんだものであり、センサーを駆動させる回路や制御する回路は別チップとして開発する必要がある。
【０００３】
また、半導体基板に形成されるＭＯＳトランジスタとしてＬＤＤ（Lightly Doped Drain）構造をもつものがある（例えば特許文献２，３を参照）。
図８に従来のＬＤＤ構造ＭＯＳトランジスタの概略的な断面図を示す。
【０００４】
図８に示すように、半導体基板１０１の表面に素子分離用のＳＴＩ（Shallow Trench Isolation）１０３が形成されている。ＳＴＩ１０３で囲まれた領域内の半導体基板１０１上にゲート酸化膜１０５を介してゲート電極１０７が形成されている。ゲート電極１０７の側面にサイドウォールスペーサ１０９が形成されている。ＳＴＩ１０３で囲まれた領域内の半導体基板１０１表面にゲート電極１０７を挟んで２つの低濃度拡散層１１１ｓ，１１１ｄが互いに間隔をもって形成されている。ＳＴＩ１０３で囲まれた領域内の半導体基板１０１表面には、ゲート電極１０７を挟んで低濃度拡散層１１１ｓ，１１１ｄよりも深く形成された２つの高濃度拡散層１１３ｓ，１１３ｄも形成されている。
【０００５】
低濃度拡散層１１１ｓ，１１１ｄは、ゲート電極１０７の端部をマスクにして半導体基板１０１に注入されたイオン種が熱拡散されて形成されたものであり、上方から見て一部分がゲート電極１０７と重複している。
高濃度拡散層１１３ｓ，１１３ｄは、サイドウォールスペーサ１０９をマスクにして半導体基板１０１に注入されたイオン種が熱拡散されて形成されたものであり、上方から見てゲート電極１０７とは間隔をもって配置されている。
【０００６】
特許文献２，３には、ＬＤＤ構造ＭＯＳトランジスタにおいて、サイドウォールスペーサの幅寸法を変えることでＬＤＤ構造ＭＯＳトランジスタの特性を変化させることができることが記載されている。
【０００７】
【特許文献１】特開２００７−０３３３５５号公報
【特許文献２】特開平６−１８１２９３号公報
【特許文献３】特開２０００−１００９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体層に互いに間隔をもって形成されたソース及びドレインと、ソースとドレインの間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とをもつＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタで、上方から見て、上記ソースは上記ゲート電極とは間隔をもつ位置に形成され、上記ドレインは上記ゲート電極に隣接又は一部重複する位置に形成されており、上方から見た上記ソースと上記ゲート電極の間の距離は上記ＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されているものである。
【００１０】
本発明の半導体装置において、上方から見た上記ソースと上記ゲート電極の間の距離が互いに異なっている複数の上記ＭＯＳトランジスタを同一半導体層上に備えているようにしてもよい。
【００１１】
また、上記複数のＭＯＳトランジスタにおいて、上方から見た上記ソースと上記ゲート電極の間の距離が大きいものほど大きいチャネル幅寸法を備えている例を挙げることができる。
この場合、基準電流発生回路と、上記基準電流発生回路から出力される基準電流と上記ＭＯＳトランジスタのドレイン電流とを比較する比較回路を上記複数のＭＯＳトランジスタごとに備えているようにしてもよい。
【発明の効果】
【００１２】
本発明の半導体装置では、ＭＯＳトランジスタで、上方から見て、ソースはゲート電極とは間隔をもつ位置に形成され、ドレインはゲート電極に隣接又は一部重複する位置に形成されており、上方から見たソースとゲート電極の間の距離はＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されているようにした。
図８に示したように、従来のＭＯＳトランジスタでは、ソース及びドレインの両方が上方から見てゲート電極と一部重複又は隣接している。そして、従来のＭＯＳトランジスタは温度上昇に対してドレイン電流が減少するドレイン電流−温度特性をもっている。
これに対し、本発明の半導体装置では、ＭＯＳトランジスタにおいて上方から見てソースはゲート電極とは間隔をもつ位置に形成されているようにした。このＭＯＳトランジスタでは、ソースとゲート電極の間の距離をある寸法以上に取ると、温度が高くなるにつれて、同じバイアス条件下でドレイン電流を多く流すことができるドレイン電流−温度特性をもつようになる。また、ソース−ゲート電極間の距離に依存して流れ始める温度が異なり、ソース−ゲート電極間の距離を長くとると、高温にならないと電流が流せなくなる。
また、ソースをゲート電極とは間隔をもつ位置に形成する場合、通常のＭＯＳトランジスタ形成工程において、ソースを形成するためのイオン注入時に用いるフォトマスクのパターンを変更するだけでよい。
また、本発明の半導体装置は、ＳＯＩ基板のみならず、シリコン基板などの通常の半導体基板を用いて形成することができる。
このように、本発明の半導体装置によれば、製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御することができる。
このＭＯＳトランジスタは、例えば所定温度で回路をオフさせたいときなど、温度による回路スイッチとして用いることができる。
【００１３】
本発明の半導体装置において、上方から見たソースとゲート電極の間の距離が互いに異なっている複数のＭＯＳトランジスタを同一半導体層上に備えているようにすれば、それらのＭＯＳトランジスタでは電流が流れ始める温度が異なるため、それらのＭＯＳトランジスタのドレイン電流を監視することにより、温度センサとして用いることができる。
【００１４】
チャネル幅寸法が同じ場合、ソースとゲート電極の間の距離が大きくなると、同じバイアス条件下でＭＯＳトランジスタが流せる電流が小さくなる。
そこで、上記複数のＭＯＳトランジスタにおいて、上方から見たソースとゲート電極の間の距離が大きいものほど大きいチャネル幅寸法を備えているようにすれば、同じバイアス条件下で各ＭＯＳトランジスタにおいて同程度の電流を流すことができるようになる。
【００１５】
チャネル幅寸法を調整した上記複数のＭＯＳトランジスタを備えている場合、基準電流発生回路と、その基準電流発生回路から出力される基準電流とＭＯＳトランジスタのドレイン電流とを比較する比較回路を複数のＭＯＳトランジスタごとに備えているようにすれば、各比較回路の出力を監視することにより、温度センサとして用いることができる。
【発明を実施するための最良の形態】
【００１６】
図１は一実施例を概略的に示す断面図である。
シリコン基板に形成されたＰ型ウエル（半導体層）１の表面に素子分離用のＳＴＩ３が形成されている。ＳＴＩ３で囲まれた領域内のＰ型ウエル１上にゲート酸化膜（ゲート絶縁膜）５を介してポリシリコン膜パターンからなるゲート電極７が形成されている。
【００１７】
ゲート電極７の側面にＨＴＯ（High Temperature Oxide）膜からなるサイドウォールスペーサ９が形成されている。ＳＴＩ３で囲まれた領域内のＰ型ウエル１表面にゲート電極７を挟んで２つの高濃度拡散層１１ｓ，１１ｄが互いに間隔をもって形成されている。ＳＴＩ３で囲まれた領域内のＰ型ウエル１表面には、高濃度拡散層１１ｄのゲート電極７側の端部に隣接して形成された低濃度拡散層１３ｄも形成されている。低濃度拡散層１３ｄは、高濃度拡散層１１ｓとは間隔をもって、高濃度拡散層１１ｓ，１１ｄよりも浅く形成されている。これにより、ＭＯＳトランジスタが形成されている。
【００１８】
高濃度拡散層１１ｓはＭＯＳトランジスタのソースを構成する。高濃度拡散層１１ｓは上方からみてゲート電極７とは寸法Ａだけ間隔をもつ位置に形成されている。寸法Ａは、ＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。例えば、寸法Ａは、ウエル濃度にも関係するが、１μ以下、好ましくは０.２〜０.５μｍ程度である。
【００１９】
高濃度拡散層１１ｄ及び低濃度拡散層１３ｄはＭＯＳトランジスタのドレインを構成する。高濃度拡散層１１ｄは上方からみてゲート電極７とは間隔をもつ位置に形成されている。低濃度拡散層１３ｄは上方から見て一部分がゲート電極７と重複している。
このように、ＭＯＳトランジスタでは、上方から見て、ソースはゲート電極７とは間隔をもつ位置に形成され、ドレインはゲート電極７に一部重複する位置に形成されている。
【００２０】
図２は図１に示した半導体装置の製造工程を説明するための概略的な工程断面図である。図２中のかっこ数字は以下に説明する製造工程に対応している。図２を参照してこの製造工程を説明する。
【００２１】
（１）抵抗率が２０Ω・ｃｍ程度のＰ型シリコン基板に、ボロンを例えば５０ＫｅＶ、１.０×１０16ｃｍ-2程度の条件でイオン注入する。その後、１１５０℃、８時間の条件で熱拡散処理を行ない、Ｐ型ウエル１を形成する。写真製版技術及びエッチング技術を用いてＰ型ウエル１表面に溝を形成する。その溝にシリコン酸化膜を埋め込んで、ＭＯＳトランジスタの形成領域を画定するための素子分離用のＳＴＩ３を形成する。ここで、Ｐ型ウエルを形成するためのボロン注入時のドーズ量として１.０×１０16ｃｍ-2程度の条件を用いているが、これに限定されるものではない。また、ＭＯＳトランジスタの形成領域を画定するための素子分離用絶縁膜はＳＴＩ３に限らず、他の絶縁膜、例えばＬＯＣＯＳ（local oxidation of silicon）酸化膜であってもよい。
【００２２】
（２）熱酸化処理を施してＰ型ウエル１表面にゲート酸化膜５を１０ｎｍ（ナノメートル）程度の膜厚で形成する。ゲート酸化膜５上及びＳＴＩ３上にポリシリコン膜を３００ｎｍ程度の膜厚で形成する。そのポリシリコン膜を写真製版技術及びエッチング技術を用いてパターニングしてポリシリコン膜パターンからなるゲート電極７を形成する。
【００２３】
（３）写真製版技術により、ドレイン形成予定位置に開口をもつフォトレジスト１５を形成する。フォトレジスト１５の開口にはドレイン形成予定位置のＰ型ウエル１部分、並びにドレイン形成予定位置の近傍のゲート電極７端部及びＳＴＩ３の端部が露出している。ソース形成予定位置のＰ型ウエル１部分はフォトレジスト１５によって覆われている。リンを例えば３０ｋｅＶ、５.０×１０13ｃｍ-2程度の条件でイオン注入する。図２（３）では注入したリンを符号１３ｄで示している。
【００２４】
（４）フォトレジスト１５を除去する。ＨＴＯ膜を１５０ｎｍ程度の膜厚で堆積形成する。ＨＴＯ膜に対してエッチバック処理を施して、ゲート電極７の側面にサイドウォールスペーサ９を形成する。
【００２５】
（５）写真製版技術により、ソース形成予定位置及びドレイン形成予定位置に開口をもつフォトレジスト１７を形成する。ドレイン形成予定位置に対応するフォトレジスト１７の開口には、ドレイン形成予定位置のＰ型ウエル１部分、並びにドレイン形成予定位置の近傍のゲート電極７端部、サイドウォールスペーサ９及びＳＴＩ３の端部が露出している。ソース形成予定位置に対応するフォトレジスト１７の開口には、ソース形成予定位置のＰ型ウエル１部分及びソース形成予定位置の近傍のＳＴＩ３の端部が露出している。例えばヒ素を５０ｋｅＶ、５.０×１０15ｃｍ-2程度の条件でイオン注入する。レジストパターン１７を除去する。９００℃、６０分の条件で熱拡散処理を施して高濃度拡散層１１ｓからなるソースを形成し、高濃度拡散層１１ｄ及び低濃度拡散層１３ｄからなるドレインを形成する。この製造方法例では、フォトレジスト１７はソース形成予定位置とゲート電極７の間のＰ型ウエル１部分上も覆っている。ただし、ソースとゲート電極７の間の設定寸法によっては、ソース形成予定位置に隣接するサイドウォールスペーサをイオン注入マスクとしてもよい。
【００２６】
図３及び図４は、図１に示した実施例についてソース−ゲート電極間の距離Ａを０.０μｍ〜０.５μｍの間で０.１μｍ単位で変化させたときの温度特性を示す図である。図３には距離Ａが０.０μｍ、０.１μｍ、０.２μｍのものを示し、図４には距離Ａが０.３μｍ、０.４μｍ、０.５μｍのものを示す。図３及び図４において縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸はドレイン電圧（単位はボルト（Ｖ））を示す。なお、縦軸の「Ｅ」は１０のべき乗を示す。ここではチャネル幅を２５μｍとし、ソースと基板を接地電圧に接続し、ゲート電極に６Ｖの電圧を印加した。
【００２７】
図３のＡ＝０.０μｍのグラフに示すように、上方から見てソースとゲート電極が隣接しているＭＯＳトランジスタは、温度が上昇するにつれてドレイン電流が低下する温度特性をもっている。
これに対し、図３のＡ＝０.２μｍのグラフ、図４のＡ＝０.３μｍのグラフ、図４のＡ＝０.４μｍのグラフ、図４のＡ＝０.５μｍのグラフに示すよう、上方から見てソースとゲート電極を一定寸法以上の間隔をもって配置したＭＯＳトランジスタは、温度が上昇するにつれてドレイン電流が増加する温度特性をもっているのがわかる。
また、図３のＡ＝０.５μｍのグラフから分かるように、ソース−ゲート電極間の距離Ａを調整することにより、ドレイン電流の飽和領域においてほとんど温度依存性をもたないＭＯＳトランジスタを形成することもできる。
【００２８】
図５は、図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させたときの温度特性を示す図である。図５において縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。なお、縦軸の「Ｅ」は１０のべき乗を示す。ここではチャネル幅を２５μｍとし、ソースと基板を接地電圧に接続し、ドレイン及びゲート電極に６Ｖの電圧を印加した。
【００２９】
図５から、同一のバイアス条件下では、ソース−ゲート電極間の距離Ａが大きくなるほどドレイン電流が低下するのがわかる。
【００３０】
図６は、図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させるとともに、距離Ａが大きいものほど大きいチャネル幅寸法をもたせたときの温度特性を示す図である。図６において縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。なお、縦軸の「Ｅ」は１０のべき乗を示す。ここではソースと基板を接地電圧に接続し、ドレイン及びゲート電極に６Ｖの電圧を印加した。また、距離Ａ＝０.２μｍのＭＯＳトランジスタのチャネル幅を２５μｍ、距離Ａ＝０.３μｍのＭＯＳトランジスタのチャネル幅を１２５μｍ、距離Ａ＝０.４μｍのＭＯＳトランジスタのチャネル幅を３０００μｍ、距離Ａ＝０.５μｍのＭＯＳトランジスタのチャネル幅を６２５００μｍとした。
【００３１】
図６から、ソース−ゲート電極間の距離Ａが大きいものほど大きいチャネル幅寸法を備えているようにすれば、同じバイアス条件下で各ＭＯＳトランジスタにおいて同程度の電流を流すことができるようになるのがわかる。また、互いにソース−ゲート電極間の距離Ａ及びチャネル幅の寸法が異なる４つのＭＯＳトランジスタでは、温度特性の傾斜が互いに異なっていることも分かる。
【００３２】
図７は他の実施例を説明するための図表である。
同一基板上に、図１に示したＭＯＳトランジスタと同様の構造をもつ３つのＭＯＳトランジスタを形成する。ここではＭＯＳトランジスタとして、図６で用いたＭＯＳトランジスタのうちソース−ゲート電極間の距離Ａが０.３μｍ、０.４μｍ、０.５μｍのものを用いた。これらのＭＯＳトランジスタの温度特性は図６に示したものと同じである。
同一基板上に基準電流Ｉｒｅｆを発生させるための基準電流発生回路を形成する。さらに、同一基板上に、基準電流ＩｒｅｆとＭＯＳトランジスタのドレイン電流とを比較するための比較回路を３つのＭＯＳトランジスタごとに形成する。
【００３３】
基準電流Ｉｒｅｆを例えば３.０×１０-4Ａとする。このとき、例えば、２５℃の場合、図６も参照すると、距離Ａが０.３μｍ、０.４μｍ、０.５μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以下のため、それらのＭＯＳトランジスタが接続された比較回路の出力は「Ｌ」である。
【００３４】
さらに、５０℃の場合、距離Ａが０.４μｍ、０.５μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以下のため、それらのＭＯＳトランジスタが接続された比較回路の出力は「Ｌ」である。これに対し、距離Ａが０.３μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以上であるため、そのＭＯＳトランジスタが接続された比較回路の出力は「Ｈ」である。
また、１００℃の場合、距離Ａが０.３μｍ、０.４μｍ、０.５μｍのＭＯＳトランジスタは出力電流が３.０×１０-4Ａ以上であるため、それらのＭＯＳトランジスタが接続された比較回路の出力は「Ｈ」である。
【００３５】
このように、比較回路により３つのＭＯＳトランジスタの出力電流と基準電流Ｉｒｅｆとを比較することで、温度を読み取ることができる。
さらに、ソース−ゲート電極間の距離Ａ及びチャネル幅Ｗなどを調整した多数のＭＯＳトランジスタを配置することにより、さらに細かな温度を読み取ることが可能となる。
【００３６】
また、基準電流発生回路として様々な回路が提案されているが、例えば、図６で用いた距離Ａ＝０.２μｍ、チャネル幅Ｗ＝２５μｍのＭＯＳトランジスタを用いてもよい。この場合、図６からわかるように、５０℃、７５℃、１００℃について温度検出が可能になる。
【００３７】
以上、本発明の実施例を説明したが、材料、形状、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００３８】
例えば、上記実施例では、ＭＯＳトランジスタとしてドレインが二重拡散構造のものをもちいているが、ドレインは単層の拡散層によって形成されていてもよい。また、ソースは二重拡散構造であってもよい。すなわち、本発明の半導体装置において、ＭＯＳトランジスタで、上方から見て、ソースはゲート電極とは間隔をもつ位置に形成され、ドレインはゲート電極に隣接又は一部重複する位置に形成されていればよい。
【００３９】
また、上記実施例ではＭＯＳトランジスタとしてＮチャネルＭＯＳトランジスタを用いているが、ＰチャネルＭＯＳトランジスタを用いた場合であっても同様の作用及び効果が得られる。
【図面の簡単な説明】
【００４０】
【図１】一実施例を概略的に示す断面図である。
【図２】図１に示した半導体装置の製造工程を説明するための概略的な工程断面図である。
【図３】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.０μｍ〜０.２μｍの間で０.１μｍ単位で変化させたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸はドレイン電圧（単位はボルト（Ｖ））を示す。
【図４】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.３μｍ〜０.５μｍの間で０.１μｍ単位で変化させたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸はドレイン電圧（単位はボルト（Ｖ））を示す。
【図５】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。
【図６】図１に示した実施例についてソース−ゲート電極間の距離Ａを０.２μｍ〜０.５μｍの間で０.１μ単位で変化させるとともに、距離Ａが大きいものほど大きいチャネル幅寸法をもたせたときの温度特性を示す図である。縦軸はドレイン電流（単位はアンペア（Ａ））を示し、横軸は温度（単位は℃）を示す。
【図７】他の実施例を説明するための図表である。
【図８】従来のＬＤＤ構造ＭＯＳトランジスタを示す概略的な断面図である。
【符号の説明】
【００４１】
１ Ｐ型ウエル（半導体層）
３ ＳＴＩ
５ ゲート酸化膜（ゲート絶縁膜）
７ ゲート電極
９ サイドウォールスペーサ
１１ｓ ソース用の高濃度拡散層
１１ｄ ドレイン用の高濃度拡散層
１３ｄ ドレイン用の低濃度拡散層
【特許請求の範囲】
【請求項１】
半導体層に互いに間隔をもって形成されたソース及びドレインと、ソースとドレインの間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とをもつＭＯＳトランジスタを備えた半導体装置において、
前記ＭＯＳトランジスタで、上方から見て、前記ソースは前記ゲート電極とは間隔をもつ位置に形成され、前記ドレインは前記ゲート電極に隣接又は一部重複する位置に形成されており、
上方から見た前記ソースと前記ゲート電極の間の距離は前記ＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されていることを特徴とする半導体装置。
【請求項２】
上方から見た前記ソースと前記ゲート電極の間の距離が互いに異なっている複数の前記ＭＯＳトランジスタを同一半導体層上に備えている請求項１に記載の半導体装置。
【請求項３】
前記複数のＭＯＳトランジスタにおいて、上方から見た前記ソースと前記ゲート電極の間の距離が大きいものほど大きいチャネル幅寸法を備えている請求項２に記載の半導体装置。
【請求項４】
基準電流発生回路と、前記基準電流発生回路から出力される基準電流と前記ＭＯＳトランジスタのドレイン電流とを比較する比較回路を前記複数のＭＯＳトランジスタごとに備えている請求項３に記載の半導体装置。
【請求項１】
半導体層に互いに間隔をもって形成されたソース及びドレインと、ソースとドレインの間の半導体層上にゲート絶縁膜を介して形成されたゲート電極とをもつＭＯＳトランジスタを備えた半導体装置において、
前記ＭＯＳトランジスタで、上方から見て、前記ソースは前記ゲート電極とは間隔をもつ位置に形成され、前記ドレインは前記ゲート電極に隣接又は一部重複する位置に形成されており、
上方から見た前記ソースと前記ゲート電極の間の距離は前記ＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されていることを特徴とする半導体装置。
【請求項２】
上方から見た前記ソースと前記ゲート電極の間の距離が互いに異なっている複数の前記ＭＯＳトランジスタを同一半導体層上に備えている請求項１に記載の半導体装置。
【請求項３】
前記複数のＭＯＳトランジスタにおいて、上方から見た前記ソースと前記ゲート電極の間の距離が大きいものほど大きいチャネル幅寸法を備えている請求項２に記載の半導体装置。
【請求項４】
基準電流発生回路と、前記基準電流発生回路から出力される基準電流と前記ＭＯＳトランジスタのドレイン電流とを比較する比較回路を前記複数のＭＯＳトランジスタごとに備えている請求項３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−５０２３３（Ｐ２０１０−５０２３３Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１２１８９（Ｐ２００８−２１２１８９）
【出願日】平成２０年８月２０日（２００８．８．２０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月２０日（２００８．８．２０）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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