電界効果型装置はキャパシタのプレートをそれぞれ形成する複数のセグメントを有する少なくとも１つのセグメント化されたフィールド・プレートを含んでおり、選択されたセグメントを動的に接続してゲート−ドレイン間容量及びドレイン−ソース間容量を選択的に設定する電子素子に電界効果型装置が接続されている。トランスデューサを送信モードスイッチング装置と、受信モードスイッチング装置との間でスイッチングするスイッチング装置に結合されたトランスデューサを超音波装置が含んでおり、このスイッチング装置は電界効果型装置を含んでいる。
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ショットキーのような動作を有するモノリシック集積パンチスルー・ダイオード。これは、ショットキー金属領域（１６）が第１のｐドープ・ウェル（９）の表面の少なくとも一部に堆積されるときに実現される。ショットキー金属領域（１６）およびｐドープ・ウェル（９）は、ショットキー・ダイオードの金属−半導体−遷移を形成する。順方向特性が０．５Ｖ未満の電圧降下を有するので、発明のＰＴダイオードの過電圧保護は改善される。
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【課題】ＳＯＩ層に形成された素子の誘電損失をより低減させることが可能な半導体装置およびその製造方法を提供することにある。
【解決手段】支持基板１の一部を除去して溝Ｇを形成する。溝Ｇは，支持基板１による誘電損失が想定される素子の直下に位置するように形成される。溝Ｇには，誘電体としてのシリコン結晶が薄くしか存在しないか，あるいは全く存在しないため，その上に位置する素子の誘電損失は極めて小さなものとなる。この素子が高周波回路の構成要素であるならば，この高周波回路は，高周波信号の処理に関して，高い応答性や安定性を発揮することになる。 （もっと読む）

【課題】 できるだけ従来のシステム構成と部品構成を肯定しながら、数十ＧＨｚ帯のディジタル高速信号を通すための信号伝送技術を提供する。
【解決手段】 電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ１とレシーバ２の構成において、ドライバ１は信号伝送線路３を通じてレシーバ２に、電源・グランド伝送線路４を通じて電源Ｖｄｄにそれぞれ接続される信号伝送システムであって、ドライバ１およびレシーバ２は全て実質的差動入力、差動出力とし、ドライバ１の実質的差動出力の出力端では電源またはグランドへの接続を有することなく、またレシーバ２は実質的差動入力の信号の電位差を検知することで受信し、さらに信号伝送線路３は分配配線がない、構造とする。 （もっと読む）

【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）

【課題】 ■ゲートパットを縮小化して有効セル領域の増大化を図り、オン抵抗の低減化を実現する。■ＰＮ接合幅の増大化の達成によりツエナーダイオードの電流−電圧特性の改善を図り、静電耐量の大きなパワー半導体装置を得る。
【解決手段】 ユニットセル部ＵＣＰの周囲及びゲートパット部ＧＰＰの周囲を第１方向Ｄ１乃至第４方向Ｄ４に関して完全に取り囲むチップ周辺部ＣＰＰ内に、ツエナーダイオード１１を配設する。ツエナーダイオード１１は、各層が第１方向Ｄ１乃至第４方向Ｄ４に沿って延在した、Ｎ＋型層１Ｂ−Ｐ型層３３−Ｎ＋型層３２−Ｐ型層３１−Ｎ＋型層１Ａの構造を有する。 （もっと読む）

【課題】順方向基板バイアスを印加する場合に、動作温度の上昇にともなうリーク電流の増加を防止する。
【解決手段】順バイアス制御回路ＦＢＢが出力するバイアス信号は電流クランプ回路ＣＬＭＰを通してＣＭＯＳ回路ＬＳＩの基板へ供給される。電流クランプ回路ＣＬＭＰは不純物濃度の低い拡散層を利用して構成され、温度変化に対して不変な定電流を供給する。
【効果】ＣＭＯＳ回路の低電圧駆動時、動作速度を順バイアスにより向上するとともに、温度上昇時、順バイアス印加にともなうリーク電流の増加を抑制し、高速かつ高信頼性を持った半導体集積回路装置を実現する。 （もっと読む）

【課題】 半導体基板上のパターン密度の疎密によるトランジスタ特性のばらつきを抑制する。
【解決手段】 半導体基板１上の正規のＰｏｌｙ−Ｒ１２等の回路素子に加えて、回路素子のパターン密度が均一になるように、半導体チップ内のほぼ全面にわたって、ダミーの機能素子となるＰｏｌｙ−Ｒ１２ａのパターンを配置する。さらに、このダミー用のＰｏｌｙ−Ｒ１２ａを、アルミ被りによる抵抗値の変動を抑制するためにＬＰ−ＳｉＮ膜１７に覆われた構造とし、アルミ配線による抵抗値の変動を抑えるとともに、パターン密度の疎密による抵抗値、トランジスタ特性の変動を低減する。これにより、パターン密度の疎密によるトランジスタ特性のばらつきをなくし、さらに、アルミ被りによるＰｏｌｙ−Ｒへの影響や、赤外線吸収の素子疎密によるウェーハ内温度差を抑制する。 （もっと読む）