半導体装置および半導体装置の製造方法
【課題】ＳＯＩ層に形成された素子の誘電損失をより低減させることが可能な半導体装置およびその製造方法を提供することにある。
【解決手段】支持基板１の一部を除去して溝Ｇを形成する。溝Ｇは，支持基板１による誘電損失が想定される素子の直下に位置するように形成される。溝Ｇには，誘電体としてのシリコン結晶が薄くしか存在しないか，あるいは全く存在しないため，その上に位置する素子の誘電損失は極めて小さなものとなる。この素子が高周波回路の構成要素であるならば，この高周波回路は，高周波信号の処理に関して，高い応答性や安定性を発揮することになる。
【解決手段】支持基板１の一部を除去して溝Ｇを形成する。溝Ｇは，支持基板１による誘電損失が想定される素子の直下に位置するように形成される。溝Ｇには，誘電体としてのシリコン結晶が薄くしか存在しないか，あるいは全く存在しないため，その上に位置する素子の誘電損失は極めて小さなものとなる。この素子が高周波回路の構成要素であるならば，この高周波回路は，高周波信号の処理に関して，高い応答性や安定性を発揮することになる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体装置および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
現在，半導体装置の低消費電力化と高速動作性を実現する技術の一つとして，絶縁層上にシリコン層を形成し，このシリコン膜上にトランジスタ等の素子を形成していくＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術への期待が高まり，ＳＯＩ技術の製品への導入も盛んになってきている。この絶縁膜は支持基板上に形成されるものであり，ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層と称される。また，ＢＯＸ層の上に形成されるシリコン膜はＳＯＩ層と称される。ＳＯＩ技術を用いて半導体基板（ＳＯＩ基板）を構成した場合，通常のシリコン基板（バルク型基板）に比べて，消費電力の大幅な低減が実現する。加えて，ＳＯＩ基板は，良好な高周波数特性を有しているため，例えば，高周波帯域の信号を扱うアナログ回路あるいはアナログ・ディジタル混載回路が形成される半導体装置に広く採用されつつある。
【０００３】
ＳＯＩ技術を適用することによって，高周波回路において従来問題となっていた基板の寄生容量に関してある程度の改善がみられるものの，今日では伝送信号の周波数帯域がギガヘルツ（ＧＨｚ）オーダに達するケースも多く，この場合には基板に起因する素子の誘電損失の低減がより一層強く要求される。
【０００４】
下記の文献には，ＳＯＩ層を有する半導体装置において基板と素子（インダクタ）と間の寄生容量を低減するための技術が開示されている。
【０００５】
【特許文献１】
特開平９−２７０５１５号公報
【０００６】
この特許文献１に記載の半導体装置によれば，ＢＯＸ層の上に，ＳＯＩ層と素子分離酸化膜が形成される。そして，この素子分離酸化膜の上にインダクタが配置される。この素子分離酸化膜は，寄生容量が小さいため素子に対して誘電損失を生じさせない上，基板によるインダクタの誘電損失を緩和する役割をも果たす。
【０００７】
【発明が解決しようとする課題】
しかしながら，従来の技術によれば，誘電損失を低減すべき素子を，素子分離酸化膜のような所定の膜の上に形成する必要があり，誘電損失低減の対象となる素子のレイアウトや素子数，素子の種類に制限が課せられることになる。また，素子分離酸化膜を厚く形成すれば，素子の誘電損失の低減効果が大きくなるものの，その程度によっては素子分離酸化膜が形成される領域と他の領域に段差が生じてしまい，後の製造工程に支障を来たすおそれがある。
【０００８】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，例えば素子分離酸化膜のような寄生容量の小さい膜に依存することなく，ＳＯＩ層に形成された素子の誘電損失をより低減させることが可能な新規かつ改良された半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，支持基板上に絶縁層を介して形成され，かつ複数の素子が形成されるＳＯＩ層を有する半導体装置が提供される。この半導体装置は，ＳＯＩ層に形成される複数の素子のうち誘電損失を制御したいターゲット素子の下部に位置する支持基板に選択的に形成される溝を備えることを特徴としている。支持基板のうち，ターゲット素子の下部に位置する範囲に溝が形成されると，ターゲット素子の下部に誘電率の高い支持基板が存在しなくなる。または，ターゲット素子の下部において支持基板が局所的に薄くなる。この結果，ターゲット素子の誘電損失が低減する。
【００１０】
本発明の第２の観点によれば，支持基板上に絶縁層を介して形成され，かつ複数の素子が属するＳＯＩ層を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は，ＳＯＩ層に形成される複数の素子の中から，誘電損失を制御したい１または２以上のターゲット素子を選択する工程と，支持基板に対して，選択された１または２以上のターゲット素子の下部に位置する範囲に選択的に溝を形成する工程と，を含むことを特徴としている。かかる製造方法によれば，支持基板のうち，ターゲット素子の下部に位置する範囲に溝が形成され，ターゲット素子の下部に誘電率の高い支持基板が存在しなくなる。または，ターゲット素子の下部において支持基板が局所的に薄くなる。この結果，ＳＯＩ層に形成される複数の素子の中から，誘電損失を低減する必要のあるターゲット素子に対して選択的に誘電損失の低減を図ることが可能となる。
【００１１】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１２】
図１は，本実施の形態にかかる半導体装置１００の構造を示す平面図であり，図２は，図１R>１の半導体装置１００のＡ−Ａ’断面図である。
【００１３】
半導体装置１００は，トランジスタや各種アナログ素子に代表される複数の素子を備えている。各素子は機能毎にグループ化され，図１に示すように，機能素子ブロックＦＢ１〜ＦＢ６を構成する。例えば，機能素子ブロックＦＢ１を高周波回路ブロックに，機能素子ブロックＦＢ２をディジタル信号処理回路ブロックに，機能ブロックＦＢ３を電源回路ブロックにそれぞれ割り当てることが可能であり，その組み合わせは多岐にわたる。半導体装置１００の上面周縁部には，外部との間で電気信号を入出力するための複数のボンディングパッドＢＰが配置されている。
【００１４】
次に，図２を用いて，半導体装置１００の内部構造について説明する。ＳＯＩ技術が採用された本実施の形態にかかる半導体装置１００は，支持基板１の上に，絶縁層であるＢＯＸ層３を備え，さらにＢＯＸ層３の上にシリコンから成るＳＯＩ層５ａを備えている。ＳＯＩ層５ａには，トランジスタ，キャパシタ，インダクタ，抵抗素子等の各種素子が形成される。また，ＢＯＸ層３の上には素子分離層４が形成されており，各素子が形成される領域は，素子分離層４によって，隣接する他の領域から電気的に分離される。すなわち，各素子は，電気的絶縁性の高いＢＯＸ層３および素子分離層４に囲まれることになる。かかる構成によって，支持基板１や周辺領域から各素子に及ぶ電気的影響が緩和され，各素子の動作が安定化する。
【００１５】
ＢＯＸ層３上に形成されたＳＯＩ層５ａ，さらにＳＯＩ層５ａに形成された複数の素子は，半導体装置１００における第１層目の素子形成層５−１を構成する。この素子形成層５−１の上には，複数の素子が形成された第２層目の素子形成層５−２，第３層目の素子形成層５−３が順次積層されている。このように，本実施の形態にかかる半導体装置１００は，複数の素子形成層から構成された素子形成層群５，換言すれば積層構造を有している。積層構造の最上部，すなわち半導体装置１００の表面部には，図２に示したように複数の配線ＷＬが形成されている他，図１に示したように複数のボンディングパッドＢＰが配置されている（図２には図示せず）。そして，半導体装置１００の表面は，ボンディングパッドＢＰが形成されている領域を除き，防湿性に優れたパッシベーション膜９によって覆われている。なお，素子形成層の積層数は図２に示したものに限らず，半導体装置の仕様に応じて増減する。
【００１６】
支持基板１として，ここでは例えばシリコン基板が用いられる。ＢＯＸ層３は，支持基板１の表面を酸化する方法，あるいは別途製造された絶縁膜を支持基板１に張り合わせる方法などを用いて形成される。ＢＯＸ層３は，高い絶縁性を有しており，上部に形成される素子と支持基板１との間に発生する寄生容量を抑えることができる。このＢＯＸ層３の機能によって，半導体装置１００の省電力化や高速化が可能となる。
【００１７】
素子形成層群５を構成する複数の素子形成層５−１〜５−３は相互に，絶縁膜５ｂ，５ｃ，５ｄによって電気的に分離されている。上述のように，各素子形成層５−１〜５−３には，トランジスタ，キャパシタ，インダクタ，抵抗素子等の各種素子が形成され，さらにこれらの素子を電気的に接続する配線ＷＬが形成されている。図２において，機能素子ブロックＦＢ１には各種素子の代表としてトランジス６ａのみが示されているが実際にはその他の素子も複数形成されている。同様に，機能素子ブロックＦＢ２にも，トランジスタを含む複数の各種素子６ｂが形成されている。
【００１８】
各素子形成層５−１〜５−３に形成されているトランジス６ａ等の各種素子および配線ＷＬは，バイアホールＶＨによって電気的に所定のパターンで連結されている。トランジスタ６ａは，バイアホールＶＨとの接続個所にシリサイド７を備えている。このシリサイド７によって，バイアホールＶＨ内の金属とトランジスタ６ａを構成する半導体との接触抵抗の低減が図られる。トランジスタ６ａ以外の素子もその構成および機能に応じて，バイアホールＶＨ内の金属との接触抵抗を低減させるシリサイド７を備えることが好ましい。
【００１９】
以上説明したように，ＳＯＩ層５ａに形成されたトランジスタ６ａをはじめとする各素子は，絶縁層としてのＢＯＸ層３の存在によって，支持基板１から電気的に絶縁され，支持基板１と各素子との間の寄生容量が低減される。
【００２０】
しかし，機能素子ＦＢ１〜ＦＢ６のうち，例えば機能素子ブロックＦＢ１が高周波回路ブロックに該当する場合，機能素子ブロックＦＢ１に属する各素子の動作を高周波帯域の信号に追従させるためには，各素子の誘電損失をより一層低減させることが好ましい。この点，本実施の形態にかかる半導体装置１００によれば，図２および図３に示すように，支持基板１が溝Ｇを有しており，この溝Ｇが各素子の誘電損失低減に寄与する。溝Ｇについては以下で詳細に説明する。
【００２１】
図３は，半導体装置１００を裏面側から見た場合の斜視図である。所定の領域における支持基板１の厚みを他の領域よりも薄くすることによって，あるいは支持基板１の所定の領域にシリコン結晶が完全に存在しない状態とすることによって，溝Ｇが創出される。後者の場合，溝Ｇにおいて，ＢＯＸ層３の裏面が露出することになる。
【００２２】
この溝Ｇは，支持基板１による誘電損失が想定される素子の下部，好ましくは直下に位置するように形成される。以下，誘電損失が想定され，その誘電損失を低減方向に制御する必要のある素子を「ターゲット素子」と称する。ターゲット素子の代表例として，高周波回路を構成するインダクタ等のアナログ素子が挙げられる。半導体装置１００では機能素子ブロックＦＢ１が複数のターゲット素子から成る高周波回路ブロックであるため，溝Ｇがこの機能素子ブロックＦＢ１の下部に位置するように，その大きさや位置が調整される。
【００２３】
溝Ｇには，誘電体としてのシリコン結晶が薄くしか存在しないか，あるいは全く存在しないため，その上に位置するターゲット素子の誘電損失は極めて小さなものとなる。このターゲット素子が高周波回路の構成要素であるならば，高周波回路は，高周波信号の処理に関して，高い応答性や安定性を発揮することになる。
【００２４】
また，溝Ｇは，支持基板１の裏面側に形成されるものであるため，例えば，支持基板１上に対する製造工程がすべて完了した後にでも溝Ｇを形成することが可能である。しかも一般的に，支持基板１の裏面には溝Ｇの形成に障害となる部位が存在しない。このため，誘電損失を低減すべきターゲット素子が半導体装置１００のどの位置にあっても，当該ターゲット素子の位置にあわせて溝Ｇを形成することは容易である。つまり，半導体装置１００によれば，ターゲット素子の形成位置に制限を受けることなく，当該ターゲット素子の誘電損失を低減させることが可能となる。
【００２５】
ところで，誘電損失を低減すべきターゲット素子が装置全体に散在している場合，溝Ｇの形成範囲も拡がってしまう。この場合であっても，少なくともボンディングバッドＢＰの直下には溝Ｇが位置しないようにすることが好ましい。ボンディングパッドＢＰへのワイヤボンディングは，半導体装置に対して機械的な応力が最も大きくかかる処理である。この点，ボンディングパッドＰＢの下方に支持基板１を置く（溝Ｇを形成しない）ことによって，ワイヤボンディング処理による装置破損といった事態は回避される。
【００２６】
次に本実施の形態にかかる半導体装置１００の製造方法について，図１〜図５を用いて説明する。
【００２７】
支持基板１に対してＢＯＸ層３とＳＯＩ層５ａを順次積層されて成るＳＯＩ基板を用意し，ＳＯＩ層５ａに対して不純物を注入する工程，熱処理を行う工程，ＳＯＩ層５ａの上に各種素子を形成するための薄膜を成長させる工程，およびフォト・リソグラフィ法を用いて部分的に薄膜を除去する工程等を実施し，１層目の素子形成層５−１の回路を形成する。この後，同様の工程を繰り返し，２層目以降を順次形成していく。各層の間には，各層を電気的に分離するため，絶縁膜５ｂ，５ｃ，５ｄを成長させる。この結果，図２に示した素子形成層群５が出来上がる。なお，素子形成層群５の製造に関しては，一般的な半導体製造プロセスの適用が可能であり，ここではその詳細な説明を省略する。
【００２８】
次に，図４に示すように，支持基板１の露出面（半導体装置１００の裏面）にエッチングマスク１１を形成する。このエッチングマスク１１のパターニングについては，フォト・リソグラフィ法を用いることが好ましいが，予めパターニングされたマスク部材を支持基板１の表面に貼り付けることによってエッチングマスク１１を形成することも可能である。
【００２９】
エッチングマスク１１の構成材料として，レジストに代表される有機系のもの，または，酸化シリコン等の無機系のもの，いずれの採用も可能である。
【００３０】
次に，図５に示すように，エッチングマスク１１に覆われていない範囲の支持基板１の全てまたは一部を除去する。この結果，溝Ｇが形成される。溝Ｇが形成される範囲の支持基板１が全て除去された場合には，溝Ｇの底部にＢＯＸ層３が露出し，支持基板１の一部のみが除去された場合には，溝Ｇの底部に支持基板１が薄く残ることになる。この工程では，ドライエッチング法またはウエットエッチング法を用いる。要求されるエッチング加工精度，半導体装置１００を構成する材料，半導体製造装置の仕様等に応じてどちらかのエッチング法が選択される。
【００３１】
プラズマを用いるドライエッチング法によれば，高い加工精度が得られる。支持基板１の一部を除去するにあたり，除去範囲を厳密に制御する必要がある場合は，このドライエッチング法が採用される。ドライエッチング法の中でも，ここではＳＦ６ガスをベースとしたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法が用いられる。そして，高密度プラズマソースを使用することによって，高い速度（例えば１０μｍ／ｍｉｎ）でシリコンがエッチングされる。さらに，このエッチング法によれば，シリコン酸化膜のエッチング速度が，シリコン膜のエッチング速度の１／１００以下に抑えられる。したがって，図５に示したように，ＢＯＸ層３を残しつつ，所定の範囲の支持基板１を除去することが可能となる。以下に，ドライエッチング条件の一例を示す。
【００３２】
装置：アルカテル６０１Ｅ
ガス：ＳＦ６／Ｃ４Ｆ８
ガス圧力：数ｍＴｏｒｒ〜数十ｍＴｏｒｒ
ソースパワー：１５００Ｗ
【００３３】
一方，ウエットエッチング法によれば，ドライエッチング法を用いた場合と同様に，図５に示したように，所定の範囲の支持基板１を除去することが可能となる。しかも，このウエットエッチング法によれば，シリコン酸化膜のエッチング速度が，シリコン膜のエッチング速度の１／１０００以下に抑えられる。したがって，支持基板１の一部がエッチング除去されてＢＯＸ層３が露出した後，このＢＯＸ層３の露出面をほとんど削ることなくエッチング工程を終了させることができる。
【００３４】
このウェットエッチング法において，水酸化カリウム（ＫＯＨ）水溶液に代表されるアルカリ金属の水酸化物，または，エチレンジアミンとピロカテコールと水の混合液などが薬液として採用される。以下に，ウェットエッチング条件の一例を示す。
【００３５】
薬液：ＫＯＨ
薬液濃度：１０％
薬液温度：６５℃
【００３６】
エッチングマスク１１の形状，すなわち支持基板１における溝Ｇの形成位置については，素子形成層群５に形成された素子の中で，誘電損失を低減する必要のあるターゲット素子の位置に応じて決められる。当該ターゲット素子の下に位置する支持基板１をエッチング除去し，溝Ｇを形成することによって，支持基板１に起因する当該ターゲット素子の誘電損失を半導体装置１００の仕様上無視できるレベルまで低減させることが可能となる。
【００３７】
次に，複数の素子を有する半導体装置２００の製造方法であって，複数の素子の中の，例えばインダクタなどのアナログ素子の誘電損失を低減させる場合の半導体装置２００の製造方法を説明する。
【００３８】
図６は，ターゲット素子であるインダクタ２１を備えた半導体装置２００を上方からみた平面図である。まず，インダクタ２１を含む第１領域Ｘ１と，それ以外の第２領域Ｘ２を定義する。図７は，エッチングマスク３１が設置された製造過程にある半導体装置２００を下方からみた平面図である。この図７に示すように，支持基板１全体の中で，第２領域Ｘ２の下に位置する範囲のみを覆うエッチングマスク３１を支持基板１の裏面上に形成する。次に，エッチングマスク３１を用いて，支持基板１に対してエッチングを施す。以上の工程を経て，第１領域Ｘ１の下，すなわちインダクタ２１の下に位置する範囲の支持基板１が除去され，その位置に溝Ｇが形成される。
【００３９】
第１領域Ｘ１の下に溝Ｇが形成されると，ターゲット素子であるインダクタ２１の誘電損失が低減し，その動作において，入力される高周波信号に追従する高速性および安定性が確保される。
【００４０】
上でも説明したように，誘電損失の低減を図る必要があるターゲット素子が装置全体に広く分布している場合，溝Ｇの形成範囲も拡がってしまう。この場合は特に，溝Ｇの形成範囲を設定するに際し，誘電損失の低減と半導体装置の強度のバランスを考慮することが好ましい。あまり広い範囲に溝Ｇを形成したのでは，支持基板１の強度が低下するおそれがあるからである。少なくともボンディングバッドＢＰの直下には溝Ｇが位置しないようにすることが好ましい。半導体装置の製造工程の中でも，ボンディングパッドＢＰへのワイヤボンディングは，半導体装置の機械的な応力が最も大きくなる処理である。この点，ボンディングパッドＰＢの下方に支持基板１を置く（溝Ｇを形成しない）ことによって，ワイヤボンディング処理による装置破損といった事態は回避される。
【００４１】
複数の素子を有する半導体装置３００の製造方法であって，誘電損失を低減すべきターゲット素子が装置全体に散在している半導体装置３００の製造方法を説明する。
【００４２】
図８は，ボンディングパッドＰＢを備えた半導体装置３００を上方からみた平面図である。まず，ボンディングパッドＰＢを含む第２領域Ｙ２と，それ以外の第１領域Ｙ１を定義する。図９は，エッチングマスク３２が設置された製造過程にある半導体装置３００を下方からみた平面図である。この図９に示すように，支持基板１全体の中で，第２領域Ｘ２の下に位置する範囲のみを覆うエッチングマスク３２を支持基板１の裏面上に形成する。次に，エッチングマスク３２を用いて，支持基板１に対してエッチングを施す。以上の工程を経て，第１領域Ｙ１の下に位置する支持基板１が除去され，第２領域Ｙ２の下，すなわちボンディングパッドＰＢの下に位置する範囲に支持基板１が残される。この結果，第１領域Ｙ１に対応する位置に溝Ｇが形成される。
【００４３】
第１領域Ｙ１の下に溝Ｇが形成された半導体装置３００によれば，広く分布する多くの素子の誘電損失を低減することが可能となる。加えて，半導体装置３００の強度も保たれる。
【００４４】
ところで，半導体装置の電気的な仕様に応じて支持基板にバイアス電圧を印加しなければならない場合がある。この点，本実施の形態にかかる半導体装置１００，２００，３００によれば，ターゲット素子の誘電損失を低減させるために支持基板１に溝Ｇが形成されるが，支持基板１が全て取り除かれることにはならず，支持基板１へのバイアス電圧印加は可能である。溝Ｇが形成された支持基板１に対する基板バイアスについては，例えば図１０R>０に示したように，支持基板１に直接パッドＰｂｂを設けることによってサポートされる。この場合，半導体装置の裏面側からパッドＰｂｂへ基板バイアス電圧Ｖｂｂが印加される。この他，素子形成層群５およびＢＯＸ層３を貫通するバイアホール（図示せず）を形成し，半導体装置の表面側からこのバイアホールを経由して支持基板１に基板バイアス電圧Ｖｂｂを印加するようにしてもよい。
【００４５】
以上のように，本実施の形態にかかる半導体装置の製造方法によれば，支持基板１に溝Ｇが形成されるため，誘電損失が低減された素子を有する半導体装置を製造することが可能となる。しかも，半導体装置に属する複数の素子の中から任意の１または２以上の素子をターゲット素子またはターゲット素子群として選択して，かかるターゲット素子またはターゲット素子群の誘電損失を低減させることが可能となる。
【００４６】
また，本実施の形態にかかる半導体装置の製造方法には，既に製造技術が確立している一般的なシリコン半導体装置の製造方法の各工程をそのまま組み込むことが可能である。したがって，半導体装置の製造にかかるコストが低く抑えられる。さらに，一の基板上に，誘電損失が低減されたターゲット素子群から成る高周波モジュールを形成するとともに，一般的なシリコン半導体装置の製造方法を用いてＣＭＯＳデバイス群から成る機能素子ブロックを形成することが可能となる。ＣＭＯＳデバイス群と高周波モジュールの混載が実現すれば，より多様な機能が創出されることになる。
【００４７】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４８】
例えば，溝Ｇが，支持基板１全体の中の一箇所のみに形成される場合に即して発明の実施の形態を説明したが，複数の溝を形成するようにしてもよい。
【００４９】
また，支持基板１の所定の範囲を，ＢＯＸ層３が露出するまで除去する場合に即して発明の実施の形態を説明したが，溝Ｇの深さ寸法を誘電損失の低減程度を考慮して設定することも可能である。ＢＯＸ層３が露出すると，またはＢＯＸ層３の露出面が僅かでもエッチングされると，半導体装置の性能が低下するような場合には，ＢＯＸ層３が露出する前に支持基板１のエッチングを止めることが好ましい。
【００５０】
本発明は，支持基板１がシリコン基板である場合に限定されない。例えば，サファイヤ基板であっても本発明の適用は可能である。
【００５１】
【発明の効果】
以上説明したように，本発明にかかる半導体装置によれば，支持基板が所定位置に溝を有しているため，ＳＯＩ層に形成されたターゲット素子の誘電損失を最小限に抑えることが可能となる。また，ターゲット素子の誘電損失の低減にあたり，当該ターゲット素子の形成位置に制限されることはない。すなわち，半導体装置のいずれの箇所に配置された素子であっても，当該素子の下に位置する支持基板に溝を形成することによって，当該素子の誘電損失を低減させることが可能となる。
【００５２】
本発明にかかる半導体装置の製造方法によれば，支持基板に溝が形成されるため，誘電損失が低減された素子を有する半導体装置が製造されることになる。しかも，半導体装置に属する複数の素子の中から任意の素子をターゲット素子として選択して，かかるターゲット素子の誘電損失を低減させることも容易である。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置（その１）の構成を示す平面図である。
【図２】図１の半導体装置のＡ−Ａ’断面図である。
【図３】図１の半導体装置の構成を示す斜視図（装置の下方から見る）である。
【図４】図１の半導体装置の製造方法を説明するための，製造過程にある半導体装置の縦断面図である。
【図５】図１の半導体装置に属する支持基板の構造を示す縦断面図である。
【図６】本実施の形態にかかる半導体装置（その２）におけるインダクタの位置および支持基板の形状を示す平面図（装置の表面側から見る）である。
【図７】図６の半導体装置の形状，およびその製造に用いられるエッチングマスクの形状を示す平面図である。
【図８】本実施の形態にかかる半導体装置（その３）におけるボンディングパッドの位置および支持基板の形状を示す平面図（装置の表面側から見る）である。
【図９】図８の半導体装置の形状，およびその製造に用いられるエッチングマスクの形状を示す平面図である。
【図１０】支持基板に対するバイアス電圧印加方法を示す半導体装置の断面図である。
【符号の説明】
１：支持基板
３：ＢＯＸ層
４：素子分離層
５：素子形成層群
５−１：素子形成層
５ａ：ＳＯＩ層
６ａ：トランジスタ
７：シリサイド
９：パッシベーション膜
１１：エッチングマスク
２１：インダクタ
３１：エッチングマスク
３２：エッチングマスク
１００，２００，３００：半導体装置
ＢＰ：ボンディングパッド
ＦＢ１，ＦＢ２：機能素子ブロック
Ｇ：溝
ＶＨ：バイアホール
ＷＬ：配線
Ｘ１：第１領域
Ｘ２：第２領域
Ｙ１：第１領域
Ｙ２：第２領域
【０００１】
【発明の属する技術分野】
本発明は，半導体装置および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
現在，半導体装置の低消費電力化と高速動作性を実現する技術の一つとして，絶縁層上にシリコン層を形成し，このシリコン膜上にトランジスタ等の素子を形成していくＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術への期待が高まり，ＳＯＩ技術の製品への導入も盛んになってきている。この絶縁膜は支持基板上に形成されるものであり，ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層と称される。また，ＢＯＸ層の上に形成されるシリコン膜はＳＯＩ層と称される。ＳＯＩ技術を用いて半導体基板（ＳＯＩ基板）を構成した場合，通常のシリコン基板（バルク型基板）に比べて，消費電力の大幅な低減が実現する。加えて，ＳＯＩ基板は，良好な高周波数特性を有しているため，例えば，高周波帯域の信号を扱うアナログ回路あるいはアナログ・ディジタル混載回路が形成される半導体装置に広く採用されつつある。
【０００３】
ＳＯＩ技術を適用することによって，高周波回路において従来問題となっていた基板の寄生容量に関してある程度の改善がみられるものの，今日では伝送信号の周波数帯域がギガヘルツ（ＧＨｚ）オーダに達するケースも多く，この場合には基板に起因する素子の誘電損失の低減がより一層強く要求される。
【０００４】
下記の文献には，ＳＯＩ層を有する半導体装置において基板と素子（インダクタ）と間の寄生容量を低減するための技術が開示されている。
【０００５】
【特許文献１】
特開平９−２７０５１５号公報
【０００６】
この特許文献１に記載の半導体装置によれば，ＢＯＸ層の上に，ＳＯＩ層と素子分離酸化膜が形成される。そして，この素子分離酸化膜の上にインダクタが配置される。この素子分離酸化膜は，寄生容量が小さいため素子に対して誘電損失を生じさせない上，基板によるインダクタの誘電損失を緩和する役割をも果たす。
【０００７】
【発明が解決しようとする課題】
しかしながら，従来の技術によれば，誘電損失を低減すべき素子を，素子分離酸化膜のような所定の膜の上に形成する必要があり，誘電損失低減の対象となる素子のレイアウトや素子数，素子の種類に制限が課せられることになる。また，素子分離酸化膜を厚く形成すれば，素子の誘電損失の低減効果が大きくなるものの，その程度によっては素子分離酸化膜が形成される領域と他の領域に段差が生じてしまい，後の製造工程に支障を来たすおそれがある。
【０００８】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，例えば素子分離酸化膜のような寄生容量の小さい膜に依存することなく，ＳＯＩ層に形成された素子の誘電損失をより低減させることが可能な新規かつ改良された半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，支持基板上に絶縁層を介して形成され，かつ複数の素子が形成されるＳＯＩ層を有する半導体装置が提供される。この半導体装置は，ＳＯＩ層に形成される複数の素子のうち誘電損失を制御したいターゲット素子の下部に位置する支持基板に選択的に形成される溝を備えることを特徴としている。支持基板のうち，ターゲット素子の下部に位置する範囲に溝が形成されると，ターゲット素子の下部に誘電率の高い支持基板が存在しなくなる。または，ターゲット素子の下部において支持基板が局所的に薄くなる。この結果，ターゲット素子の誘電損失が低減する。
【００１０】
本発明の第２の観点によれば，支持基板上に絶縁層を介して形成され，かつ複数の素子が属するＳＯＩ層を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は，ＳＯＩ層に形成される複数の素子の中から，誘電損失を制御したい１または２以上のターゲット素子を選択する工程と，支持基板に対して，選択された１または２以上のターゲット素子の下部に位置する範囲に選択的に溝を形成する工程と，を含むことを特徴としている。かかる製造方法によれば，支持基板のうち，ターゲット素子の下部に位置する範囲に溝が形成され，ターゲット素子の下部に誘電率の高い支持基板が存在しなくなる。または，ターゲット素子の下部において支持基板が局所的に薄くなる。この結果，ＳＯＩ層に形成される複数の素子の中から，誘電損失を低減する必要のあるターゲット素子に対して選択的に誘電損失の低減を図ることが可能となる。
【００１１】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１２】
図１は，本実施の形態にかかる半導体装置１００の構造を示す平面図であり，図２は，図１R>１の半導体装置１００のＡ−Ａ’断面図である。
【００１３】
半導体装置１００は，トランジスタや各種アナログ素子に代表される複数の素子を備えている。各素子は機能毎にグループ化され，図１に示すように，機能素子ブロックＦＢ１〜ＦＢ６を構成する。例えば，機能素子ブロックＦＢ１を高周波回路ブロックに，機能素子ブロックＦＢ２をディジタル信号処理回路ブロックに，機能ブロックＦＢ３を電源回路ブロックにそれぞれ割り当てることが可能であり，その組み合わせは多岐にわたる。半導体装置１００の上面周縁部には，外部との間で電気信号を入出力するための複数のボンディングパッドＢＰが配置されている。
【００１４】
次に，図２を用いて，半導体装置１００の内部構造について説明する。ＳＯＩ技術が採用された本実施の形態にかかる半導体装置１００は，支持基板１の上に，絶縁層であるＢＯＸ層３を備え，さらにＢＯＸ層３の上にシリコンから成るＳＯＩ層５ａを備えている。ＳＯＩ層５ａには，トランジスタ，キャパシタ，インダクタ，抵抗素子等の各種素子が形成される。また，ＢＯＸ層３の上には素子分離層４が形成されており，各素子が形成される領域は，素子分離層４によって，隣接する他の領域から電気的に分離される。すなわち，各素子は，電気的絶縁性の高いＢＯＸ層３および素子分離層４に囲まれることになる。かかる構成によって，支持基板１や周辺領域から各素子に及ぶ電気的影響が緩和され，各素子の動作が安定化する。
【００１５】
ＢＯＸ層３上に形成されたＳＯＩ層５ａ，さらにＳＯＩ層５ａに形成された複数の素子は，半導体装置１００における第１層目の素子形成層５−１を構成する。この素子形成層５−１の上には，複数の素子が形成された第２層目の素子形成層５−２，第３層目の素子形成層５−３が順次積層されている。このように，本実施の形態にかかる半導体装置１００は，複数の素子形成層から構成された素子形成層群５，換言すれば積層構造を有している。積層構造の最上部，すなわち半導体装置１００の表面部には，図２に示したように複数の配線ＷＬが形成されている他，図１に示したように複数のボンディングパッドＢＰが配置されている（図２には図示せず）。そして，半導体装置１００の表面は，ボンディングパッドＢＰが形成されている領域を除き，防湿性に優れたパッシベーション膜９によって覆われている。なお，素子形成層の積層数は図２に示したものに限らず，半導体装置の仕様に応じて増減する。
【００１６】
支持基板１として，ここでは例えばシリコン基板が用いられる。ＢＯＸ層３は，支持基板１の表面を酸化する方法，あるいは別途製造された絶縁膜を支持基板１に張り合わせる方法などを用いて形成される。ＢＯＸ層３は，高い絶縁性を有しており，上部に形成される素子と支持基板１との間に発生する寄生容量を抑えることができる。このＢＯＸ層３の機能によって，半導体装置１００の省電力化や高速化が可能となる。
【００１７】
素子形成層群５を構成する複数の素子形成層５−１〜５−３は相互に，絶縁膜５ｂ，５ｃ，５ｄによって電気的に分離されている。上述のように，各素子形成層５−１〜５−３には，トランジスタ，キャパシタ，インダクタ，抵抗素子等の各種素子が形成され，さらにこれらの素子を電気的に接続する配線ＷＬが形成されている。図２において，機能素子ブロックＦＢ１には各種素子の代表としてトランジス６ａのみが示されているが実際にはその他の素子も複数形成されている。同様に，機能素子ブロックＦＢ２にも，トランジスタを含む複数の各種素子６ｂが形成されている。
【００１８】
各素子形成層５−１〜５−３に形成されているトランジス６ａ等の各種素子および配線ＷＬは，バイアホールＶＨによって電気的に所定のパターンで連結されている。トランジスタ６ａは，バイアホールＶＨとの接続個所にシリサイド７を備えている。このシリサイド７によって，バイアホールＶＨ内の金属とトランジスタ６ａを構成する半導体との接触抵抗の低減が図られる。トランジスタ６ａ以外の素子もその構成および機能に応じて，バイアホールＶＨ内の金属との接触抵抗を低減させるシリサイド７を備えることが好ましい。
【００１９】
以上説明したように，ＳＯＩ層５ａに形成されたトランジスタ６ａをはじめとする各素子は，絶縁層としてのＢＯＸ層３の存在によって，支持基板１から電気的に絶縁され，支持基板１と各素子との間の寄生容量が低減される。
【００２０】
しかし，機能素子ＦＢ１〜ＦＢ６のうち，例えば機能素子ブロックＦＢ１が高周波回路ブロックに該当する場合，機能素子ブロックＦＢ１に属する各素子の動作を高周波帯域の信号に追従させるためには，各素子の誘電損失をより一層低減させることが好ましい。この点，本実施の形態にかかる半導体装置１００によれば，図２および図３に示すように，支持基板１が溝Ｇを有しており，この溝Ｇが各素子の誘電損失低減に寄与する。溝Ｇについては以下で詳細に説明する。
【００２１】
図３は，半導体装置１００を裏面側から見た場合の斜視図である。所定の領域における支持基板１の厚みを他の領域よりも薄くすることによって，あるいは支持基板１の所定の領域にシリコン結晶が完全に存在しない状態とすることによって，溝Ｇが創出される。後者の場合，溝Ｇにおいて，ＢＯＸ層３の裏面が露出することになる。
【００２２】
この溝Ｇは，支持基板１による誘電損失が想定される素子の下部，好ましくは直下に位置するように形成される。以下，誘電損失が想定され，その誘電損失を低減方向に制御する必要のある素子を「ターゲット素子」と称する。ターゲット素子の代表例として，高周波回路を構成するインダクタ等のアナログ素子が挙げられる。半導体装置１００では機能素子ブロックＦＢ１が複数のターゲット素子から成る高周波回路ブロックであるため，溝Ｇがこの機能素子ブロックＦＢ１の下部に位置するように，その大きさや位置が調整される。
【００２３】
溝Ｇには，誘電体としてのシリコン結晶が薄くしか存在しないか，あるいは全く存在しないため，その上に位置するターゲット素子の誘電損失は極めて小さなものとなる。このターゲット素子が高周波回路の構成要素であるならば，高周波回路は，高周波信号の処理に関して，高い応答性や安定性を発揮することになる。
【００２４】
また，溝Ｇは，支持基板１の裏面側に形成されるものであるため，例えば，支持基板１上に対する製造工程がすべて完了した後にでも溝Ｇを形成することが可能である。しかも一般的に，支持基板１の裏面には溝Ｇの形成に障害となる部位が存在しない。このため，誘電損失を低減すべきターゲット素子が半導体装置１００のどの位置にあっても，当該ターゲット素子の位置にあわせて溝Ｇを形成することは容易である。つまり，半導体装置１００によれば，ターゲット素子の形成位置に制限を受けることなく，当該ターゲット素子の誘電損失を低減させることが可能となる。
【００２５】
ところで，誘電損失を低減すべきターゲット素子が装置全体に散在している場合，溝Ｇの形成範囲も拡がってしまう。この場合であっても，少なくともボンディングバッドＢＰの直下には溝Ｇが位置しないようにすることが好ましい。ボンディングパッドＢＰへのワイヤボンディングは，半導体装置に対して機械的な応力が最も大きくかかる処理である。この点，ボンディングパッドＰＢの下方に支持基板１を置く（溝Ｇを形成しない）ことによって，ワイヤボンディング処理による装置破損といった事態は回避される。
【００２６】
次に本実施の形態にかかる半導体装置１００の製造方法について，図１〜図５を用いて説明する。
【００２７】
支持基板１に対してＢＯＸ層３とＳＯＩ層５ａを順次積層されて成るＳＯＩ基板を用意し，ＳＯＩ層５ａに対して不純物を注入する工程，熱処理を行う工程，ＳＯＩ層５ａの上に各種素子を形成するための薄膜を成長させる工程，およびフォト・リソグラフィ法を用いて部分的に薄膜を除去する工程等を実施し，１層目の素子形成層５−１の回路を形成する。この後，同様の工程を繰り返し，２層目以降を順次形成していく。各層の間には，各層を電気的に分離するため，絶縁膜５ｂ，５ｃ，５ｄを成長させる。この結果，図２に示した素子形成層群５が出来上がる。なお，素子形成層群５の製造に関しては，一般的な半導体製造プロセスの適用が可能であり，ここではその詳細な説明を省略する。
【００２８】
次に，図４に示すように，支持基板１の露出面（半導体装置１００の裏面）にエッチングマスク１１を形成する。このエッチングマスク１１のパターニングについては，フォト・リソグラフィ法を用いることが好ましいが，予めパターニングされたマスク部材を支持基板１の表面に貼り付けることによってエッチングマスク１１を形成することも可能である。
【００２９】
エッチングマスク１１の構成材料として，レジストに代表される有機系のもの，または，酸化シリコン等の無機系のもの，いずれの採用も可能である。
【００３０】
次に，図５に示すように，エッチングマスク１１に覆われていない範囲の支持基板１の全てまたは一部を除去する。この結果，溝Ｇが形成される。溝Ｇが形成される範囲の支持基板１が全て除去された場合には，溝Ｇの底部にＢＯＸ層３が露出し，支持基板１の一部のみが除去された場合には，溝Ｇの底部に支持基板１が薄く残ることになる。この工程では，ドライエッチング法またはウエットエッチング法を用いる。要求されるエッチング加工精度，半導体装置１００を構成する材料，半導体製造装置の仕様等に応じてどちらかのエッチング法が選択される。
【００３１】
プラズマを用いるドライエッチング法によれば，高い加工精度が得られる。支持基板１の一部を除去するにあたり，除去範囲を厳密に制御する必要がある場合は，このドライエッチング法が採用される。ドライエッチング法の中でも，ここではＳＦ６ガスをベースとしたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法が用いられる。そして，高密度プラズマソースを使用することによって，高い速度（例えば１０μｍ／ｍｉｎ）でシリコンがエッチングされる。さらに，このエッチング法によれば，シリコン酸化膜のエッチング速度が，シリコン膜のエッチング速度の１／１００以下に抑えられる。したがって，図５に示したように，ＢＯＸ層３を残しつつ，所定の範囲の支持基板１を除去することが可能となる。以下に，ドライエッチング条件の一例を示す。
【００３２】
装置：アルカテル６０１Ｅ
ガス：ＳＦ６／Ｃ４Ｆ８
ガス圧力：数ｍＴｏｒｒ〜数十ｍＴｏｒｒ
ソースパワー：１５００Ｗ
【００３３】
一方，ウエットエッチング法によれば，ドライエッチング法を用いた場合と同様に，図５に示したように，所定の範囲の支持基板１を除去することが可能となる。しかも，このウエットエッチング法によれば，シリコン酸化膜のエッチング速度が，シリコン膜のエッチング速度の１／１０００以下に抑えられる。したがって，支持基板１の一部がエッチング除去されてＢＯＸ層３が露出した後，このＢＯＸ層３の露出面をほとんど削ることなくエッチング工程を終了させることができる。
【００３４】
このウェットエッチング法において，水酸化カリウム（ＫＯＨ）水溶液に代表されるアルカリ金属の水酸化物，または，エチレンジアミンとピロカテコールと水の混合液などが薬液として採用される。以下に，ウェットエッチング条件の一例を示す。
【００３５】
薬液：ＫＯＨ
薬液濃度：１０％
薬液温度：６５℃
【００３６】
エッチングマスク１１の形状，すなわち支持基板１における溝Ｇの形成位置については，素子形成層群５に形成された素子の中で，誘電損失を低減する必要のあるターゲット素子の位置に応じて決められる。当該ターゲット素子の下に位置する支持基板１をエッチング除去し，溝Ｇを形成することによって，支持基板１に起因する当該ターゲット素子の誘電損失を半導体装置１００の仕様上無視できるレベルまで低減させることが可能となる。
【００３７】
次に，複数の素子を有する半導体装置２００の製造方法であって，複数の素子の中の，例えばインダクタなどのアナログ素子の誘電損失を低減させる場合の半導体装置２００の製造方法を説明する。
【００３８】
図６は，ターゲット素子であるインダクタ２１を備えた半導体装置２００を上方からみた平面図である。まず，インダクタ２１を含む第１領域Ｘ１と，それ以外の第２領域Ｘ２を定義する。図７は，エッチングマスク３１が設置された製造過程にある半導体装置２００を下方からみた平面図である。この図７に示すように，支持基板１全体の中で，第２領域Ｘ２の下に位置する範囲のみを覆うエッチングマスク３１を支持基板１の裏面上に形成する。次に，エッチングマスク３１を用いて，支持基板１に対してエッチングを施す。以上の工程を経て，第１領域Ｘ１の下，すなわちインダクタ２１の下に位置する範囲の支持基板１が除去され，その位置に溝Ｇが形成される。
【００３９】
第１領域Ｘ１の下に溝Ｇが形成されると，ターゲット素子であるインダクタ２１の誘電損失が低減し，その動作において，入力される高周波信号に追従する高速性および安定性が確保される。
【００４０】
上でも説明したように，誘電損失の低減を図る必要があるターゲット素子が装置全体に広く分布している場合，溝Ｇの形成範囲も拡がってしまう。この場合は特に，溝Ｇの形成範囲を設定するに際し，誘電損失の低減と半導体装置の強度のバランスを考慮することが好ましい。あまり広い範囲に溝Ｇを形成したのでは，支持基板１の強度が低下するおそれがあるからである。少なくともボンディングバッドＢＰの直下には溝Ｇが位置しないようにすることが好ましい。半導体装置の製造工程の中でも，ボンディングパッドＢＰへのワイヤボンディングは，半導体装置の機械的な応力が最も大きくなる処理である。この点，ボンディングパッドＰＢの下方に支持基板１を置く（溝Ｇを形成しない）ことによって，ワイヤボンディング処理による装置破損といった事態は回避される。
【００４１】
複数の素子を有する半導体装置３００の製造方法であって，誘電損失を低減すべきターゲット素子が装置全体に散在している半導体装置３００の製造方法を説明する。
【００４２】
図８は，ボンディングパッドＰＢを備えた半導体装置３００を上方からみた平面図である。まず，ボンディングパッドＰＢを含む第２領域Ｙ２と，それ以外の第１領域Ｙ１を定義する。図９は，エッチングマスク３２が設置された製造過程にある半導体装置３００を下方からみた平面図である。この図９に示すように，支持基板１全体の中で，第２領域Ｘ２の下に位置する範囲のみを覆うエッチングマスク３２を支持基板１の裏面上に形成する。次に，エッチングマスク３２を用いて，支持基板１に対してエッチングを施す。以上の工程を経て，第１領域Ｙ１の下に位置する支持基板１が除去され，第２領域Ｙ２の下，すなわちボンディングパッドＰＢの下に位置する範囲に支持基板１が残される。この結果，第１領域Ｙ１に対応する位置に溝Ｇが形成される。
【００４３】
第１領域Ｙ１の下に溝Ｇが形成された半導体装置３００によれば，広く分布する多くの素子の誘電損失を低減することが可能となる。加えて，半導体装置３００の強度も保たれる。
【００４４】
ところで，半導体装置の電気的な仕様に応じて支持基板にバイアス電圧を印加しなければならない場合がある。この点，本実施の形態にかかる半導体装置１００，２００，３００によれば，ターゲット素子の誘電損失を低減させるために支持基板１に溝Ｇが形成されるが，支持基板１が全て取り除かれることにはならず，支持基板１へのバイアス電圧印加は可能である。溝Ｇが形成された支持基板１に対する基板バイアスについては，例えば図１０R>０に示したように，支持基板１に直接パッドＰｂｂを設けることによってサポートされる。この場合，半導体装置の裏面側からパッドＰｂｂへ基板バイアス電圧Ｖｂｂが印加される。この他，素子形成層群５およびＢＯＸ層３を貫通するバイアホール（図示せず）を形成し，半導体装置の表面側からこのバイアホールを経由して支持基板１に基板バイアス電圧Ｖｂｂを印加するようにしてもよい。
【００４５】
以上のように，本実施の形態にかかる半導体装置の製造方法によれば，支持基板１に溝Ｇが形成されるため，誘電損失が低減された素子を有する半導体装置を製造することが可能となる。しかも，半導体装置に属する複数の素子の中から任意の１または２以上の素子をターゲット素子またはターゲット素子群として選択して，かかるターゲット素子またはターゲット素子群の誘電損失を低減させることが可能となる。
【００４６】
また，本実施の形態にかかる半導体装置の製造方法には，既に製造技術が確立している一般的なシリコン半導体装置の製造方法の各工程をそのまま組み込むことが可能である。したがって，半導体装置の製造にかかるコストが低く抑えられる。さらに，一の基板上に，誘電損失が低減されたターゲット素子群から成る高周波モジュールを形成するとともに，一般的なシリコン半導体装置の製造方法を用いてＣＭＯＳデバイス群から成る機能素子ブロックを形成することが可能となる。ＣＭＯＳデバイス群と高周波モジュールの混載が実現すれば，より多様な機能が創出されることになる。
【００４７】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４８】
例えば，溝Ｇが，支持基板１全体の中の一箇所のみに形成される場合に即して発明の実施の形態を説明したが，複数の溝を形成するようにしてもよい。
【００４９】
また，支持基板１の所定の範囲を，ＢＯＸ層３が露出するまで除去する場合に即して発明の実施の形態を説明したが，溝Ｇの深さ寸法を誘電損失の低減程度を考慮して設定することも可能である。ＢＯＸ層３が露出すると，またはＢＯＸ層３の露出面が僅かでもエッチングされると，半導体装置の性能が低下するような場合には，ＢＯＸ層３が露出する前に支持基板１のエッチングを止めることが好ましい。
【００５０】
本発明は，支持基板１がシリコン基板である場合に限定されない。例えば，サファイヤ基板であっても本発明の適用は可能である。
【００５１】
【発明の効果】
以上説明したように，本発明にかかる半導体装置によれば，支持基板が所定位置に溝を有しているため，ＳＯＩ層に形成されたターゲット素子の誘電損失を最小限に抑えることが可能となる。また，ターゲット素子の誘電損失の低減にあたり，当該ターゲット素子の形成位置に制限されることはない。すなわち，半導体装置のいずれの箇所に配置された素子であっても，当該素子の下に位置する支持基板に溝を形成することによって，当該素子の誘電損失を低減させることが可能となる。
【００５２】
本発明にかかる半導体装置の製造方法によれば，支持基板に溝が形成されるため，誘電損失が低減された素子を有する半導体装置が製造されることになる。しかも，半導体装置に属する複数の素子の中から任意の素子をターゲット素子として選択して，かかるターゲット素子の誘電損失を低減させることも容易である。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置（その１）の構成を示す平面図である。
【図２】図１の半導体装置のＡ−Ａ’断面図である。
【図３】図１の半導体装置の構成を示す斜視図（装置の下方から見る）である。
【図４】図１の半導体装置の製造方法を説明するための，製造過程にある半導体装置の縦断面図である。
【図５】図１の半導体装置に属する支持基板の構造を示す縦断面図である。
【図６】本実施の形態にかかる半導体装置（その２）におけるインダクタの位置および支持基板の形状を示す平面図（装置の表面側から見る）である。
【図７】図６の半導体装置の形状，およびその製造に用いられるエッチングマスクの形状を示す平面図である。
【図８】本実施の形態にかかる半導体装置（その３）におけるボンディングパッドの位置および支持基板の形状を示す平面図（装置の表面側から見る）である。
【図９】図８の半導体装置の形状，およびその製造に用いられるエッチングマスクの形状を示す平面図である。
【図１０】支持基板に対するバイアス電圧印加方法を示す半導体装置の断面図である。
【符号の説明】
１：支持基板
３：ＢＯＸ層
４：素子分離層
５：素子形成層群
５−１：素子形成層
５ａ：ＳＯＩ層
６ａ：トランジスタ
７：シリサイド
９：パッシベーション膜
１１：エッチングマスク
２１：インダクタ
３１：エッチングマスク
３２：エッチングマスク
１００，２００，３００：半導体装置
ＢＰ：ボンディングパッド
ＦＢ１，ＦＢ２：機能素子ブロック
Ｇ：溝
ＶＨ：バイアホール
ＷＬ：配線
Ｘ１：第１領域
Ｘ２：第２領域
Ｙ１：第１領域
Ｙ２：第２領域
【特許請求の範囲】
【請求項１】
支持基板上に絶縁層を介して形成され，かつ複数の素子が形成されるＳＯＩ層を有する半導体装置において，
前記ＳＯＩ層に形成される前記複数の素子のうち誘電損失を制御したいターゲット素子の下部に位置する前記支持基板に選択的に形成される溝を備えることを特徴とする，半導体装置。
【請求項２】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項１に記載の半導体装置。
【請求項３】
前記複数の素子はアナログ素子であることを特徴とする，請求項１または２に記載の半導体装置。
【請求項４】
前記アナログ素子は，インダクタであることを特徴とする，請求項３に記載の半導体装置。
【請求項５】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項１，２，３，または４に記載の半導体装置。
【請求項６】
支持基板上に絶縁層を介して形成され，かつ複数のアナログ素子が形成されるＳＯＩ層を有する半導体装置において，
前記ＳＯＩ層に形成される前記複数のアナログ素子のうちの１または２以上のターゲット素子の下部に位置する前記支持基板に選択的に形成される溝を備えることを特徴とする，半導体装置。
【請求項７】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項６に記載の半導体装置。
【請求項８】
前記１または２以上のターゲット素子はインダクタであることを特徴とする，請求項６または７に記載の半導体装置。
【請求項９】
前記１または２以上のターゲット素子は，前記複数のアナログ素子のうち誘電損失を制御したいものであることを特徴とする，請求項６，７，または８に記載の半導体装置。
【請求項１０】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項６，７，８，または９に記載の半導体装置。
【請求項１１】
支持基板上に絶縁層を介して形成され，かつ複数の素子が形成されるＳＯＩ層を有する半導体装置の製造方法であって，
前記ＳＯＩ層に形成される前記複数の素子の中から，誘電損失を制御したい１または２以上のターゲット素子を選択する工程と，
前記支持基板に対して，前記選択された１または２以上のターゲット素子の下部に位置する範囲に選択的に溝を形成する工程と，
を含むことを特徴とする，半導体装置の製造方法。
【請求項１２】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記複数の素子はアナログ素子であることを特徴とする，請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記アナログ素子は，インダクタであることを特徴とする，請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項１１，１２，１３，または１４に記載の半導体装置の製造方法。
【請求項１６】
支持基板上に絶縁層を介して形成され，かつ複数のアナログ素子が形成されるＳＯＩ層を有する半導体装置の製造方法であって，
前記ＳＯＩ層に形成される前記複数のアナログ素子の中から，誘電損失を制御したい１または２以上のターゲット素子を選択する工程と，
前記支持基板に対して，前記１または２以上のターゲット素子の下部に位置する範囲に選択的に溝を形成する工程と，
を含むことを特徴とする，半導体装置の製造方法。
【請求項１７】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記１または２以上のターゲット素子はインダクタであることを特徴とする，請求項１６または１７に記載の半導体装置の製造方法。
【請求項１９】
前記１または２以上のターゲット素子は，前記複数のアナログ素子のうち誘電損失を制御したいものであることを特徴とする，請求項１６，１７，または１８に記載の半導体装置の製造方法。
【請求項２０】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項１６，１７，１８，または１９に記載の半導体装置の製造方法。
【請求項１】
支持基板上に絶縁層を介して形成され，かつ複数の素子が形成されるＳＯＩ層を有する半導体装置において，
前記ＳＯＩ層に形成される前記複数の素子のうち誘電損失を制御したいターゲット素子の下部に位置する前記支持基板に選択的に形成される溝を備えることを特徴とする，半導体装置。
【請求項２】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項１に記載の半導体装置。
【請求項３】
前記複数の素子はアナログ素子であることを特徴とする，請求項１または２に記載の半導体装置。
【請求項４】
前記アナログ素子は，インダクタであることを特徴とする，請求項３に記載の半導体装置。
【請求項５】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項１，２，３，または４に記載の半導体装置。
【請求項６】
支持基板上に絶縁層を介して形成され，かつ複数のアナログ素子が形成されるＳＯＩ層を有する半導体装置において，
前記ＳＯＩ層に形成される前記複数のアナログ素子のうちの１または２以上のターゲット素子の下部に位置する前記支持基板に選択的に形成される溝を備えることを特徴とする，半導体装置。
【請求項７】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項６に記載の半導体装置。
【請求項８】
前記１または２以上のターゲット素子はインダクタであることを特徴とする，請求項６または７に記載の半導体装置。
【請求項９】
前記１または２以上のターゲット素子は，前記複数のアナログ素子のうち誘電損失を制御したいものであることを特徴とする，請求項６，７，または８に記載の半導体装置。
【請求項１０】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項６，７，８，または９に記載の半導体装置。
【請求項１１】
支持基板上に絶縁層を介して形成され，かつ複数の素子が形成されるＳＯＩ層を有する半導体装置の製造方法であって，
前記ＳＯＩ層に形成される前記複数の素子の中から，誘電損失を制御したい１または２以上のターゲット素子を選択する工程と，
前記支持基板に対して，前記選択された１または２以上のターゲット素子の下部に位置する範囲に選択的に溝を形成する工程と，
を含むことを特徴とする，半導体装置の製造方法。
【請求項１２】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記複数の素子はアナログ素子であることを特徴とする，請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記アナログ素子は，インダクタであることを特徴とする，請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項１１，１２，１３，または１４に記載の半導体装置の製造方法。
【請求項１６】
支持基板上に絶縁層を介して形成され，かつ複数のアナログ素子が形成されるＳＯＩ層を有する半導体装置の製造方法であって，
前記ＳＯＩ層に形成される前記複数のアナログ素子の中から，誘電損失を制御したい１または２以上のターゲット素子を選択する工程と，
前記支持基板に対して，前記１または２以上のターゲット素子の下部に位置する範囲に選択的に溝を形成する工程と，
を含むことを特徴とする，半導体装置の製造方法。
【請求項１７】
前記溝は前記絶縁層の裏面が露出するように形成されることを特徴とする，請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記１または２以上のターゲット素子はインダクタであることを特徴とする，請求項１６または１７に記載の半導体装置の製造方法。
【請求項１９】
前記１または２以上のターゲット素子は，前記複数のアナログ素子のうち誘電損失を制御したいものであることを特徴とする，請求項１６，１７，または１８に記載の半導体装置の製造方法。
【請求項２０】
前記支持基板はシリコン基板またはサファイヤ基板のうち選ばれたものとすることを特徴とする，請求項１６，１７，１８，または１９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００４−２５３４８８（Ｐ２００４−２５３４８８Ａ）
【公開日】平成１６年９月９日（２００４．９．９）
【国際特許分類】
【出願番号】特願２００３−４０３３３（Ｐ２００３−４０３３３）
【出願日】平成１５年２月１８日（２００３．２．１８）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成１６年９月９日（２００４．９．９）
【国際特許分類】
【出願日】平成１５年２月１８日（２００３．２．１８）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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