【課題】ＳＪ構造による効果を損なうことなく、ソフトリカバリ特性を発揮することができる、半導体装置を提供する。
【解決手段】半導体装置１は、ＳＪＭＯＳＦＥＴ（Super Junction Metal Oxide Semiconductor Field Effect Transistor）１７の寄生ダイオードと並列に、ＳＢＤ（Schottky Barrier Diode）２０を備えている。ＳＢＤ２０のショットキー接合は、ＳＪＭＯＳＦＥＴ１７の複数のベース領域４の間に形成されている。すなわち、ＳＪＭＯＳＦＥＴ１７およびＳＢＤ２０は、同じ領域内に混在して形成されている。 （もっと読む）

【課題】 高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】 複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成した。 （もっと読む）

【課題】 工程の増加や占有面積の大きな増加なくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得る。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の近傍に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域と接したＰ型の領域を介して外部接続端子からの信号を受けるＮ型の領域を形成した。 （もっと読む）

【課題】オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供する。
【解決手段】この半導体装置１は、ｎ⁺型のシリコン基板２と、シリコン基板２上に配置されたｐ型の半導体層３と、半導体層３上に配置され、複数のトレンチ４ａを有するとともに、隣接するトレンチ４ａ間の各領域がチャネル１０となるｎ型の半導体層４と、半導体層４のトレンチ４ａに配置された埋め込み電極６とを備え、シリコン基板２、半導体層３および半導体層４により、バイポーラトランジスタが形成されており、埋め込み電極６が負電位である場合に、トレンチ４ａから隣接するトレンチ４ａにわたって空乏層１１が形成されることにより、チャネル１０がオフ状態となり、埋め込み電極６が正電位である場合に、隣接するトレンチ４ａ間の全ての領域において、空乏層１１が形成されないことにより、チャネル１０がオン状態となる。 （もっと読む）

【課題】出力用パワーＭＯＳトランジスタの発生磁界を低減し、制御回路に影響を与えない半導体装置を提供する。
【解決手段】半導体基板８０上に形成され、複数のトランジスタセルを有する出力用パワーＭＯＳトランジスタ１０、１０ａ、１０ｂと、該出力用パワーＭＯＳトランジスタを制御する制御部２０とを備えた半導体装置１００であって、前記出力用パワーＭＯＳトランジスタと前記制御部は隣接して配置され、前記出力用パワーＭＯＳトランジスタは、平行に配列された複数のゲート配線１１、１２と、該複数のゲート配線を両端から挟むように対向して配置された２本のゲート給電用配線１５、１６とを備え、前記複数のゲート配線は、隣接する前記ゲート配線同士の給電電流の向きが互いに逆向きとなるように、前記２本のゲート給電用配線と交互に一端でのみ接続されたことを特徴とする。 （もっと読む）

【課題】ＥＳＤ耐性の向上を図ったＳＯＩ構造の半導体装置を得る。
【解決手段】ＳＯＩ構造の半導体装置の入出力保護回路において、外部端子に対し、各々が並列に逆方向バイアス接続される複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗の単位チャネル幅抵抗値を、順方向バイアス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐圧が得られるように設定する。 （もっと読む）

【課題】本発明は、高速スイッチング駆動可能な出力段トランジスタ及び駆動回路を備える半導体装置を提供することを目的とする。
【解決手段】基板上に平行に配列された複数のゲート配線１１と、該ゲート配線に対して並列接続されたトランジスタセルと、前記ゲート配線の一端にのみ接続されたゲート高電位供給配線１２と、前記ゲート配線の他端にのみ接続されたゲート低電位供給配線１３とを含む出力段トランジスタＱ１と、
高電位出力トランジスタＱ２と低電位出力トランジスタＱ３とを備え、前記出力段トランジスタの前記ゲート配線に信号を供給することにより、前記出力段トランジスタの前記トランジスタセルをスイッチング駆動する駆動回路２０とを有し、
前記高電位出力トランジスタの出力端子２２は前記ゲート高電位供給配線に接続され、前記低電位出力トランジスタの出力端子２３は前記ゲート低電位供給配線に接続されたことを特徴とする。 （もっと読む）

【課題】本発明は、高電圧出力装置を備えた電源集積回路（ＩＣ）に関する。
【解決手段】電源集積回路は、複数のセグメントを有する出力トランジスタに結合されたゲートドライバを含む。このゲートドライバもまた、複数のセグメントを有し、ドライバ回路のセグメントの各々は、該出力トランジスタのセグメントのうちの対応する１つに隣接して置かれている。本要約書は、調査者又はその他の読者が技術的開示の主題を迅速に確認できるようにするための、要約書に要求される規則に則って提供されるものであることを強調しておく。本要約書は、特許請求の範囲の技術的範囲又は意味を解釈又は限定するためには使用されないとの理解に基づいて提出されるものである。 （もっと読む）

【課題】複数の横型ＤＭＯＳ素子を備える構成において、ＥＳＤ耐量を向上できる半導体装置を提供する。
【解決手段】ＬＤＭＯＳ素子を複数備えた半導体装置であって、半導体基板における複数のＬＤＭＯＳ素子の形成領域として、半導体層とともに、半導体層のウェル形成面とは反対の面上に、半導体層よりも不純物濃度の高い第１導電型の高濃度層が形成され、半導体基板におけるゲート電極形成面の裏面であって、少なくとも高濃度層の半導体層との境界とは反対の表面全面にドレイン電極が直接形成され、ドレイン電極と複数のドレイン領域とが、それぞれ電気的に接続されている。 （もっと読む）

積層ゲート結合Ｎチャネル電界効果トランジスタ（ＧＣＮＦＥＴ）静電放電（ＥＳＤ）保護回路は、ステージ群のスタックを含む。各ステージは、本体がソースに結合されるＮＦＥＴを有する。抵抗器は、ゲートとソースとの間に結合される。電流通路は、ＥＳＤの事象の間に電流がステージの抵抗器を横切って流れてトリガを引き起こすように、供給電圧ノードから各ＮＦＥＴのゲートまでに設けられる。１つの実施形態では、供給電圧ノードからそばに分離されるＮＦＥＴステージおよび他のステージは、関連するキャパシタンス構造体を有する。ＥＳＤの事象の過渡電圧状態の間に、電流が、供給電圧ノードから、キャパシタンス構造体を通って、ゲートへ流れ、そして抵抗器を通って、トリガを開始する。ＧＣＮＦＥＴ ＥＳＤ保護回路は、その保持電圧よりも２０パーセント高い電圧に満たないトリガ電圧を有する。
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【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】 多フィンガーゲート構造のＭＯＳトランジスタにおいて、ゲート抵抗とゲート・ドレイン間容量を、同時に低減する。
【解決手段】 複数のゲート電極が第１の方向に平行に配置された半導体装置において、該ゲート電極、ソース配線、およびドレイン配線より上層に設けられ、前記第１の方向に延在する複数の第１の部分、および該第１の方向と垂直な方向に延在する第２の部分からなるゲート配線を設ける。そして、該ゲート電極の一端は該ゲート配線の第１の部分とコンタクト窓を介して接続され、該ゲート電極の他端は該ゲート配線の第２の部分とコンタクト窓を介して接続される。さらに、該ゲート配線の第１の部分が、前記ドレイン配線と交差することなく、前記ソース配線上に延在し、該ゲート配線の第２の部分に接続されていることを特徴とする。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】携帯電話機などに使用されるＲＦパワーモジュールの小型化を推進することのできる技術を提供する。
【解決手段】ＲＦパワーモジュールの増幅部が形成される半導体チップの内部に方向性結合器を形成する。半導体チップの増幅部となるＬＤＭＯＳＦＥＴのドレイン領域に接続するドレイン配線３５ｃと同層に方向性結合器の副線路３２を形成する。これにより、所定のドレイン配線３５ｃを主線路とし、この主線路に絶縁膜を介して平行に配置された副線路３２で方向性結合器を構成する。 （もっと読む）

【課題】ドレイン電圧のオーバーシュートを低減してノイズとスイッチング損失の増大を抑制することが可能な半導体装置であって、特に、高速スイッチングが可能な横型ＭＯＳトランジスタを用いた、小型で安価な半導体装置を提供することを目的としている。
【解決手段】半導体基板１０の表層部に、横型ＭＯＳトランジスタ２１が形成されてなる半導体装置であって、横型ＭＯＳトランジスタ２１のゲート駆動信号ラインに、横型ＭＯＳトランジスタ２１のドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０が挿入配置され、絶縁膜４を介して、横型ＭＯＳトランジスタ２１のドレイン電圧が多結晶シリコン抵抗体５０に印加されてなる半導体装置１００とする。 （もっと読む）

【課題】半導体装置に形成されている内部回路をＥＳＤによる高電圧から保護する保護回路を小型化する。
【解決手段】保護用のＭＯＳのドレイン領域３２に、ドレイン領域３２を通過する電流経路４４を蛇行させるパターンの絶縁領域４０，４２を配置する。絶縁領域４０，４２のパターン形状を調整することによって、ブレークダウンしたＭＯＳの抵抗値を調整することができる。大きな抵抗が必要とされる場合でも、ドレイン領域３２を長くする必要がない。 （もっと読む）

【課題】同一ＧＯＩ基板上に形成するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方の駆動力を向上させる。
【解決手段】ＧＯＩ基板上にｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴを形成した相補型半導体装置であって、絶縁膜１２上に形成され、表面の面方位が（１１０）面であり、一部にエッチングにより（１１１）面が露出されたＧｅ層１３と、Ｇｅ層１３の（１１０）面に形成されたｐ型ＭＩＳＦＥＴと、Ｇｅ層１３の（１１１）面に形成されたｎ型ＭＩＳＦＥＴとを備えた。 （もっと読む）

【課題】横形パワーＭＯＳＦＥＴのチップ面積当たりのオン抵抗を低減する。
【解決手段】本発明の横形パワーＭＯＳＦＥＴは、外部ソース電極と接続してある低抵抗ｐ型半導体基板上のｐ型半導体領域の中の半導体表面から前記ｐ型半導体領域までを貫通する低抵抗打抜き導電領域を設け、この低抵抗打抜き導電領域で挟まれる半導体領域にドレイン電極と電気的に接続される２個以上のｎ型ドレイン領域を形成し、アクティブ領域上の外部ドレイン領域を設ける。 （もっと読む）

【課題】 スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置１０は、第１及び第２の電源線の間にプッシュプル接続され、チャージポンプ動作によりその接続ノードＮＤに第１及び第２の電源線のいずれかの電圧を出力するための第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１と、接続ノードＮＤと電気的に接続されると共に、その一端に所与の電圧が印加されるフライングコンデンサの他端と電気的に接続されるパッドＰＤとを含む。第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の一部又は全部と重なるように、該第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の上層にパッドＰＤが配置される。 （もっと読む）

【課題】 半導体装置の駆動能力を向上させること。
【解決手段】 ウェル５には、ゲート幅方向にウェル５に凹凸を設けるためのトレンチ部１０が形成されており、絶縁膜７を介して、トレンチ部１０の内部及び上面部にゲート電極２が形成されている。ゲート電極２のゲート長方向の一方の側にはソース領域３が形成されており、他方の側にはドレイン領域４が形成されている。ソース領域３とドレイン領域４は、何れも、ゲート電極２の底部近傍（トレンチ部１０の底部近傍）の深さまで形成されている。このように、ソース領域３とドレイン領域４を深く形成することにより、ゲート電極２の部位で浅い部分に集中して流れていた電流がトレンチ部１０の全体に一様に流れるようになり、ウェル５に形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まる （もっと読む）