【課題】対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供する。
【解決手段】例えばＰ型の基板１と、この基板１上に形成されたＮ型のＥＰＩ層２と、基板１とＥＰＩ層２とにわたって形成されたＮ型の第１の埋め込み層（埋め込み層３）と、この第１の埋め込み層の下に形成され埋め込み層３よりも不純物濃度の低いＮ型の第２の埋め込み層（埋め込み層１２）と、ＥＰＩ層２の表面から埋め込み層１２、埋め込み層３を貫通して基板１内に達するＤＴＩ４と、を備えた半導体装置。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】ゲート長によらずトランジスタ特性を向上させることが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１の結晶面上に形成された第１のＮチャンネルＦｉｎＦＥＴと、第１の結晶面上に形成され、第１のＮチャンネルＦｉｎＦＥＴよりもゲート長が長い第２のＮチャンネルＦｉｎＦＥＴとを具備する。第１のＮチャンネルＦｉｎＦＥＴのフィン部の側面と、第２のＮチャンネルＦｉｎＦＥＴのフィン部の側面とは、共に第１の結晶面のキャリア移動度よりも遅いキャリア移動度を有する第２の結晶面に形成されている。第２のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅は、第１のＮチャンネルＦｉｎＦＥＴの前記フィン部の幅よりも広い。 （もっと読む）

【課題】特性に大きなばらつきのない半導体装置を形成し、これによって動作速度が安定した半導体装置、及び安定した出力の論理を有する論理素子を備えた回路基板、およびその製造方法を提供すること。
【解決手段】１以上のノズル３２０を備える液体吐出装置３１０から半導体材料液を吐出して半導体層１４０を形成する回路基板の製造方法であって、予め設定された１以上の回路形成領域を横切って、互いに平行な第１乃至第ｎの直線（ｎは２以上の整数）が予め定められており、前記ノズル３２０が第１の直線上をスキャンしながら回路基板上に半導体材料液を塗布することで、前記第１の直線方向に延在する複数の半導体層１４０を形成する工程を有し、前記半導体層１４０を形成する工程を、それぞれ前記第１乃至第ｎの直線について行う。 （もっと読む）

【目的】層間絶縁膜内の電荷による電界への影響を緩和して、素子のリーク電流の減少と耐圧の向上を図ることができる半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜をＳｉＨ₄とＮ₂Ｏから形成される堆積酸化膜２ａとＴＥＯＳとＯ₂から形成されるＴＥＯＳ酸化膜２ｂとの二層の複合膜とすることで、ＴＥＯＳ酸化膜２ｂ中の電荷５による電界への影響を堆積酸化膜２ａで緩和できて、素子のリーク電流が低減され、耐圧が向上する。その結果、良品率を向上させることができる。 （もっと読む）

【課題】出力電圧信号の振幅を十分にとれない場合があった。
【解決手段】本発明は、しきい値電圧を決定する参照電圧を入力する第１、第２の端子と、基準電圧を入力する第３の端子と、前記基準電圧を基準とした、検出すべき電圧を入力する第４の端子と、前記第１、第２の端子を制御端子に接続され、前記参照電圧の電位差に応じた電流をそれぞれ流す、第１導電型の第１、第２のトランジスタと、前記第１のトランジスタと前記第４の端子との間に接続される第２導電型の第３のトランジスタと、前記第２のトランジスタと前記第３の端子との間に接続され、前記第３のトランジスタの流す電流に応じたミラー電流を流す第２導電型の第４のトランジスタと、を有し、前記第２、第４のトランジスタの中間ノードの電圧に応じた電圧を出力信号として出力するコンパレータ回路である。 （もっと読む）

【課題】 オン電圧が低いＩＧＢＴと、逆回復損失が低いダイオードを有する半導体装置を提供する。
【解決手段】 上面に上部電極が形成されており、下面に下部電極が形成されており、縦型のＩＧＢＴと縦型のダイオードが形成されている半導体基板を備える半導体装置。ＩＧＢＴは、ｎ型のエミッタ領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型のコレクタ領域と、エミッタ領域とドリフト領域を分離している範囲のボディ領域に絶縁膜を介して対向しているゲート電極を有している。ダイオードは、ｐ型のアノード領域と、ドリフト領域と連続しているｎ型のカソード領域と、カソード領域に絶縁膜を介して対向している制御電極を有している。カソード領域の絶縁膜に接する範囲内には、その周囲のカソード領域よりもｎ型不純物濃度が高い高濃度領域が形成されている。 （もっと読む）

【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】高耐圧のノイズやサージから内部回路を守るＥＳＤ保護素子であり、要求される条件により合わせ込みやすい構造のＥＳＤ保護素子を提供する。
【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＬＯＣＯＳオフセット型Ｎチャネル型ＭＯＳを利用したＥＳＤ保護素子１００において、ドレイン側のＬＯＣＯＳ酸化膜-コンタクト間距離１４の内側に抵抗領域１５を設け、この抵抗領域１５の距離を変えることにより、ＥＳＤ保護素子の動作時における寄生バイポーラトランジスタのオン状態を保持する保持電圧を容易に調整することが可能となる。 （もっと読む）

【課題】電界効果トランジスタの誤動作及び電界効果トランジスタが破壊されることを防ぐことができる。
【解決手段】Ｎ型ガードリング１８のＮ−ＭＯＳＦＥＴ２０側の第１の部分１８Ａは、複数のコンタクトメタル３２を介して第１の配線メタル３６Ｄと接続されている。Ｎ−ＭＯＳＦＥＴ２０のゲート領域４４は、複数のコンタクトメタル３２を介して第１の配線メタル３６Ｉと接続されると共に、複数のコンタクトメタル３２及び複数のビア３４を介して第２の配線メタル３８Ｃと接続されている。ここで、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に第２の絶縁層が設けられているので、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に寄生容量４５Ａが発生するようにＮ型ガードリングの第１の部分１８ＡとＮ−ＭＯＳＦＥＴ２０のゲート領域４４とが容量結合されている。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部と非重畳で保護ダイオードを配置する。ゲートパッド部下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、保護ダイオードを素子領域と隣接してその外側のチップ端部で且つ、ゲートパッド部と直近に配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。 （もっと読む）

【課題】論理回路に向けた製造プロセスで製造できるパワーＭＯＳＦＥＴ及び論理回路を有する半導体装置を提供する
【解決手段】半導体装置は、パワーＭＯＳと論理回路とを有する。第１領域が第１方向及び第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられて第２領域が構成され、更に第２領域が第１方向及び第２方向に並んで複数個配置されて第３領域で構成される。第１領域は、第１方向に延長され、第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴ及びバックゲート領域及びそれぞれを相互に接続する第１配線層を有する。第３領域において、第２方向に延長されてそれぞれ相互に接続する第１配線層同士を接続する第２配線層、第１方向に延長されて第２配線層同士を接続する第３配線層とが設けられてパワーＭＯＳＦＥＴが形成される。 （もっと読む）

【課題】 同一基板上に形成された半導体素子間に流れる寄生電流による半導体素子の誤動作を抑制する構造を有する半導体装置を提供することを目的とする。
【解決手段】
ｐ型半導体基板１に電気的に接続されたｎ型のコレクタ引き出し層５３を備えた小信号素子であるバイポーラトランジスタ５０と、ｐ型半導体基板１に電気的に接続されたｎ型拡散層６７を備えたパワートランジスタ素子であるＤＭＯＳトランジスタ６０と、ｐ型半導体基板１に電気的に接続され、かつ、ダミー電極１３に接続されたｎ型のダミーＮ島１０と、ｐ型半導体基板１に電気的に接続され、かつ、フィールド電極２３に接続されたｐ型のフィールド部２０と、ダミー電極１３とフィールド電極２３を接続し、ボンディングパット７０に接続する配線３０とを備える。 （もっと読む）

【課題】３Ｄピラー型ＳＧＴを複数並列に接続する際に、配線層を設ける必要のない半導体装置を提供する。
【解決手段】３Ｄピラー型ＳＧＴの上部主電極領域が選択エピタキシャル成長半導体層を含み、少なくとも２つの隣接する３Ｄピラー型ＳＧＴを、各々の選択エピタキシャル成長半導体層を接触させて並列接続する。 （もっと読む）

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】高耐圧で、基板への電流の漏れが抑制され、かつ、端子に負入力があった場合でも基板から端子への電流の抜けが抑制されたダイオードを基板上に有する半導体装置およびその製造方法を提供すること。
【解決手段】Ｐ型基板１と、Ｐ型基板１上に順次形成されたＮ型埋め込み層２、Ｐ型埋め込み層３、およびＮ型エピタキシャル層４と、Ｐ型埋め込み層３上に形成されＮ型エピタキシャル層４を囲むＰ型拡散層６と、ゲート領域を構成するＰ型拡散層８およびＰ型拡散層１１と、ソース領域を構成するＮ型拡散層９、Ｐ型拡散層１２およびＮ型拡散層１３と、Ｎ型エピタキシャル層４の上方に形成されＰ型拡散層１２およびＮ型拡散層１３と短絡したゲート電極と、を備え、Ｎ型埋め込み層２はフローティング状態にある。 （もっと読む）

【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。 （もっと読む）

【課題】電力変換用の半導体絶縁ゲート型スイッチング素子の駆動回路の出力段の素子の電流駆動能力を高め小型化することで、駆動回路を集積化したより小型で高性能な駆動回路と、さらにこれを用いることでより小型で高性能な電力変換装置を提供する。
【解決手段】絶遠ゲート型の主半導体スイッチング素子のオン、オフを制御する駆動回路において、前記主半導体スイッチング素子のゲート電圧を制御する回路の出力段に絶縁ゲート制御型のバイポーラ半導体素子、特に、ＩＧＢＴを用いる。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、保護絶縁膜は、シリコンおよび窒素を含有できる。保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する複数の電気素子要素と、複数の電気素子要素を覆う、シリコンを含まない下層保護絶縁膜と、下層保護絶縁膜の上に配置され、シリコンを含む上層保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、複数の電気素子要素の少なくとも一つは、シリサイド化される金属を含有でき、下層保護絶縁膜は、電気素子要素に含有される金属と上層保護絶縁膜に含有されるシリコンとの接触を阻害できる。下層保護絶縁膜は、比誘電率が１０以上の高誘電体層を有してよい。上層保護絶縁膜は、シリコンおよび窒素を含有することができる。 （もっと読む）