【課題】アンテナスイッチのスイッチング用トランジスタにＳＯＩ ＭＯＳＦＥＴを用いながら、高調波歪を大幅に低減する。
【解決手段】アンテナスイッチの受信分路スルーＭＯＳＦＥＴグループ１３を構成するトランジスタ４４〜４８のドレイン−ゲート間の片方に静電容量素子５４〜５８を付加することにより、ソース−ゲート間とドレイン−ゲート間の電圧振幅が同じでなくなる。その結果、ソース−ドレイン間寄生容量の電圧依存は、電圧の極性に対して非対称となる。この非対称性は、同様の非対称性を有する信号歪を発生させるので、それを基板容量の電圧依存による２次高調波と同等の振幅と逆の位相を持つように設定することにより、２次高調波歪を打ち消すことができ、２次高調波歪を低減することができる。 （もっと読む）

【課題】回路面積が小さい、またはトランジスタの劣化を防止するよう形成された、有機トランジスタと無機トランジスタとを備えた半導体装置を提供する。
【解決手段】本発明の一形態の半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】電界効果型トランジスタを備えた半導体装置において、チャネル抵抗を低減する。
【解決手段】厚さ方向に沿って互いに反対側に位置する第１主面Ｓ１および第２主面Ｓ２を持つ半導体基板１に、トレンチゲート型の電界効果型トランジスタを有する半導体装置であって、前記トレンチゲート型の電界効果型トランジスタは、前記第１主面Ｓ１側に第１半導体領域２と、前記第２主面Ｓ２側に第２半導体領域５と、その間に半導体ウェル領域３と、第２主面と交差する第１方向Ａに延びるように形成された溝部９と、その内面にゲート絶縁膜６を介して形成されたゲート電極８とを備え、ゲート電極８の底部ＢＧは第１半導体領域２にあり、ウェル底部ＢＷは、ウェル深部ＤＢＷとウェル浅部ＳＢＷとを有し、ウェル深部ＤＢＷは、ゲート絶縁膜６に対して、ウェル浅部ＳＢＷよりも遠い領域にあることを特徴とする。 （もっと読む）

【課題】小面積の回路で高いＥＳＤ保護性能を実現する。
【解決手段】静電気保護回路は、各々がＭＯＳトランジスタを備える複数の保護回路と、低電位ノードと高電位ノードとの間のサージ電圧に応答して複数の保護回路の各々のＭＯＳトランジスタのゲート電極にトリガ信号を供給するトリガ回路とを備える。複数の保護回路の各々は、ゲート電極にトリガ信号が供給されたとき低電位ノードと高電位ノードとを導通する。複数の保護回路のうちトリガ回路の出力との間の寄生抵抗が最も大きい保護回路の寄生抵抗をＲｍａｘとして、複数の保護回路の各々のゲート電極にはＲｍａｘよりも抵抗値が大きい抵抗素子が接続されている。このような構成により、小面積の素子の追加によって、複数の放電回路の遅延時間差を緩和することができる。 （もっと読む）

【課題】単一ゲート・インバータのナノワイヤ・メッシュ及びその製造方法を提供する。
【解決手段】電界効果トランジスタ（ＦＥＴ）インバータは、スタック内で垂直方向に配置された複数のデバイス層を含み、各デバイス層は、ソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネル１１０を有し、ここで１つ又は複数のデバイス層のソース及びドレイン領域はｎ型ドーパント、又はｐ型ドーパントでドープされる。ＦＥＴインバータはさらに、複数のナノワイヤ・チャネルを取り囲む共通のゲート１５０と、ｎ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第１のコンタクト１５６と、ｐ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第２のコンタクト１５８と、デバイス層の各々のドレイン領域への共通の第３のコンタクト１５２とを含む。 （もっと読む）

【課題】半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させる。
【解決手段】半導体装置は、ＦｉｎＦＥＴ１０と、ＦｉｎＦＥＴ１０と同一のチップ上に設けられたＰｌａｎａｒＦＥＴ２０とを具備する。ＰｌａｎａｒＦＥＴの第２ゲート絶縁層２４は、ＦｉｎＦＥＴ１０の第１ゲート絶縁層１４よりも厚い。 （もっと読む）

【課題】半導体装置のクラック発生検知と検知結果に応じた制御を簡易かつ正確に実行する。
【解決手段】半導体装置であって、金属接合部で基板に接合された半導体デバイスを備え、半導体デバイス周辺領域に温度に応じて電気抵抗の変化するサーミスタ素子１６０が設けられ、トランジスタ素子１２０の制御電極１２２に接続されている。接合部でクラックによる異常発熱があると、サーミスタ素子１６０の抵抗が変化しトランジスタ素子１２０の動作状態を制御できる。よって、異常温度時に半導体デバイスの動作を停止させることができる。 （もっと読む）

【課題】 本発明は、従来の製造方法と比較し、ＬＤＭＯＳ及び微細ＭＯＳトランジスタを最小限のプロセス工程数で実現可能な半導体装置及びその製造方法を提供する事を目的とするものである。
【解決手段】 サイドウォール２７形成後、レジストパターン２８により開口されたＬＤＭＯＳソース領域にあるゲート電極側壁のサイドォールのみを除去し、ＬＤＭＯＳ及び微細ＭＯＳのソース及びドレイン領域の高濃度拡散層を同時形成することにより、工程簡略化を図り、コスト低減を実現する。 （もっと読む）

【課題】小型の静電破壊保護トランジスタを有する半導体装置を提供する。
【解決手段】第１導電型の半導体層１２に、ゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４のゲート幅方向Ｙに沿って形成された第２導電型の第１不純物拡散層１５と、ゲート幅方向Ｙに沿って第１不純物拡散層１５と対向配置された本体部１６ａと、本体部１６ｂからゲート電極１４と反対側に突出した複数の凸部１６ｂとを有し、ゲート電極１４のゲート長方向Ｘの幅Ｗｄ１が第１不純物拡散層１５のゲート長方向Ｘの幅Ｗｓ１より大きい第２導電型の第２不純物拡散層１６と、を備えた絶縁ゲート電界効果トランジスタ１７を具備する。 （もっと読む）

【課題】ｐｎコラム領域を用いて複数の両面電極素子が構成された半導体装置において、装置を小型化しつつ過渡的信号による短絡の発生を抑制する。
【解決手段】絶縁分離トレンチにより、半導体基板において複数の素子形成領域が区分された半導体装置であって、両面電極素子の形成領域として、半導体基板にｐｎコラム領域を設けた。そして、両面電極素子を構成する各素子形成領域がｐｎコラム領域を構成するｐ導電型半導体領域とｎ導電型半導体領域を含むように絶縁分離トレンチを形成した。また、両面電極素子としてｎチャネル型両面電極素子とｐチャネル型両面電極素子を含み、ｎチャネル型両面電極素子の素子形成領域では、ｎ導電型半導体領域が並設方向両端に位置して絶縁分離トレンチに接し、ｐチャネル型両面電極素子の素子形成領域では、ｐ導電型半導体領域が並設方向両端に位置して絶縁分離トレンチに接するようにした。 （もっと読む）

【課題】柱状半導体層の周囲にゲート電極が形成される縦型トランジスタにおいては、各々の縦型トランジスタのゲート長より大きいゲート長を持つトランジスタを形成することが困難である。
【解決手段】基板上に形成された第１の拡散層上に２個の柱状半導体層によって形成された縦型トランジスタが隣接して形成されており、それらの縦型トランジスタは共通なゲート電極を備え、第１の柱状半導体層の上部に形成された第１の上部拡散層はソース電極に接続され、第２の柱状半導体層の上部に形成された第２の上部拡散層はドレイン電極に接続され、２個の縦型トランジスタが直列に接続されることによって、各々の縦型トランジスタの２倍のゲート長を持つトランジスタとして機能することを特徴とする半導体装置を提供する。 （もっと読む）

【課題】デジタル回路と高周波回路とを混載した半導体装置において、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくする。
【解決手段】高周波回路１００の第１トランジスタ１２０，１４０の第１ゲート電極１２４，１４４から第１コンタクト１６２，１６６までの距離ａは、デジタル回路２００の第２トランジスタ２２０，２４０の第２ゲート電極２２４，２４４から第２コンタクト２６２，２６６までの距離ｂより大きい。第１コンタクト１６２，１６６は第１トランジスタ１２０，１４０のドレイン１２６，１４６に接続しており、第２コンタクト２６２，２６６は第２トランジスタ２２０，２４０のドレイン２２６，２４６に接続している。 （もっと読む）

【課題】 サブ素子部のコンタクト部において、電流集中が生じ難い半導体装置を提供する。
【解決手段】 メイン素子部２０とサブ素子部４０が形成されている半導体基板１２を有する半導体装置であって、半導体基板１２の上面のうち、メイン素子部２０の上面にはメイン電極６６が形成されており、サブ素子部４０の上面には互いに分離されている複数のコンタクト部６９を介して半導体基板１２と導通しているサブ電極６８が形成されており、前記複数のコンタクト部６９は、第１方向に沿って伸びる直線状に形成されているとともに、前記第１方向と直交する第２方向に沿って配列されており、前記複数のコンタクト部６９が形成されている領域のうちの前記第２方向の少なくとも一方の端部近傍において、各コンタクト部６９の第１方向の長さが、その端部から前記領域の中央に向かうにつれて長くなっている。 （もっと読む）

【課題】トランジスタ本来の特性を出すことが可能な配線パターンの第１配線層を有する半導体装置を提供する。
【解決手段】半導体基板１０の表面に延在し、所定間隔を有して交互に配置されたソース領域２０及びドレイン領域３０と、該ソース領域２０又は該ドレイン領域３０とコンタクトホール６０、６０ａを介して接続されたフィンガー状の配線７５、７５ａ、７５ｂを複数含む第１配線層７０、７０ａと、該第１配線層７０、７０ａとスルーホール８０、８０ａを介して接続された第２配線層９０とを有する半導体装置であって、前記第１配線層７０、７０ａは、前記スルーホール８０、８０ａが形成されないスルーホール非形成領域７４、７４ａ、７４ｂの配線幅が、前記スルーホール８０、８０ａが形成されるスルーホール形成領域７３、７３ａ、７３ｂの配線幅よりも広い前記フィンガー状の配線７５、７５ａ、７５ｂを含む。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】動作信頼性を向上させる半導体装置を提供すること。
【解決手段】基板１０内に、互いに離隔して形成された第１乃至第３拡散層１３と、前記第１拡散層１３と前記第２拡散層１３との間の前記基板１０上に第１絶縁膜１４を介在して形成された第１電極１５を備え、前記第１拡散層１３をソースとし、前記第２拡散層１３をドレインとする、第１トランジスタ２０と、前記第２拡散層１３と前記第３拡散層１３との間の前記基板１０上に第２絶縁膜１４を介在して形成された第２電極１５を備え、前記第２拡散層１３をドレインとし、前記第３拡散層１３をソースとする第２トランジスタ２１とを具備し、前記第２トランジスタ２１は、前記第２電極１５及び前記第３拡散層１３に固定電圧が与えられることにより、常時オフ状態とされ、前記第１トランジスタ２０の閾値は、前記第２トランジスタ２１の閾値よりも小さい。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】トランジスタに接続される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤに対する保護動作時にトランジスタ全体で均一に動作することのできるＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】ドレイン領域とソース領域がひとつずつゲート電極を挟んで交互に配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第２のメタル配線と接続されており、第１のメタル配線と第２のメタル配線とを電気的に接続するための一定の大きさを有するビアホールの配置数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、１から３までの個数比となるように形成する。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）