【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【課題】 直列接続電界効果型トランジスタの回路モデルパラメータのフィッティング方法に関し、多段直列接続電界効果型トランジスタの回路モデルパラメータの効率的な抽出手順を提供し、モデル化を実施可能にする。
【解決手段】 多段直列接続電界効果型トランジスタの評価テスト用デバイスを用意し、複数のゲート電極に印加する電圧を制御して電気特性を評価し、パラメータ変数の基準値を孤立電界効果型トランジスタのモデル変数で設定し、さらに、パラメータ変数の微小変動分を加える形で回路モデルを作成し、次いで、評価した電気特性の多数のバイアス点とパラメータ変数の微小変動分の関係を、評価関数で評価し、評価関数を最小化することで微小変動分の変数の最適解を求め、最適解を多数の多段直列接続電界効果型トランジスタの評価テスト用デバイスについて求めてレイアウト変数の関数としてモデル化する。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、第１ドレイン領域６、第２ドレイン領域８および抵抗性接続領域９を有する。第１および第２ドレイン領域６,８は、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。第１および第２ドレイン領域６,８も互いに離れており、その間が抵抗性接続領域９によって接続されている。抵抗性接続領域９は薄膜抵抗層によって代替できる。 （もっと読む）

【課題】本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
【解決手段】集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】 マルチゲートＭＩＳＦＥＴからなる高移動度のｎＦＥＴ及びｐＦＥＴの双方の移動度を向上させる相補型半導体装置とその製造方法を提供する。
【解決手段】
基板１０上にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタが形成された相補型半導体装置であって、ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタが、基板１０の主面に平行な面内に引っ張り歪みを有する第一の半導体層と圧縮歪みを有する第二の半導体層とが交互に積層され、基板１０の主面に対して突出した積層構造と、積層構造の対向する両側面を覆うように形成されたゲート絶縁膜８０と、ゲート絶縁膜８０を介して前記積層構造を覆って形成されたゲート電極３０と、ゲート絶縁膜８０とゲート電極３０をはさんで対向し、積層構造の両端に形成されたソース／ドレイン領域２０と、を有することを特徴とする相補型半導体装置。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特に半導体装置に混載されるトランジスタの種類数が異なる場合にてデバイス特性のプロセス間差が発生しない半導体装置の製造方法等を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、トランジスタの種類数が異なる第１及び第２の半導体装置を形成する半導体装置の製造方法において、トランジスタ領域１０１、１０２を窒化シリコン膜４で覆い、トランジスタ領域１００にゲート絶縁膜５を形成し、この上にレジストパターン１０を形成し、これをマスクとし且つ窒化シリコン膜４を通して、トランジスタ領域１０１にイオン注入を行う。第１のレジストパターン１０を剥離後に窒化シリコン膜４をウェットエッチングにより除去するが、第１の半導体装置におけるゲート絶縁膜の膜厚と、第２の半導体装置におけるゲート絶縁膜がほぼ同じ膜厚となるように、エッチング量を調整していることを特徴とする。 （もっと読む）

【課題】ＣＭＯＳ固体撮像装置における電荷読み出しトランジスタのゲート電極を縦型構成として画素サイズの微細化を可能にしつつ、各トランジスタにおけるチャネル領域の電位コントロールを確実ならしめる。
【解決手段】基板２０と、基板２０内に埋め込まれたフォトダイオードＰＤ１，ＰＤ２と、フォトダイオードＰＤ１，ＰＤ２の信号電荷を読み出す為に基板の深さ方向に埋め込まれて形成された、電荷読み出しトランジスタＴｒ１の縦型のゲート電極２６と、縦型の読み出しゲート電極２６とは異なる電極材料で形成された、他のトランジスタＴｒ２，Ｔｒ３の平面型のゲート電極３１，３３とを有する。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極１４を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極１４上にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の酸化シリコン膜９上にマスク膜１３を形成し、マスク膜１３を用いて酸化シリコン膜９及び窒化シリコン膜８をドライエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】優れた特性を有し、ＩＣ化に適した起動回路を提供する。
【解決手段】Ｎ型エピタキシャル層１２に形成され、ドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成される。ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ドレイン領域１２１と、ゲートとして機能するＰ型分離領域１３とドレイン領域１２１に印加される電圧により、Ｐ型素子分離領域１３が逆バイアスされて空乏層が延びるチャネル領域を介して、ＪＦＥＴのソース引出層２３が配置され、ＪＦＥＴが形成される。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、ゲート絶縁膜へのプラズマダメージをなくし、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域１０１にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、窒化シリコン膜上に酸化シリコン膜９を形成する工程と、ＭＯＮＯＳ型メモリトランジスタ領域１０１にマスク膜１０を形成し、マスク膜１０をマスクとして酸化シリコン膜９を除去する工程と、マスク膜１０をマスクとして窒化シリコン膜８を熱燐酸によるウェットエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。
【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】電流が、縦方向、横方向、そして縦方向と連続的に流れる半導体装置において
縦方向並びに横方向の電流経路に係る電気抵抗を低減し、高効率、高性能な半導体装置を実現する。
【解決手段】本発明の半導体装置は、半導体基板の表面側にドレインを共有するＭＯＳ構造が２つ形成され、かつ、半導体基板の裏面側のＮ＋型ドレイン層７の内部に、一方のＭＯＳ構造のドレイン領域から他方のＭＯＳ構造のドレイン領域まで、延在して形成された複数の堀状の開口部４を有する。堀状の開口部４はＮ＋型ドレイン層７の内部の、Ｎ＋型ドレイン層７とＮ−型エピ層８の境界近傍まで、深く形成されている。そして、堀状の開口部４の中には裏面電極５と電気的に接続された、Ｎ＋型ドレイン層７に比べて抵抗の低い、金属電極６が形成されている。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】 フィールド酸化膜の厚さによらず、第１不純物領域−第２不純物領域間（たとえば、ソース−ドレイン間）における電位分布の偏りを抑制することのできる半導体装置およびその製造方法を提供すること。
【解決手段】 半導体装置１におけるＬＤＭＯＳＦＥＴ６において、エピタキシャル層３の表面におけるドレイン領域１１とボディ領域７との間の部分に、ボディ領域７と間隔を空けてフィールド酸化膜１２を形成する。そして、フィールド酸化膜１２に、ドレイン領域１１およびゲート電極１４と間隔を空けて形成されたフローティングプレート１７を埋設する。 （もっと読む）

【課題】 複数チャネル出力回路を構成する複数のトランジスタを持つ半導体装置においてセルサイズ縮小および信頼性向上を図る。
【解決手段】 複数のチャネル回路構成において、共通の機能を有する複数のチャネルのトランジスタ群を共通のトレンチ溝で囲い、機能の異なるトランジスタ郡に対して絶縁素子分離されていて、ハイサイド側の隣接するトランジスタのコレクタ部を共有化してVH電源に接続すると共に、ローサイド側の隣接するチャネルのトランジスタ群のエミッタ部を共有化してGND電源に接続する。 （もっと読む）

【課題】ドレイン、バックゲート間耐圧が高く、ＤＭＯＳＦＥＴ用ゲートのＥＳＤ保護を両立することが可能なＥＳＤ保護素子を備える半導体装置を提供する。
【解決手段】本体トランジスタ領域１０と、ＥＳＤ保護素子領域３０とからなり、第１導電型の半導体層からなるドレイン領域１１と、ドレイン領域１１上に形成された第１導電型半導体領域から成るドリフト領域１２と、ドリフト領域１２に形成された第２導電型半導体領域から成るボディ領域１４，３４とを備える。そして、ＥＳＤ保護素子領域１０におけるゲート電極３７のゲート長が、本体トランジスタ領域１０におけるチャネル領域長の２倍以下である半導体装置を構成する。 （もっと読む）

【課題】高圧金属電極と低圧電極との間の絶縁耐圧を上昇させることができる。
【解決手段】支持基板５、この支持基板に積層された絶縁膜６、及び絶縁膜に積層された第一半導体層８を備えた高耐圧半導体２１０と、制御回路とを備える半導体集積回路装置において、高耐圧半導体２１０は、第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域７０１と、内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域７０２と、絶縁膜の表面であって、内側誘電体分離領域と外側誘電体分離領域との間に形成された第二半導体層８１と、内側誘電体分離領域、外側誘電体分離領域、及び第二半導体層の表面に積層されたフィールド酸化膜５０と、第一半導体層に接続され、フィールド酸化膜の表面に形成された金属電極３とを備えている。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたエピ層との界面に埋め込み層を有す半導体装置において、十分な高耐圧化を図ることができる半導体装置及びその製造方法を提供する。
【解決手段】第１導電型半導体層１１上に形成された第２導電型素子形成領域１２の表面に埋め込まれるとともに、第２導電型素子形成領域１２に形成された半導体素子を囲み且つ半導体素子を分離する第１導電型素子分離領域２３から離間して形成された第２導電型高濃度領域２１ａ、２１ｂを有する。 （もっと読む）

【課題】半導体基材内に深く伸びる極薄異材料層を製造する方法を提供する。
【解決手段】半導体基材内に異材料層が配置された半導体素子を製造するための方法であって、対向し合う２つの各側壁と底部とを有するトレンチを上記半導体基材内に作成する工程と、上記トレンチの上記２つの各側壁のうちの第１の側壁に異材料層を作成する工程と、上記トレンチの上記２つの各側壁のうちの第２の側壁および底部に半導体材料をエピタキシャルに堆積することによって上記トレンチを充填する工程とを含んでいる方法。 （もっと読む）