【課題】改善された高周波性能およびオン状態特性を可能にするＭＯＳデバイスを提供すること。
【解決手段】ＭＯＳデバイスは、第１の伝導型の半導体層と、半導体層の上面に近接して半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域とを含む。第１および第２のソース／ドレイン領域は、互いに間隔を開けて配置されている。ゲートは、少なくとも部分的に第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の半導体層の上に形成され、かつ半導体層から電気的に絶縁されている。第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つは、半導体層とその特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られている。 （もっと読む）

基板（１０）上に形成された第１及び第２の自立型半導体本体（４０Ｎ、４０Ｐ）を有するＭＯＳデバイスである。第１の自立型半導体本体（４０Ｎ又は４０Ｐ）の第１の部分は、第２の自立型半導体本体（４０Ｐ又は４０Ｎ）の第１の部分に対して非直交かつ非平行な向きに配置される。第１及び第２の自立型半導体本体（４０Ｎ、４０Ｐ）のこれらの部分は、それぞれ第１及び第２の結晶配向を有する。第１のゲート電極（６０）は、第１の自立型半導体本体（４０Ｎ又は４０Ｐ）の第１の部分の少なくとも一部と非直角に交差し、第２のゲート電極（６０）は、第２の自立型半導体本体（４０Ｐ又は４０Ｎ）の第１の部分の少なくとも一部と非直角に交差する。
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【課題】 信号遮断時の出力端子間容量Ｃｏｆｆを低減し、且つオン抵抗Ｒｏｎを低減化
したＳＯＩ構造の半導体装置及びそれを用いた光半導体リレー装置を実現する。
【解決手段】 パワーＭＩＳＦＥＴ２０は、第１のシリコン基板１の表面上にＢＯＸ層（
酸化膜層）２が形成され、このＢＯＸ層２の表面上にＮ^＋ソース層７、Ｐ層６、低不純物
濃度オフセット層５、Ｎ^＋ドレイン層８が設けられている。このＰ層６上には、ゲート絶
縁膜９を介して第１のゲート電極１０が設けられている。そして、第１のシリコン基板１
の裏面には、Ｐ層６に対向してＢＯＸ層２をゲート絶縁膜とする第２のゲート電極１５が
設けられている。 （もっと読む）

【課題】ＥＳＤ（静電気放電）等のサージに対する耐性をより安定して高く確保することのできる構造を有し、大量生産した場合にもより高い信頼性をもって製造することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板内の素子領域の内部に配置されるソース層の電流電圧特性の最大電圧値Ｖ_max１と、同素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性の最大電圧値Ｖ_max２とが、「Ｖ_max１＜Ｖ_max２」なる関係式を満足するような構造とする。さらに、半導体層１４の表面の、素子領域の最も外側に配置されるドレイン層Ｎ２２と素子領域の内部に配置されるドレイン層Ｎ１２との間に段差をつけて、ドレイン層Ｎ２２の下方における半導体層１４の深さ方向の幅ｄ２を、ドレイン層Ｎ１２の下方における半導体層１４の深さ方向の幅ｄ１よりも大きな幅に設定する。 （もっと読む）

【課題】電力用トランジスタと制御用半導体素子とを共通の基板上に備え、電力用トランジスタにおける電力損失が従来よりも大幅に低減された半導体装置を提供する。
【解決手段】半導体装置２００は、トランジスタ２と、トランジスタ２のゲート電位を制御する半導体素子１０、１１とを備え、トランジスタ２および半導体素子１０、１１は共通の炭化珪素基板１の上に形成されており、トランジスタ２と半導体素子１０、１１とを電気的に分離する素子分離領域１２をさらに含む。 （もっと読む）

【課題】 高耐圧、低耐圧トランジスタを同一基板に備える半導体装置の、高耐圧トランジスタ領域の面積の削減を図る装置及び方法の提供。
【解決手段】 支持基板１０ａ上の絶縁層１０ｂ上に形成された第１半導体層１０ｃと、前記第１半導体層１０ｃ内に形成された第１高耐圧トランジスタ１００Ｐと、前記絶縁層上に形成された第２半導体層内に形成された第２高耐圧トランジスタ１００Ｎと、第１半導体層と第２半導体層との間に設けられた絶縁層１０ｂに到達する深さを有する第１素子分離領域１１０ａと、前記絶縁層１０ｂ上に形成された第３半導体層内の第１低耐圧トランジスタ２００Ｎと、前記第３半導体層内に形成された第２低耐圧トランジスタ２００Ｐと、前記第３半導体層内に形成され、かつ、前記第１低耐圧トランジスタ２００Ｎと前記第２低耐圧トランジスタ２００Ｐとの間に設けられた、前記絶縁層１０ｂに到達しない深さを有する第２素子分離領域とを含む。 （もっと読む）

【課題】 半導体素子及びその製造方法を提供すること。
【解決手段】 セル領域と周辺回路領域とを備え、セル領域及び周辺回路領域は、素子分離膜により画定された活性領域を備える半導体基板、素子分離膜の表面上に突出され、少なくとも二つの活性チャンネルを画定する活性領域の一部分、少なくとも二つの突出活性チャンネルを有する半導体基板の活性領域上に形成されたゲート酸化膜、ゲート酸化膜及び半導体基板の素子分離膜上に形成されたゲート電極、及び各ゲート電極の両側の半導体基板の活性領域内に形成されたソース及びドレインを備える半導体素子が提供される。 （もっと読む）

【課題】同一なチップ内でＮチャネルおよびＰチャネルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造の製造方法を提供する。
【解決手段】本発明は、Ｎch型Ｌ−ＤＭＯＳ１０１ とＰch型Ｌ−ＤＭＯＳ１０２と論理部１０３ から成る半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ１０１ は、Ｎ型ドリフト領域１２、Ｐウエル１９、Ｐ型高濃度拡散層２０、ソース拡散層２１、ドレイン拡散層２２、ソースコンタクト１４、ドレインコンタクト１６、ソース電極配線１５、ドレイン電極１７、ゲート電極１８の各主要素から成り、ＳＯＩ領域であるＮ型ドリフト領域１２に形成されたこのＮch型Ｌ−ＤＭＯＳ１０１のソース電極１４と、領域１１と、を電気的に導通して同電位になるように構成するデバイス構造である。 （もっと読む）

パワーセル（１４）及びセンスセル（１６）に分割される複数のセルを備えるパワー半導体デバイスが記載されている。センスセル（１６）の複数のグループ（３０、３２）がもたらされる。本デバイスは、センスセル（１６）のグループの縁においてもたらされる効果の補償を可能にする。
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特に大電流を使用する場合、MOSトランジスタ（５１）のドレイン（７４）中に、衝撃イオン化によって、電子‐正孔の対が生成されて、それによって寄生バイポーラトランジスタ（３８）が破壊的に導電性になる。正孔は、内在の抵抗を有するMOSトランジスタ（５１）の本体領域（７６）を通過してソース（８０）に達し、ソース（８０）はグランドのように比較的低電圧で保持される。正孔電流は本体領域（７６）中に電圧を発生させてベース（４２）として作用する。この増大したベース電圧は寄生バイポーラトランジスタ（３８）を導電性にする。この可能性は、エミッタ（４４）として作用するソース（８０）と本体領域（７６）との間のインピーダンスを介してチャネル電流を流すことによって、ソース（８０）と本体領域（７６）の間に電圧発生させることによって大幅に減少する。これによって、ベース電圧の増大に伴ってエミッタ電圧が増加し、それによって、寄生バイポーラトランジスタ（３８）が導電性になるのを防止する。
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本発明は、第２の導電型基板（１０）内の第１の導電型の第１のウエル（１１）と、前記第１のウエル内のそれぞれ第１の導電型からなるソース（１４）及びドレイン（１５）と、第２の導電型からなる第２のウエル（１２）内に配設されている第２の導電型のゲート（１６）とを有している高圧接合型電界効果トランジスタに関しており、前記第２のウエルは逆行性のタイプからなり、さらにソース、ゲート、ドレインの素子がフィールド酸化膜領域（１３ａ〜１３ｄ）によって相互に離間されていることを特徴としている。またゲート（１６）からソース及びドレイン領域の方向にフィールドプレート（１７ａ，１７ｂ）がフィールド酸化膜（１３ａ，１３ｂ）の上方で延在している。
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本発明は、均一な臨界寸法のアクティブパターンで構成されたマルチゲートトランジスタの製造方法を提供する。本発明はまた、均一な臨界寸法のアクティブパターンを具備するマルチゲートトランジスタを提供する。マルチゲートトランジスタの製造方法は先に少なくとも一つのアクティブパターンを形成する。以後、前記アクティブパターンの露出した領域から少なくとも一つのエピタキシ構造を成長させる。続いて、前記アクティブパターンの少なくとも２個の面にチャネル領域を形成する。
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直流ノード拡散領域の下に埋め込み酸化物を設けず、すべてのデバイスのための本体接触部を有する選択的ＳＯＩ構造を提供する。印加電圧Ｖｄｄ、接地ＧＮＤ、基準電圧Ｖｒｅｆおよびその他の類似ＤＣノードなどのＤＣノード拡散領域の直下に存在する埋め込み酸化物を設けずに、すべてのデバイスのための本体接触部を有する選択的ＳＯＩ構造を提供する。本発明の選択的ＳＯＩ構造をＩＣ中に用いて回路の性能を改善することができる。本発明の選択的ＳＯＩ構造は、上に配置された複数のＳＯＩデバイスを有する上部Ｓｉ含有層を備える絶縁体上シリコン（ＳＯＩ）基板材料を含む。本ＳＯＩデバイスは、本体接触部領域を介して下地のＳｉ含有基板と接触する。下地の埋め込み酸化物領域を備えないＤＣノード拡散領域がＳＯＩデバイスの一つに隣接する。

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並列接続されているトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極１−１、２−１、３−１のゲート幅、及び、隣接し合うゲート電極間の距離が異なり、また、ソース領域やドレイン領域の対応するゲート電極のゲート幅に沿う方向の長さや面積がトランジスタＴｒ１、Ｔｒ２、Ｔｒ３で種々異なる値を持っている。したがって、同一のトランジスタ群内のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３間でゲート長などの特性の相関が低下し、それによって、複数のトランジスタ群間における特性のばらつきが小さくなる。
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電界効果型装置はキャパシタのプレートをそれぞれ形成する複数のセグメントを有する少なくとも１つのセグメント化されたフィールド・プレートを含んでおり、選択されたセグメントを動的に接続してゲート−ドレイン間容量及びドレイン−ソース間容量を選択的に設定する電子素子に電界効果型装置が接続されている。トランスデューサを送信モードスイッチング装置と、受信モードスイッチング装置との間でスイッチングするスイッチング装置に結合されたトランスデューサを超音波装置が含んでおり、このスイッチング装置は電界効果型装置を含んでいる。
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【課題】ＣＭＯＳ回路の集積度を高め、かつＭＯＳトランジスタのゲート幅の変動を抑えることが可能な半導体集積回路を提供する。
【解決手段】ＰＭＯＳ及びＮＭＯＳトランジスタ１個から成るインバータを構成するレイアウトとして、素子領域の中央付近にＮＭＯＳトランジスタ領域８が配置され、その上下に２分割された状態でＰＭＯＳトランジスタ領域１ａ及び１ｂが配置され、それぞれのトランジスタ領域１ａ及び１ｂと領域８にゲート電極３が延在するように配置されている。ＮＭＯＳトランジスタ領域８の位置にマスク合わせずれが生じたとしても、各トランジスタのゲート幅に変化がなく、特性を低下させずに集積度を向上させることができる。 （もっと読む）