半導体装置の製造方法
【課題】本発明は、半導体装置の製造方法等に関し、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極１４を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極１４上にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の酸化シリコン膜９上にマスク膜１３を形成し、マスク膜１３を用いて酸化シリコン膜９及び窒化シリコン膜８をドライエッチングにより除去する工程とを具備することを特徴とする。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極１４を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極１４上にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の酸化シリコン膜９上にマスク膜１３を形成し、マスク膜１３を用いて酸化シリコン膜９及び窒化シリコン膜８をドライエッチングにより除去する工程とを具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に係わり、特に、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
従来、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する半導体装置がある。
【０００３】
この場合、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタの混載プロセスにおける形成フローは、高耐圧トランジスタのゲート絶縁膜を形成後、ＭＯＮＯＳ型メモリトランジスタで必要とされるＮＯ膜（窒化膜、酸化膜）を全デバイス領域に堆積させた後、ＭＯＮＯＳ領域をレジストで覆い、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去している。
【０００４】
また、ＮＯ膜は、例えばトンネル酸化膜、窒化シリコン膜及び酸化シリコン膜の３層による積層構造であり、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去する際にはフォトリソグラフィー法及びドライエッチング法が用いられる（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００５−１１６９７４号公報（００１８〜００６７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように従来の半導体装置の製造方法では、ＭＯＮＯＳ型メモリトランジスタ以外のトランジスタである高耐圧トランジスタのゲート絶縁膜上にＮＯ膜が形成された後に、ＮＯ膜をドライエッチングで除去している。この際に、高耐圧トランジスタのゲート絶縁膜へドライエッチングによるプラズマダメージが加わり、ゲート絶縁膜にはダメージ層が発生する。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が損なわれる。
【０００７】
本発明に係る態様は、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法である。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記トランジスタ領域の前記ゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
【０００９】
上記半導体装置の製造方法によれば、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成する前において、前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成している。これにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する際に、前記トランジスタ領域の前記ゲート絶縁膜にドライエッチングにより生じるプラズマダメージからゲート絶縁膜を保護している。その結果、トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記低耐圧トランジスタ領域の前記半導体基板上及び前記高耐圧トランジスタ領域の第１のゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法において、前記第１のゲート電極は第１のポリシリコン膜によって形成されており、
前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程の後に、前記マスク膜を除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする。
【００１２】
上記半導体装置の製造方法によれば、前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成している。これにより、前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域に前記第２のポリシリコン膜からなる第２のゲート電極を形成する際に、ドライエッチングから前記第１のゲート電極を保護している。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法において、前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程により、前記第１のゲート電極の側壁に前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜からなるサイドウォールが形成されてもよい。
【００１４】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記ＭＯＮＯＳ型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第１の酸化シリコン膜を形成し、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１の窒化シリコン膜及び前記第１の酸化シリコン膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のポリシリコン膜からなる第１のゲート電極を形成する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第１のマスク膜で覆い、前記第１のマスク膜をマスクとして前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第１の酸化シリコン膜を除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記高耐圧トランジスタ領域の前記第１のゲート電極上及び前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜上にトンネル酸化膜を形成し、前記トンネル酸化膜上に第２の窒化シリコン膜を形成し、前記第２の窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の酸化シリコン膜、前記第２の窒化シリコン膜及び前記トンネル酸化膜並びに前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜をドライエッチングにより除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明の実施形態について説明する。
図１〜図４の各図は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図１〜図４に示す半導体装置は、同一基板上に高耐圧（ＨＶ）トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧（ＬＶ）トランジスタ領域１０２を混載して有している。
【００１６】
まず、図１（ａ）に示すように、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２とオフセット膜２ａを形成する。次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、高耐圧トランジスタ領域１００にＮ型ウェル領域１９が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００１７】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入することにより、高耐圧トランジスタ領域１００にＮ型不純物層（図示せぬ）を形成する。その後、シリコン基板１に熱処理を施すことによって、高耐圧トランジスタ領域１００に形成されたＮ型不純物層が拡散し、Ｎ型オフセット領域２０が形成される。その後、シリコン基板１の全面上に熱酸化法にて酸化シリコン膜３を形成する。
【００１８】
次いで、図１（ｂ）に示すように、酸化シリコン膜３上にＣＶＤ（Chemical Vapor Deposition）法にて窒化シリコン膜４を形成する。
【００１９】
その後、図１（ｃ）に示すように、高耐圧トランジスタ領域１００に形成された窒化シリコン膜４が露出するようにレジストパターン（図示せぬ）を形成する。このレジストパターン（図示せぬ）をマスクにして高耐圧トランジスタ領域１００に形成された窒化シリコン膜４をエッチングにて除去する。その後、レジストパターン（図示せぬ）を剥離し、窒化シリコン膜４をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域１００の酸化シリコン膜３を除去する。
【００２０】
次いで、図１（ｄ）に示すように、高耐圧トランジスタ領域１００に、選択熱酸化法にて第１のゲート絶縁膜５を形成する。この際に、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３及び窒化シリコン膜４は、選択熱酸化用のマスクとして用いられる。
【００２１】
次いで、図２（ａ）に示すように、酸化シリコン膜３上に形成されている窒化シリコン膜４を除去する。この際に、窒化シリコン膜４は、フッ酸及び熱燐酸を用いたウェットエッチングにより除去される。
【００２２】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、ＭＯＮＯＳ領域１０１にＮ型ウェル領域２２が形成されるとともに、低耐圧トランジスタ領域１０２にＮ型ウェル領域２４が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００２３】
次いで、図２（ｂ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面上にＣＶＤ法にてポリシリコン膜１４を成膜する。その後、高耐圧トランジスタ領域１００のポリシリコン膜１４上に第１のレジストパターン１０を形成する。
【００２４】
次いで、図２（ｃ）に示すように、第１のレジストパターン１０をマスクにしてドライエッチングにてポリシリコン膜１４を加工することによって、高耐圧トランジスタ領域１００においてゲート電極１４が形成される。その後、第１のレジストパターン１０を剥離する。
【００２５】
次いで、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２を覆うようにレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクにしてＭＯＮＯＳ領域１０１の酸化シリコン膜３をフッ酸にて除去する。その後、レジストパターン（図示せぬ）を剥離する。
【００２６】
次いで、図２（ｄ）に示すように、高耐圧トランジスタ領域１００のゲート電極１４の表面上、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面に、熱酸化法にてトンネル酸化膜７を膜厚３．８ｎｍまで形成する。次いで、トンネル酸化膜７上にＣＶＤ法にて窒化シリコン膜８を膜厚４．５ｎｍ形成し、窒化シリコン膜８上に酸化シリコン膜９を膜厚８．５ｎｍ形成し、それぞれの膜を積層して３層からなるＯＮＯ膜を形成する。
【００２７】
次いで、図３（ａ）に示すように、ＭＯＮＯＳ領域１０１を覆うように第２のレジストパターン１３を形成する。
【００２８】
次いで、図３（ｂ）に示すように、第２のレジストパターン１３をマスクにして、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の露出している酸化シリコン膜９、窒化シリコン膜８、トンネル酸化膜７及び酸化シリコン膜３をドライエッチングにて除去する。この際に、高耐圧トランジスタ領域１００のゲート電極１４の側壁にはトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９が残る。その後、第２のレジストパターン１３を剥離する。尚、本実施形態では、ゲート電極１４の側壁にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９が残るようなエッチング条件でエッチングしているが、ゲート電極１４の側壁におけるトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９も除去するようなエッチング条件でエッチングすることも可能である。
【００２９】
次いで、図３（ｃ）に示すように、熱酸化法にて低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する。この際に、高耐圧トランジスタ領域１００に形成されているゲート電極１４の表面上にも表面酸化シリコン膜１２ａが形成される。
【００３０】
次いで、図３（ｄ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面上にＣＶＤ法にてポリシリコン膜２６を成膜する。
【００３１】
次いで、図４（ａ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、ポリシリコン膜２６上に第３のレジストパターン２７を形成する。
【００３２】
次いで、図４（ｂ）に示すように、第４のレジストパターン１３をマスクにしてドライエッチングにてポリシリコン膜２６を加工することによって、高耐圧トランジスタ領域１００のポリシリコン膜２６が除去されるとともに、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２においてそれぞれゲート電極２６が形成される。この際に、高耐圧トランジスタ領域１００のゲート電極１４上には表面酸化シリコン膜１２ａが形成されているため、ゲート電極２６形成時にゲート電極１４がドライエッチングのプラズマに曝されることはない。また、ゲート電極の側壁には、ポリシリコン膜２６によるサイドウォールが形成される。その後、第３のレジストパターン２７を剥離する。尚、本実施形態では、ゲート電極１４の側壁にポリシリコン膜２６からなるサイドウォールが形成されるようなエッチング条件でエッチングしているが、ゲート電極１４の側壁におけるポリシリコン膜２６も除去するようなエッチング条件でエッチングすることも可能である。
【００３３】
次いで、図４（ｃ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に低濃度不純物層によるＬＤＤ（Lightly Doped Drain）領域１６、１７を形成する。次いで、それぞれの領域においてゲート電極２６、１４の側壁にサイドウォール１５を形成する。この際に、ゲート電極１４上に形成されている表面酸化シリコン膜１２ａは、サイドウォール１５を形成するとともに除去される。その後、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に不純物層によるソース・ドレイン領域の拡散層１８、２１、２３を形成する。また、高耐圧トランジスタ領域１００に形成されている酸化シリコン膜３、ＭＯＮＯＳ領域１０１に形成されているトンネル酸化膜７、窒化シリコン膜８、酸化シリコン膜９及び低耐圧トランジスタ領域１０２に形成されている第２のゲート絶縁膜１２は、トランジスタ形成プロセス中に加工及び除去される。
【００３４】
以上、本発明の実施形態によれば、高耐圧トランジスタ領域において、トンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９の３層からなるＯＮＯ膜の形成前にゲート電極１４を形成している。これにより、ＮＯ膜の加工の際にドライエッチングによってゲート電極１４に生じるプラズマダメージは、第１のゲート絶縁膜５に及ぶことはない。つまり、ゲート電極１４を保護膜として用いることにより、プラズマダメージから第１のゲート絶縁膜５を保護している。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００３５】
また、低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する際に、高耐圧トランジスタ領域１００に形成されているゲート電極１４上にも表面酸化シリコン膜１２ａを形成している。これにより、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域におけるゲート電極２６の形成時に、ドライエッチングからゲート電極１４を保護している。
【００３６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３７】
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００３８】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、２ａ・・・オフセット膜、３，９・・・酸化シリコン膜、４，８・・・窒化シリコン膜、５・・・第１のゲート絶縁膜、６・・・第１のレジストパターン、７・・・トンネル酸化膜、１０・・・第１のレジストパターン、１２・・・第２のゲート絶縁膜、１２ａ・・・表面酸化シリコン膜、２７・・・第３のレジストパターン、１４，２６・・・ゲート電極（ポリシリコン膜）、１５・・・サイドウォール、１６，１７・・・ＬＤＤ領域、１８，２１，２３・・・ソース・ドレイン領域、１９，２２，２４・・・Ｎ型ウェル領域、２０・・・Ｎ型オフセット領域、１００・・・高耐圧トランジスタ領域、１０１・・・ＭＯＮＯＳ領域、１０２・・・低耐圧トランジスタ領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に係わり、特に、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
従来、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する半導体装置がある。
【０００３】
この場合、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタの混載プロセスにおける形成フローは、高耐圧トランジスタのゲート絶縁膜を形成後、ＭＯＮＯＳ型メモリトランジスタで必要とされるＮＯ膜（窒化膜、酸化膜）を全デバイス領域に堆積させた後、ＭＯＮＯＳ領域をレジストで覆い、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去している。
【０００４】
また、ＮＯ膜は、例えばトンネル酸化膜、窒化シリコン膜及び酸化シリコン膜の３層による積層構造であり、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去する際にはフォトリソグラフィー法及びドライエッチング法が用いられる（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００５−１１６９７４号公報（００１８〜００６７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように従来の半導体装置の製造方法では、ＭＯＮＯＳ型メモリトランジスタ以外のトランジスタである高耐圧トランジスタのゲート絶縁膜上にＮＯ膜が形成された後に、ＮＯ膜をドライエッチングで除去している。この際に、高耐圧トランジスタのゲート絶縁膜へドライエッチングによるプラズマダメージが加わり、ゲート絶縁膜にはダメージ層が発生する。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が損なわれる。
【０００７】
本発明に係る態様は、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法である。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記トランジスタ領域の前記ゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
【０００９】
上記半導体装置の製造方法によれば、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成する前において、前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成している。これにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する際に、前記トランジスタ領域の前記ゲート絶縁膜にドライエッチングにより生じるプラズマダメージからゲート絶縁膜を保護している。その結果、トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記低耐圧トランジスタ領域の前記半導体基板上及び前記高耐圧トランジスタ領域の第１のゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程と、
を具備することを特徴とする。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法において、前記第１のゲート電極は第１のポリシリコン膜によって形成されており、
前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程の後に、前記マスク膜を除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする。
【００１２】
上記半導体装置の製造方法によれば、前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成している。これにより、前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域に前記第２のポリシリコン膜からなる第２のゲート電極を形成する際に、ドライエッチングから前記第１のゲート電極を保護している。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法において、前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程により、前記第１のゲート電極の側壁に前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜からなるサイドウォールが形成されてもよい。
【００１４】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記ＭＯＮＯＳ型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第１の酸化シリコン膜を形成し、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１の窒化シリコン膜及び前記第１の酸化シリコン膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のポリシリコン膜からなる第１のゲート電極を形成する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第１のマスク膜で覆い、前記第１のマスク膜をマスクとして前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第１の酸化シリコン膜を除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記高耐圧トランジスタ領域の前記第１のゲート電極上及び前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜上にトンネル酸化膜を形成し、前記トンネル酸化膜上に第２の窒化シリコン膜を形成し、前記第２の窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の酸化シリコン膜、前記第２の窒化シリコン膜及び前記トンネル酸化膜並びに前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜をドライエッチングにより除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明の実施形態について説明する。
図１〜図４の各図は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図１〜図４に示す半導体装置は、同一基板上に高耐圧（ＨＶ）トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧（ＬＶ）トランジスタ領域１０２を混載して有している。
【００１６】
まず、図１（ａ）に示すように、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２とオフセット膜２ａを形成する。次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、高耐圧トランジスタ領域１００にＮ型ウェル領域１９が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００１７】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入することにより、高耐圧トランジスタ領域１００にＮ型不純物層（図示せぬ）を形成する。その後、シリコン基板１に熱処理を施すことによって、高耐圧トランジスタ領域１００に形成されたＮ型不純物層が拡散し、Ｎ型オフセット領域２０が形成される。その後、シリコン基板１の全面上に熱酸化法にて酸化シリコン膜３を形成する。
【００１８】
次いで、図１（ｂ）に示すように、酸化シリコン膜３上にＣＶＤ（Chemical Vapor Deposition）法にて窒化シリコン膜４を形成する。
【００１９】
その後、図１（ｃ）に示すように、高耐圧トランジスタ領域１００に形成された窒化シリコン膜４が露出するようにレジストパターン（図示せぬ）を形成する。このレジストパターン（図示せぬ）をマスクにして高耐圧トランジスタ領域１００に形成された窒化シリコン膜４をエッチングにて除去する。その後、レジストパターン（図示せぬ）を剥離し、窒化シリコン膜４をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域１００の酸化シリコン膜３を除去する。
【００２０】
次いで、図１（ｄ）に示すように、高耐圧トランジスタ領域１００に、選択熱酸化法にて第１のゲート絶縁膜５を形成する。この際に、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３及び窒化シリコン膜４は、選択熱酸化用のマスクとして用いられる。
【００２１】
次いで、図２（ａ）に示すように、酸化シリコン膜３上に形成されている窒化シリコン膜４を除去する。この際に、窒化シリコン膜４は、フッ酸及び熱燐酸を用いたウェットエッチングにより除去される。
【００２２】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、ＭＯＮＯＳ領域１０１にＮ型ウェル領域２２が形成されるとともに、低耐圧トランジスタ領域１０２にＮ型ウェル領域２４が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００２３】
次いで、図２（ｂ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面上にＣＶＤ法にてポリシリコン膜１４を成膜する。その後、高耐圧トランジスタ領域１００のポリシリコン膜１４上に第１のレジストパターン１０を形成する。
【００２４】
次いで、図２（ｃ）に示すように、第１のレジストパターン１０をマスクにしてドライエッチングにてポリシリコン膜１４を加工することによって、高耐圧トランジスタ領域１００においてゲート電極１４が形成される。その後、第１のレジストパターン１０を剥離する。
【００２５】
次いで、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２を覆うようにレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクにしてＭＯＮＯＳ領域１０１の酸化シリコン膜３をフッ酸にて除去する。その後、レジストパターン（図示せぬ）を剥離する。
【００２６】
次いで、図２（ｄ）に示すように、高耐圧トランジスタ領域１００のゲート電極１４の表面上、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面に、熱酸化法にてトンネル酸化膜７を膜厚３．８ｎｍまで形成する。次いで、トンネル酸化膜７上にＣＶＤ法にて窒化シリコン膜８を膜厚４．５ｎｍ形成し、窒化シリコン膜８上に酸化シリコン膜９を膜厚８．５ｎｍ形成し、それぞれの膜を積層して３層からなるＯＮＯ膜を形成する。
【００２７】
次いで、図３（ａ）に示すように、ＭＯＮＯＳ領域１０１を覆うように第２のレジストパターン１３を形成する。
【００２８】
次いで、図３（ｂ）に示すように、第２のレジストパターン１３をマスクにして、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の露出している酸化シリコン膜９、窒化シリコン膜８、トンネル酸化膜７及び酸化シリコン膜３をドライエッチングにて除去する。この際に、高耐圧トランジスタ領域１００のゲート電極１４の側壁にはトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９が残る。その後、第２のレジストパターン１３を剥離する。尚、本実施形態では、ゲート電極１４の側壁にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９が残るようなエッチング条件でエッチングしているが、ゲート電極１４の側壁におけるトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９も除去するようなエッチング条件でエッチングすることも可能である。
【００２９】
次いで、図３（ｃ）に示すように、熱酸化法にて低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する。この際に、高耐圧トランジスタ領域１００に形成されているゲート電極１４の表面上にも表面酸化シリコン膜１２ａが形成される。
【００３０】
次いで、図３（ｄ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面上にＣＶＤ法にてポリシリコン膜２６を成膜する。
【００３１】
次いで、図４（ａ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、ポリシリコン膜２６上に第３のレジストパターン２７を形成する。
【００３２】
次いで、図４（ｂ）に示すように、第４のレジストパターン１３をマスクにしてドライエッチングにてポリシリコン膜２６を加工することによって、高耐圧トランジスタ領域１００のポリシリコン膜２６が除去されるとともに、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２においてそれぞれゲート電極２６が形成される。この際に、高耐圧トランジスタ領域１００のゲート電極１４上には表面酸化シリコン膜１２ａが形成されているため、ゲート電極２６形成時にゲート電極１４がドライエッチングのプラズマに曝されることはない。また、ゲート電極の側壁には、ポリシリコン膜２６によるサイドウォールが形成される。その後、第３のレジストパターン２７を剥離する。尚、本実施形態では、ゲート電極１４の側壁にポリシリコン膜２６からなるサイドウォールが形成されるようなエッチング条件でエッチングしているが、ゲート電極１４の側壁におけるポリシリコン膜２６も除去するようなエッチング条件でエッチングすることも可能である。
【００３３】
次いで、図４（ｃ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に低濃度不純物層によるＬＤＤ（Lightly Doped Drain）領域１６、１７を形成する。次いで、それぞれの領域においてゲート電極２６、１４の側壁にサイドウォール１５を形成する。この際に、ゲート電極１４上に形成されている表面酸化シリコン膜１２ａは、サイドウォール１５を形成するとともに除去される。その後、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に不純物層によるソース・ドレイン領域の拡散層１８、２１、２３を形成する。また、高耐圧トランジスタ領域１００に形成されている酸化シリコン膜３、ＭＯＮＯＳ領域１０１に形成されているトンネル酸化膜７、窒化シリコン膜８、酸化シリコン膜９及び低耐圧トランジスタ領域１０２に形成されている第２のゲート絶縁膜１２は、トランジスタ形成プロセス中に加工及び除去される。
【００３４】
以上、本発明の実施形態によれば、高耐圧トランジスタ領域において、トンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９の３層からなるＯＮＯ膜の形成前にゲート電極１４を形成している。これにより、ＮＯ膜の加工の際にドライエッチングによってゲート電極１４に生じるプラズマダメージは、第１のゲート絶縁膜５に及ぶことはない。つまり、ゲート電極１４を保護膜として用いることにより、プラズマダメージから第１のゲート絶縁膜５を保護している。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００３５】
また、低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する際に、高耐圧トランジスタ領域１００に形成されているゲート電極１４上にも表面酸化シリコン膜１２ａを形成している。これにより、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域におけるゲート電極２６の形成時に、ドライエッチングからゲート電極１４を保護している。
【００３６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３７】
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００３８】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、２ａ・・・オフセット膜、３，９・・・酸化シリコン膜、４，８・・・窒化シリコン膜、５・・・第１のゲート絶縁膜、６・・・第１のレジストパターン、７・・・トンネル酸化膜、１０・・・第１のレジストパターン、１２・・・第２のゲート絶縁膜、１２ａ・・・表面酸化シリコン膜、２７・・・第３のレジストパターン、１４，２６・・・ゲート電極（ポリシリコン膜）、１５・・・サイドウォール、１６，１７・・・ＬＤＤ領域、１８，２１，２３・・・ソース・ドレイン領域、１９，２２，２４・・・Ｎ型ウェル領域、２０・・・Ｎ型オフセット領域、１００・・・高耐圧トランジスタ領域、１０１・・・ＭＯＮＯＳ領域、１０２・・・低耐圧トランジスタ領域
【特許請求の範囲】
【請求項１】
ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記トランジスタ領域の前記ゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記低耐圧トランジスタ領域の前記半導体基板上及び前記高耐圧トランジスタ領域の第１のゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、前記第１のゲート電極は第１のポリシリコン膜によって形成されており、
前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程の後に、前記マスク膜を除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３において、前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程により、前記第１のゲート電極の側壁に前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜からなるサイドウォールが形成されることを特徴とする半導体装置の製造方法。
【請求項５】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記ＭＯＮＯＳ型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第１の酸化シリコン膜を形成し、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１の窒化シリコン膜及び前記第１の酸化シリコン膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のポリシリコン膜からなる第１のゲート電極を形成する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第１のマスク膜で覆い、前記第１のマスク膜をマスクとして前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第１の酸化シリコン膜を除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記高耐圧トランジスタ領域の前記第１のゲート電極上及び前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜上にトンネル酸化膜を形成し、前記トンネル酸化膜上に第２の窒化シリコン膜を形成し、前記第２の窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の酸化シリコン膜、前記第２の窒化シリコン膜及び前記トンネル酸化膜並びに前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜をドライエッチングにより除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記トランジスタ領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記トランジスタ領域の前記ゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜及び前記窒化シリコン膜をドライエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記低耐圧トランジスタ領域の前記半導体基板上及び前記高耐圧トランジスタ領域の第１のゲート電極上にトンネル酸化膜を形成し、前記トンネル酸化膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、前記第１のゲート電極は第１のポリシリコン膜によって形成されており、
前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程の後に、前記マスク膜を除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３において、前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜をドライエッチングにより除去する工程により、前記第１のゲート電極の側壁に前記酸化シリコン膜、前記窒化シリコン膜及び前記トンネル酸化膜からなるサイドウォールが形成されることを特徴とする半導体装置の製造方法。
【請求項５】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記ＭＯＮＯＳ型メモリトランジスタ領域、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記半導体基板上に第１の酸化シリコン膜を形成し、前記第１の酸化シリコン膜上に第１の窒化シリコン膜を形成する工程と、
前記高耐圧トランジスタ領域の前記第１の窒化シリコン膜及び前記第１の酸化シリコン膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜をマスクとする選択酸化法により前記高耐圧トランジスタ領域の前記半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第１の窒化シリコン膜を除去する工程と、
前記高耐圧トランジスタ領域の前記第１のゲート絶縁膜上に第１のポリシリコン膜からなる第１のゲート電極を形成する工程と、
前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれを第１のマスク膜で覆い、前記第１のマスク膜をマスクとして前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第１の酸化シリコン膜を除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上、前記高耐圧トランジスタ領域の前記第１のゲート電極上及び前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜上にトンネル酸化膜を形成し、前記トンネル酸化膜上に第２の窒化シリコン膜を形成し、前記第２の窒化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域それぞれの前記第２の酸化シリコン膜、前記第２の窒化シリコン膜及び前記トンネル酸化膜並びに前記低耐圧トランジスタ領域の前記第１の酸化シリコン膜をドライエッチングにより除去する工程と、
前記低耐圧トランジスタ領域の前記半導体基板上に第２のゲート絶縁膜を形成するとともに前記高耐圧トランジスタ領域の前記第１のゲート電極上に表面酸化膜を形成する工程と、
前記表面酸化膜上、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記第２のゲート絶縁膜上に第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をエッチングすることにより、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記第２の酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記第２のゲート絶縁膜上それぞれに前記第２のポリシリコン膜からなる第２のゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−１０９０４９（Ｐ２０１０−１０９０４９Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２７８０６３（Ｐ２００８−２７８０６３）
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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