【課題】保護対象回路をサージ破壊から保護する保護素子を提供する。
【解決手段】半導体基板11に第1Pウェル領域55aが形成されている。第1Pウェル領域55aの上層には、第1Pウェル領域55aの一部を挟んで形成されたN型拡散領域53dおよびN型拡散領域53sを有する。第1Pウェル領域55aを囲んで第2Pウェル領域55bを有する。第1Pウェル領域55aと第2Pウェル領域55bとの間には第1Pウェル領域55aおよび第2Pウェル領域55bよりも不純物濃度が低いP-型ウェル領域21を有する。P-型ウェル領域21の上層にはN型拡散領域53が設けられている。N型拡散領域53dが接続ノード90に接続され、N型拡散領域53sがGNDに接続されている。第2Pウェル領域55bがGNDに接続され、N型拡散領域53が接続ノード90に接続されている。 （もっと読む）

【課題】相対的な精度が要求される複数個の回路素子のそれぞれの特性が高い整合性を持つようにすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１０は、所定数のＭＯＳトランジスタ素子２を含む入力側回路素子１０ａと、入力側回路素子１０ａに含まれるＭＯＳトランジスタ素子２の数とは異なる数のＭＯＳトランジスタ素子２を含む出力側回路素子１０ｂとを備えている。入力側回路素子１０ａおよび出力側回路素子１０ｂは相対的な精度が要求されるものであり、入力側回路素子１０ａおよび出力側回路素子１０ｂからなる回路素子は、互いに同一の形状で、かつ、同一のサイズを有する複数個の活性領域３のうちの少なくとも１個の活性領域に２個以上のＭＯＳトランジスタ素子２が形成され、複数個の活性領域３のうちの他の活性領域３のそれぞれに残りのＭＯＳトランジスタ素子２が形成された構造となっている。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】オン抵抗を低減することのできる安定したスレッショールド電圧の双方向スイッチ、及び半導体装置を提供すること
【解決手段】本発明にかかる双方向スイッチは、Ｐ半導体基板１上に形成され、第１及び第２ＭＯＳスイッチＭ１、Ｍ２のドレインとなるＮウェル領域２と、Ｎウェル領域２に設けられた第１トレンチ３内にゲート絶縁膜６を介して形成された第１ゲート電極７１ａと、Ｎウェル領域２に第１トレンチ３と離間して設けられた第２トレンチ３内にゲート絶縁膜６を介して形成された第２ゲート電極７２ａと、第１トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第１Ｎ＋ソース領域９と、第２トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第２Ｎ＋ソース領域１０と、を備え、第１トレンチ３と第２トレンチ３との間の領域には、Ｎウェル領域２が形成されているものである。 （もっと読む）

【課題】従来の半導体装置では、接着用樹脂と絶縁層との界面が剥離し、その剥離に起因するクラックによる外観異常が発生するという問題があった。
【解決手段】本発明の半導体装置では、フォトダイオード７の形成領域上の段差幅ｔ１を小さくするために、第４の絶縁層３３により突出部３４が形成される。基板１上全面におけるパッシベーション膜３６の段差幅を小さくし、シリコーン樹脂３８の膜厚のばらつきを小さくする。この構造により、熱応力がシリコーン樹脂３８の一部に集中することを緩和し、シリコーン樹脂３８において、剥離に起因するクラックの発生が防止され、クラックによる外観異常が発生する問題が解消される。 （もっと読む）

【課題】従来の半導体装置では、静電破壊耐性の向上又は面積効率の向上に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、入出力パッドＰＡＤに接続される信号配線にアノードが接続され、電源配線ＶＤＤにカソードが接続される第１の保護ダイオードＤＰと、電源配線ＶＤＤと電源配線ＧＮＤとの間に接続されるパワークランプ回路１０とを有する半導体装置であって、一組の入出力パッドＰＡＤと第１の保護ダイオードＤＰとが形成されるスロットと、パワークランプ回路１０が形成されるパワークランプ回路形成領域と、を有し、パワークランプ回路形成領域は、一辺が複数のスロットに隣接し、スロットよりも大きな幅Ｗ２を有する。 （もっと読む）

【課題】ホットキャリアに起因したＭＯＳトランジスタの不安定動作することを可及的に抑制することを可能にする。
【解決手段】マルチフィンガーＦＥＴからなる高周波電力増幅器において、各ＭＯＳトランジスタのゲートにＲＦ入力信号が印加されてドレイン領域８からＲＦ出力が取り出されているときに、各ＭＯＳトランジスタ２のドレイン端に発生しゲート１０の第２電極に蓄積されるホットエレクトロンの量は、電荷量検出器４０によって検出される。この電荷量検出器４０によって検出されたホットエレクトロンの量がある所望の値以上になると、電荷量検出器４０から指令信号がバイアス回路５０に送られ、バイアス回路５０は、Ｐウェルの電位が「０」Ｖとなるように制御する。 （もっと読む）

【課題】ワイドバンドギャップ半導体を主たる半導体基板として用い、セルピッチを縮小することができ、良好なオーミック接触が得られ、トレンチ底の絶縁膜に過大な電界が印加されないトレンチゲート型半導体装置およびその製造方法を提供すること。
【解決手段】交差トレンチ１０ｐの形成方法として、二重トレンチ構造としたゲートトレンチ１０ｂを形成した後に、当該ゲートトレンチ１０ｂをマスク材料で埋め戻し、その後、当該マスク材料をパターニングして、交差トレンチを形成するためのマスクとして用い、ゲートトレンチに交差する交差トレンチ１０ｐをゲートトレンチ１０ｂよりも深く設け、交差トレンチ１０ｐ底部にショットキー電極２４を設けるトレンチゲート型ＭＯＳＦＥＴの製造方法とする。 （もっと読む）

【課題】半導体集積回路に応力が加わった場合において、その応力による半導体集積回路内のＭＯＳトランジスタの電気的特性の変動を抑える。
【解決手段】出力ＭＯＳトランジスタ１Ｔのゲート電極１３Ａは、半導体基板１０の長辺方向Ｄ１（即ち長辺に平行な方向）に沿って延びている。このゲート電極１３Ａの両側には、ソース領域、ドレイン領域（共に不図示）が配置され、それらの間にチャネル領域（不図示）が形成されている。また、各制御回路１Ｌに含まれる各制御ＭＯＳトランジスタ（不図示）についても、ゲート電極１３Ｂを半導体基板１０の長辺方向Ｄ１に沿って延びるように構成してもよい。 （もっと読む）

【課題】印加電圧に対して従来よりも高い耐性を有し、小型化に優れ、被保護素子を保護する半導体装置を提供する。
【解決手段】半導体装置は、被保護素子に接続され、ソース層とドレイン層との間を放電経路として被保護素子を保護する半導体装置であって、絶縁膜２０上に設けられた半導体層３０と、半導体層内に形成され、第１の方向に延伸するソース層Ｓと、半導体層内に形成され、ソース層に沿って延伸するドレイン層Ｄと、ソース層とドレイン層との間の半導体層において第１の方向に延伸するように設けられた複数のボディ領域Ｂと、複数のボディ領域を接続するボディ接続部ＢＣＰとを備え、ボディ接続部から比較的離れた位置におけるソース層とドレイン層との間の第１の間隔は、ボディ接続部の比較的近傍におけるソース層とドレイン層との間の第２の間隔よりも大きい。 （もっと読む）

【課題】ダイオード内蔵ＩＧＢＴを備えた半導体装置において、ダイオード素子とＩＧＢＴ素子のゲート信号との干渉を回避してダイオードの順方向損失増加を防止する。
【解決手段】メイン用のダイオード素子２２ａに流れる電流を電流検出用のダイオードセンス素子２２ｂおよびセンス抵抗３０にて検出する。他方、フィードバック回路部４０にてセンス抵抗３０の両端の電位差Ｖｓがモニタされると共に、当該電位差Ｖｓに基づいてダイオード素子２２ａに電流が流れているか否かが判定される。そして、ダイオード素子２２ａに電流が流れていると判定された場合、フィードバック回路部４０からＩＧＢＴ素子２１ａの駆動を停止させる停止信号がＡＮＤ回路１０に入力され、ＡＮＤ回路１０にてＩＧＢＴ素子２１ａの駆動が停止される。 （もっと読む）

【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する
【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。 （もっと読む）

【課題】スイッチング速度を緩和することができ、外部装置の誤動作を誘発することがない半導体装置を提供する。
【解決手段】半導体装置１は、第１の導電型を有する一対の第１の半導体領域（２０２）及び第２の半導体領域２０７Ｍと、第２の導電型を有する第３の半導体領域２０４Ｍと、ゲート絶縁膜２０５Ｍと、ゲート電極２０６Ｍとを有するトランジスタ（３）と、トランジスタ３の第２の半導体領域２０７Ｍに電気的に接続される第１の電極２０３Ｃと、ゲート電極２０６Ｍに電気的に接続される第２の電極２０６Ｃと、第１の電極２０３Ｃと第２の電極２０６Ｃとの間に配設される誘電体２０５Ｃとを有するコンデンサ４とを備える。 （もっと読む）

【課題】
誘電体分離型半導体装置において、高耐圧素子の特性を損なわずにサブミクロン領域の微細ＭＯＳトランジスタを実現する実用化に有効な構造を提案する。
【解決手段】
ＳＯＩ基板の活性層に形成された深い分離溝の側壁酸化膜を活性層表面に延在して形成することでゲート用多結晶シリコンの絶対段差を大幅に低減させ微細加工を可能とし、素子分離溝近傍に配置される電極は上記の溝側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜でシリコン表面と分離され、高耐圧素子の絶縁破壊を回避できる。 （もっと読む）

【課題】従来のＳＯＩ基板を用いたＩＧＢＴは、ホリゾンタル型のバイポーラ構造を有する構造が主流であり、主電流を半導体基板面と平行に流すことで、高い耐電圧と多くの電流を採りやすい構造であったが、その電流駆動能力を高くすることができなかった。
【解決手段】本発明の半導体装置は、ＩＧＢＴを構成するバイポーラトランジスタを、バーチカル型とホリゾンタル型との２つのバイポーラトランジスタで構成している。ホリゾンタル型バイポーラトランジスタの電流駆動能力に加え、バーチカル型バイポーラトランジスタの電流駆動能力も加わるため、半導体基板の薄膜化の要求下にあっても高い電流駆動能力を有することができる。 （もっと読む）

【課題】高圧側浮遊オフセット電圧ＶＳの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得る。
【解決手段】ＮＭＯＳ１４とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｐ型ウェル２９に接するようにｐ⁺型不純物領域３３が形成されている。ｐ⁺型不純物領域３３上には電極４１が形成されており、電極４１は高圧側浮遊オフセット電圧ＶＳに接続されている。ｐ⁺型不純物領域３３の不純物濃度はｐ型ウェル２９の不純物濃度よりも高く、また、ｐ⁺型不純物領域３３はｐ型ウェル２９よりも浅く形成されている。ｐ⁺型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ⁺型不純物領域３２が形成されている。ｎ⁺型不純物領域３２上には電極４０が形成されており、電極４０は高圧側浮遊供給絶対電圧ＶＢに接続されている。 （もっと読む）

【目的】デバイスサイズを小型化し、通電能力を大きくしたゲート保護用のツェナーダイオードを有するＭＯＳ半導体装置を提供する。
【解決手段】ゲート電極５をツェナーダイオードとなるｎ⁺ポリシリコン７とｐ⁺ポリシリコン８で形成し、厚い絶縁膜６上にｐ⁺ポリシリコン８を形成し、このｐ⁺ポリシリコン８をソース電極１３と接続することで、ツェナーダイオードをゲート端子Ｇとソース端子Ｓの間に挿入することができる。このツェナーダイオードは活性領域に形成されるため、ちチップサイズを小型化しつつ、通電能力を大きくできる。 （もっと読む）

【課題】１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供すること。
【解決手段】この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。又、この半導体装置の場合、一つの素子領域Ｅ２の両側にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つ。 （もっと読む）

【課題】フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を向上させる。
【解決手段】第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とについて、ドレイン電流の値に応じてフィンの数を増加させるが、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、一対のソース・ドレイン領域に接続させるコンタクトを同一の数にする。 （もっと読む）

【課題】 半導体パッケージの封止樹脂から半導体チップに対して応力がかかっても、特性値のシフトが少ない半導体装置を提供する。
【解決手段】 半導体チップの一辺に対し垂直方向のチャネルを形成するＭＯＳトランジスタと水平方向のチャネルを形成するＭＯＳトランジスタを組み合わせることで、応力に起因する特性値変動を相殺し、特性値のシフトが少ない半導体装置とする。 （もっと読む）