ＭＯＳトランジスタ、ＣＭＯＳ及びこれを用いたモータ駆動用半導体集積回路装置
【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ、ＣＭＯＳ及びこれを用いたモータ駆動用半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、スイッチング速度が速く、電力用の半導体スイッチング素子として利用されるＭＯＳ半導体装置が知られている。かかるＭＯＳ半導体装置において、ターンオン・ターンオフ時のコレクタ電流の、コレクタ−エミッタ間電圧の時間的変化率が急激であると、定格を超えるほどのピークや振動を発生し、ＭＯＳ半導体装置の誤動作や破壊を引き起こすおそれがある。よって、これを防ぐべく、２以上の整数ｎ個のゲートを有するＭＯＳ半導体装置を用いて、その第１のゲートから第ｎのゲートまでを順次オン・オフ駆動することにより、ターンオン・ターンオフ時の電流及び電圧の時間的変化率を緩和するようにしたＭＯＳ半導体装置が知られている（例えば、特許文献１参照）。
【特許文献１】特開平８−３２０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の特許文献１に記載の構成では、ゲートを分割し、回路及びデバイス構造で駆動タイミングを変化させるため、回路規模が大きくなり、チップ面積の増大によるコスト上昇を招いてしまうという問題があった。
【０００４】
また、デバイス構造を大きく変えると、マスク等を総て作り変える必要が生じ、製造コストも併せて増大してしまうという問題もあった。
【０００５】
そこで、本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の電流の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ）は、半導体基板上（８０）に所定のゲート幅（Ｗ）を有して延在する複数のゲート（１０）が略平行に配置され、該ゲートの両側にソース（２０）とドレイン（３０）が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ（１００、１００ａ）であって、
前記ゲート（１０）の両端部（１１、１２）と平面視的に重なり、前記ゲート（１０）の両端部（１１、１２）から同電位の供給が可能に配置されたゲート配線層（７０）を有し、
該ゲート配線層（７０）と前記ゲート（１０）の端部とを電気的に接続するゲートコンタクト（４０）が、前記ゲート（１０）の端部（１１、１２）の片側のみに設けられたトランジスタセルを含むことを特徴とする。
【０００７】
これにより、ゲートコンタクトの有無によりゲートの寄生抵抗の値を変化させることができ、所望の出力電流立ち上がり特性を得ることができる。
【０００８】
第２の発明は、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ）において、
前記ゲートコンタクト（４０）は、前記ゲート（１０）の一方の端部（１２）には総て設けられたことを特徴とする。
【０００９】
これにより、コンタクトを製造する際のマスクの変更が容易となるとともに、得られる立ち上がり電流波形が予測し易くなる。
【００１０】
第３の発明に係るＣＭＯＳ（３００、３００ａ）は、第２の発明に係るＭＯＳトランジスタ（１００、１００ａ）を備え、
該ＭＯＳトランジスタ（１００、１００ａ）に隣接して該ＭＯＳトランジスタ（１００、１００ａ）とは異なる導電型の第２のＭＯＳトランジスタ（２００）を有するＣＭＯＳ（３００、３００ａ）であって、
前記第２のＭＯＳトランジスタ（２００）のゲート（１０）は前記ＭＯＳトランジスタ（１００、１００ａ）のゲート（１０）と共用であり、
前記ＭＯＳトランジスタ（１００、１００ａ）のゲート配線層（７０）のうち、前記第２のトランジスタ（２００）側のゲート配線層（７２）は、前記ＭＯＳトランジスタ（１００、１００ａ）と前記第２のトランジスタ（２００）とに挟まれて配置され、接続されるゲートコンタクト（４０）が総て共用されていることを特徴とする。
【００１１】
これにより、ＣＭＯＳの共通ゲートから電位を供給し、他方の端部のゲートコンタクトの有無により、ＣＭＯＳの立ち上がり電流波形の傾斜を調整することができる。
【００１２】
第４の発明に係るモータ駆動用半導体集積回路装置は、第３の発明に係るＣＭＯＳ（３００、３００ａ）を備え、
該ＣＭＯＳ（３００、３００ａ）でモータ駆動回路の出力段（３１０）を構成したことを特徴とする。
【００１３】
これにより、立ち上がりの傾きが緩やかな波形を有する電流をモータに供給してモータを駆動することができ、モータコイルの逆起電力の影響を受け難くすることができる。
【００１４】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１５】
本発明によれば、製造工程を殆ど変えることなく、ＭＯＳトランジスタの出力波形の立ち上がりの傾きを緩やかにし、時間変化率を小さくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００１７】
図１は、本発明を適用した実施例１に係るＭＯＳトランジスタの平面構成の一例を示した図である。図１において、実施例１に係るＭＯＳトランジスタ１００は、半導体基板８０上に、ゲート１０と、ソース２０と、ドレイン３０と、ゲートコンタクト４０と、ソースコンタクト５０と、ドレインコンタクト６０と、ゲート配線層７０とを有する。
【００１８】
ゲート１０は、一方向に延在して複数のゲート１０が略平行に配置される。ゲート１０は、延在する長手方向にゲート幅Ｗ、短手方向にゲート長Ｌの形状を有する。ゲートの両側には、ソース２０とドレイン３０が、ゲート１０の長手方向と略平行に配置される。ゲート１０、ソース２０及びドレイン３０の組み合わせで１つのトランジスタセルを構成し、全体で本実施例に係るＭＯＳトランジスタ１００を構成している。なお、ソース２０及びドレイン３０は、半導体基板８０上に拡散層として形成され、ゲート１０は、半導体基板８０の表面上に酸化膜で覆われた状態で形成される。この点については、後述する。
【００１９】
ゲート配線層７０は、ゲート１０に電位を供給するための配線パターンである。ゲート配線層７０は、ゲート１０の例えば上層に形成され、上層からゲート１０に給電可能に構成される。ゲート配線層７０は、複数のトランジスタセルからなるトランジスタセル領域の周囲を囲むようにコ字状に配置され、ゲート１０の両端部１１、１２に平面視的に重なるような形状に構成されている。つまり、ゲート配線層７０は、ゲート１０の両端から、同電位を供給可能な形状に構成されている。図１においては、ゲート配線層７０は、ゲート１０の一方の端部１１と重なる第１ゲート配線部７１と、ゲート１０の他方の端部１２と重なる第２ゲート配線部７２と、ゲート１０の延在方向と平行に配置され、第１ゲート配線部７１と第２ゲート配線部７２とを接続する第３ゲート配線部７３とを有する。このような構成により、ゲート１０の両端部１１、１２から同電位の供給が可能な構成となっている。なお、ゲート配線層７０は、例えば、アルミニウムや銅等の配線用の金属材料が適用されてよい。
【００２０】
また、ゲート配線層７０と同層又は他層に、ソース２０又はドレイン３０に給電を行うソース２０用の金属配線層とドレイン３０用の金属配線層が形成されてよいが、本実施例においては、省略している。
【００２１】
ゲートコンタクト４０は、ゲート１０とゲート配線層７０を電気的に接続するためのコンタクトホールである。ゲート１０とゲート配線層７０との間の絶縁層に貫通孔として形成され、ゲート配線層７０から、ゲート１０に電位の供給が可能なように、金属が充填される。
【００２２】
本実施例に係るＭＯＳトランジスタ１００においては、ゲートコンタクト４０は、ゲート１０の紙面下側の端部１２の側にのみ設けられ、紙面上側の端部１１には設けられていない。これにより、ゲート１０への電位供給は、ゲート１０の一方の端部１２からのみなされる。ゲート１０は、ポリシリコン等の多結晶導電膜から形成されている。よって、寄生抵抗は、金属よりも遙かに大きい値となる。このように、ゲートコンタクト４０を、ゲート１０の両端に設けるのではなく、片側にのみ設けることにより、ゲート１０の寄生抵抗を用いて、ゲート１０に抵抗を接続したのと同様の状態とし、ＭＯＳトランジスタ１００の特性を変化させることができる。この場合、ゲート１０の抵抗を増加させるので、ＲＣ積分回路の抵抗値を増加させたようになり、ゲート１０の両端部１１、１２の双方から電位を供給した場合よりも、出力電流の立ち上がりの時間変化率を緩やかにすることができる。
【００２３】
図２は、１本のゲート１０の両端１１、１２から給電を行う場合と、ゲート１０の一方の端部１２のみから給電を行う場合の相違比較を行うための図である。
【００２４】
図２（ａ）は、ゲート幅Ｗを有して延在するゲート１０の両端１１、１２から、給電を行った場合を示す模式図である。図２（ａ）において、ゲート１０は、ゲート１０の延在方向に寄生容量Ｃ１〜Ｃ６と、寄生抵抗Ｒｐを有する。ここで、ゲート寄生容量Ｃ１〜Ｃ６をチャージする場合の寄生抵抗Ｒは、単純計算すると、Ｒ＝Ｌ・Ｗ×（ゲートシート抵抗）で表され、その動作は、パターンレイアウトに依存し、動作時の寄生抵抗Ｒｐは変化する。
【００２５】
図２（ｂ）は、動作時の寄生抵抗Ｒｐを、分布定数回路として近似して演算し、ＲＣ回路として等価的に示した図である。このとき、寄生抵抗Ｒｐの合成抵抗は、上述の単純計算した抵抗Ｒを基準とすると、約Ｒ／１２となることが知られている。これは、文献１）R.Goyal, High-frequency analog integrated circuit design, John Willy & Sons,Inc., New York, 1994.、文献２） W.Liu and M.C.Chang,"Transistor transient studies including transcapacitiv current and distributive gate resistance for inverter circuits,"IEEE Trans. On Circuit and Systems-1:Fundamental Theory and Applications, vol.45, no.4, 1998.等の文献にその演算結果及び内容が記載されている。
【００２６】
図２（ｃ）は、１本のゲート１０の一方の端部１２のみから電位の供給を行う場合を模式的に示した図である。寄生容量は、全部まとめてＣで省略して示している。この場合、逆の端部１１に電流が到達するには、時間的なラグが生じることが分かる。
【００２７】
図２（ｄ）は、図２（ｃ）に示した模式図を、等価回路として示した図である。図２（ｄ）において、分布定数的に合成抵抗を近似して演算した値は、上述の文献から、約Ｒ／３となることが知られている。ゲート１０の両端１１、１２の双方から給電を行った場合には、分布定数的な合成の寄生抵抗Ｒｐ＝Ｒ／１２であったので、ゲート１０の一方の端部１２のみから給電を行った場合には、合成の寄生抵抗Ｒｐは、４倍に増加したことが分かる。このように、ゲート１０への給電コンタクト数を減少させることにより、寄生抵抗Ｒｐを増加させ、ＭＯＳトランジスタ１００の出力電流波形の傾斜を緩やかにすることができる。
【００２８】
図１に戻る。図１において、ゲート１０は、ＭＯＳトランジスタ１００内において、複数が略平行に配列されている。よって、図１に示すように、ゲート１０の総てに対して一方の端部１２から給電を行うようにすれば、総てのゲート１０の寄生抵抗Ｒｐをゲート１０の両端部１１、１２の双方から給電を行う場合よりも各々約４倍とすることができる。これにより、ゲート１０に外付け抵抗を直列接続したのと同じ状態とすることができ、ＭＯＳトランジスタ１００の出力特性を緩やかな立ち上がり特性とすることができる。
【００２９】
なお、図１の実施例１に係るＭＯＳトランジスタ１００において、ゲート配線層７０のゲートコンタクト４０が接続されていないゲート１０の上側の端部１１と重なる第１ゲート配線部７１は、ゲート配線層７０自体を無くすことも可能である。しかしながら、第１ゲート配線部７１を最初から設けていないゲート配線層７０を形成しようとすると、ＭＯＳトランジスタ１００の製造工程において、ゲート配線層７０を形成するための既存のマスクのパターンと、ゲートコンタクト４０形成用のマスクのパターンを根本的に変更する必要が出てくる。一方、本実施例に係るＭＯＳトランジスタ１００のように、ゲート配線層７０のパターン自体は、通常のＭＯＳトランジスタと同様にゲート１０の両端部１１、１２から給電可能な配線パターンとしておき、ゲートコンタクト４０の有無によりその出力特性を変更・調整するように構成すれば、ゲートコンタクト４０形成用のマスクの変更だけで済む。そして、寄生抵抗値Ｒｐを、４倍までいかず、もっと少ない割合で増加させたい場合には、図１のＭＯＳトランジスタ１００に、ゲートコンタクト４０をゲート１０の両端部１１、１２に設けたパターンも含ませることにより、ＭＯＳトランジスタ１００全体としての寄生抵抗Ｒｐの増加分を調整することができる。
【００３０】
このように、実施例１に係るＭＯＳトランジスタ１００によれば、ゲート配線層７０のパターン形状を変更することなく、ゲートコンタクト４０の有無のみによりＭＯＳトランジスタ１００の出力特性を調整することができ、製造工程に大きな変更を加えることなく出力電流波形の立ち上がりを緩やかにすることができる。
【００３１】
なお、実施例１に係るＭＯＳトランジスタ１００は、Ｎチャネル型ＭＯＳトランジスタに適用してもよいし、Ｐチャネル型ＭＯＳトランジスタに適用してもよい。
【００３２】
また、実施例１においては、ゲートコンタクト４０は、ゲート１０の同じ側の一方の端部１２にのみ設けられている例を挙げて説明したが、寄生抵抗Ｒｐ自体はゲート１０への給電コンタクト数により定められるので、ゲートコンタクト４０をゲート１０の両端部１１、１２に分散させて設けてもよい。例えば、ゲートコンタクト４０を、隣接するゲート１０同士で、紙面上側端部１１、紙面下側端部１２、紙面上側端部１１、紙面下側端部１２というようにジグザグに配置するようにしてもよい。これによって、ゲート１０を流れる電流により発生する磁場を打ち消し合うようにすることもできる。また、小ブロック毎に、ゲート１０の上側端部１１にゲートコンタクト４０を設けるブロックと、ゲート１０の下側端部１２にゲートコンタクト４０を設けるブロックを、適宜組み合わせて構成してもよい。
【００３３】
このように、ゲート１０の片側にのみ設けるゲートコンタクト４０は、種々のパターンとすることができ、またそれらの種々の変更に対しても、ゲートコンタクト４０のマスク変更のみで対応することができる。
【実施例２】
【００３４】
図３は、本発明を適用した実施例２に係るＭＯＳトランジスタ１００ａの平面構成の一例を示した図である。実施例２に係るＭＯＳトランジスタ１００ａは、半導体基板８０上に平行にゲート幅Ｗ、ゲート長Ｌを有して延在するゲート１０を複数有し、ゲート１０の両側にソース２０とドレイン３０とが交互に配置されて複数のトランジスタセルを形成している。そして、トランジスタセル全体をコ字状にゲート配線層７０が囲んで配置され、ゲート１０の一方の端部１２には、ゲート配線層７０とゲート１０とを電気的に接続するゲートコンタクト４０が総てのゲート１０に対応して設けられている。これらの点については、実施例２に係るＭＯＳトランジスタ１００ａは、実施例１に係るＭＯＳトランジスタ１００と同様である。ソースコンタクト５０及びドレインコンタクト６０がソース２０及びドレイン３０の上層に各々設けられている点も、実施例１と同様である。
【００３５】
実施例２に係るＭＯＳトランジスタ１００ａにおいては、ゲート１０の片側の端部１２にのみゲートコンタクト４０が設けられているゲート１０が、第３ゲート配線部７３に最も近いゲート１５の１つだけである点で、実施例１に係るＭＯＳトランジスタ１００と異なっている。このように、実施例２に係るＭＯＳトランジスタ１００ａのように、複数存在するゲート１０のうち、総てをゲート１０の片側の端部１２のみから給電するのではなく、１つだけゲート１０の片側の端部１２のみから給電するトランジスタセルを含んでいる構成であってもよい。図３に示した実施例２に係るＭＯＳトランジスタ１００ａでは、１本のゲート１５のみの寄生抵抗Ｒｐの値が増加するため、ＭＯＳトランジスタ１００ａ全体の寄生抵抗Ｒｐの増加は、僅かなものとなる。図３においては、最も寄生抵抗Ｒｐの増加が少ないパターン例を挙げて説明しているが、実施例１において説明した最もゲート１０の寄生抵抗Ｒｐが大きいパターンと、実施例２において説明した最もゲート１０の寄生抵抗Ｒｐが小さいパターンとの間で、ゲートコンタクト４０を片側にのみ設けるトランジスタセルの数は、自由に定めることができる。例えば、奇数番目に配置されたゲート１０は、両端部１１、１２にゲートコンタクト４０が設けられ、偶数番目に配置されたゲート１０は、端部１２にのみゲートコンタクト４０が設けられるようなパターンとしてもよい。このように、ゲートコンタクト４０をゲート１０の両端部１１、１２の双方又は片側の端部１２にのみ設けるトランジスタセルの数を変化させることにより、ゲート１０の寄生抵抗Ｒｐを所望の値に調整して設定することができる。
【００３６】
図４は、実施例１及び実施例２に係るＭＯＳトランジスタ１００、１００ａの、ゲートコンタクト４０を含む断面構成の一例を示した図である。
【００３７】
図４において、半導体基板８０の表面側には、ソース２０の拡散領域とドレイン３０の拡散領域が形成され、半導体基板８０の表面上には、酸化絶縁膜９０を介してゲート１０が形成されている。半導体基板８０は、例えば、シリコン基板等で形成されてよい。また、ソース２０及びドレイン３０の拡散領域は、ｎ型半導体であっても、ｐ型半導体であってもよい。
【００３８】
ゲート１０の上層には、ゲート配線層７０が形成されている。そして、ゲート配線層７０の第２ゲート配線部７２とゲート１０との間に、金属が充填されたゲートコンタクト４０が設けられており、ゲートコンタクト４０がゲート配線層７０とゲート１０との電気的接続を図るようになっている。そして、ゲート配線層７０からゲートコンタクト４０を介してゲート１０に端部１１、１２から電位を供給し、トランジスタセルを駆動するようになっている。
【００３９】
なお、ソース２０及びドレイン３０についても、同様にソース配線層５５及びドレイン配線層６５が設けられ、ソースコンタクト５０及びドレインコンタクト６０を介して電位が供給されるように構成されている。
【実施例３】
【００４０】
図５は、本発明を適用した実施例３に係るＣＭＯＳ３００の平面構成の一例を示した図である。実施例３に係るＣＭＯＳ３００は、ｐチャネルＭＯＳトランジスタ１００と、第２のＭＯＳトランジスタであるｎチャネルＭＯＳトランジスタ２００とを備える。
【００４１】
ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００は、半導体基板８０上に共通のゲート１０を有してゲート幅Ｗ方向に隣接して配置され、ゲート１０は、両者に共通にｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００とを貫くように延在して備えられている。また、ｐチャネルＭＯＳトランジスタ１００の外側、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタとの境界、ｎチャネルＭＯＳトランジスタ２００の外側に存在するゲート端部１１、１２、１３に給電が可能なように、逆Ｅ字状にゲート配線層７０が配置されている。よって、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の境界に存在するゲート１０の端部１２は、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の共通接点となっている。また、ｐチャネルＭＯＳトランジスタ１００のゲート長Ｗと、ｎチャネルＭＯＳトランジスタ２００のゲート長Ｗ１との比は、約１．５：１に構成されている。これは、ｐチャネルＭＯＳトランジスタ１００の動作が一般的にｎチャネルＭＯＳトランジスタ２００の動作に比較して遅いため、バランスを取るために、ｐチャネルＭＯＳトランジスタ１００のゲート長ＷがｎチャネルＭＯＳトランジスタ２００のゲート長Ｗ１よりも長く設定されている。この比は、用途に応じて適切な比に適宜変更することができる。
【００４２】
ｐチャネルＭＯＳトランジスタ１００は、実施例１に係るＭＯＳトランジスタ１００がそのまま適用されている。よって、延在する複数のゲート１０の両側にソース２０とドレイン３０が交互に配置され、複数のトランジスタセルが設けられている。ソース２０及びドレイン３０の上層には、ソースコンタクト５０とドレインコンタクト６０も設けられてよい。ゲート１０の両端部１１、１２の上層には、平面視的に重なるようにゲート配線層７０が形成され、ゲート１０の両端から給電が可能な配線パターンが形成されているが、ゲートコンタクト４０は、一方の端部１２の上方にのみ設けられており、片側からのみゲート１０に電位が供給される構成となっている。これにより、ゲート１０の寄生抵抗Ｒｐは、給電を両端部１１、１２から行う場合よりも増加し、ＣＭＯＳ３００のｐチャネルＭＯＳトランジスタ１００の出力電流波形の立ち上がりを緩やかにすることができる。実施例１の図２において説明したように、寄生抵抗Ｒｐは、Ｒ＝Ｗ・Ｌ×（ゲートシート抵抗）とすると、約Ｒ／３となる。
【００４３】
一方、ｎチャネルＭＯＳトランジスタ２００は、ゲート１０の両端部１２、１３から電位の供給を受けており、通常のｎチャネルＭＯＳトランジスタ２００として構成されている。複数の延在するゲート１０の両側に、ソース１２０とドレイン１３０が交互に配置され、複数のトランジスタセルを含んでいる。ソース１２０の上層にはソースコンタクト５０、ドレイン１３０の上層にはドレインコンタクト６０が各々設けられる。ゲート１０への電位の供給は、ゲート１０の両端部１２、１３の双方に存在するゲートコンタクト４０から行われる。実施例１の図２において説明したように、Ｒ＝Ｗ・Ｌ×（ゲートシート抵抗）とすると、約Ｒ／１２の寄生抵抗Ｒｐが発生することになる。
【００４４】
このような構成のＣＭＯＳ３００において、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の出力電流波形の立ち上がりスピードの比は、ｐ：ｎ≒１：１０となる。これは、ｐチャネルＭＯＳトランジスタ１００の立ち上がり速度が相当に遅くなり、ｎチャネルＭＯＳトランジスタ２００の１／１０の速度となっている。
【００４５】
このように、ＣＭＯＳ３００において、ｐチャネルＭＯＳトランジスタ１００又はｎチャネルＭＯＳトランジスタ２００のいずれか一方に、ゲート１０の片側の端部１２のみから電位を供給するトランジスタセルを含むＭＯＳトランジスタを設け、他方にはゲート１０の両端部１２、１３から電位を供給するトランジスタセルのみで構成し、ｐチャネルＭＯＳトランジスタ１００による出力電流波形と、ｎチャネルＭＯＳトランジスタ２００による出力電流波形との立ち上がり速度を調整することができる。
【００４６】
なお、図５においては、ｐチャネルＭＯＳトランジスタ１００のトランジスタセルについて、ゲート１０の片側の端部１２のみから給電を行う構成とし、ｎチャネルＭＯＳトランジスタ２００のトランジスタセルのゲート１０には、両端部１２、１３から給電を行う構成としているが、これを逆とし、ｐチャネルＭＯＳトランジスタ１００のトランジスタセルのゲート１０には両端部１１、１２から給電を行い、ｎチャネルＭＯＳトランジスタ２００のトランジスタセルのゲート１０に対しては、片側の端部１２のみから給電を行う構成としてもよい。この場合には、ｎチャネルＭＯＳトランジスタ２００の出力波形の立ち上がり速度を遅くすることができる。
【００４７】
なお、本実施例に係るＣＭＯＳ３００においては、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の境界にあるゲート端部１２に対しては、総てゲートコンタクト４０を設け、給電を行うことが好ましい。ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００との境界に存在する第２ゲート配線部７２及びゲートコンタクト４０は、ＣＭＯＳ３００の共通ゲート入力線を構成するので、ここからの入力は確保した方がＣＭＯＳ３００の動作上好ましく、またゲートコンタクト４０を設ける全体数を減らすことができるからである。更に、外側にあるゲート１０の端部１１、１３のゲートコンタクト４０の有無でゲート１０の寄生抵抗Ｒｐを調整する方が、演算及びパターン構成上も簡素かつ容易とすることができるので好ましい。
【００４８】
このように、実施例３に係るＣＭＯＳ３００によれば、ゲート配線層７０のパターンを変化させることなく、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の出力電流波形の立ち上がり速度を異ならせることができる。
【実施例４】
【００４９】
図６は、本発明を適用した実施例４に係るＣＭＯＳ３００ａの平面構成の一例を示した図である。実施例４に係るＣＭＯＳ３００ａは、ｐチャネルＭＯＳトランジスタ１００ｂと、ｎチャネルＭＯＳトランジスタ２００とを有する。ｎチャネルＭＯＳトランジスタ２００の構成は、実施例３に係るＣＭＯＳ３００のｎチャネルＭＯＳトランジスタ２００の構成を同様であるので、その構成要素には実施例３に係るｎチャネルＭＯＳトランジスタ２００と同一の参照符号を付して、その説明を省略する。また、ゲート配線層７０の形状及び構成も、実施例３に係るＭＯＳトランジスタ３００と同様であるので、これと同一の参照符号を付してその説明を省略する。
【００５０】
ｐチャネルＭＯＳトランジスタ１００ｂにおいて、ゲート１０、ソース２０及びドレイン３０から構成されるトランジスタセルの構成と、ゲート端部１２に設けられたゲートコンタクト４０の構成は、実施例３に係るＣＭＯＳ１００ｂのｐチャネルＭＯＳトランジスタ１００と同様である。しかしながら、実施例４に係るＣＭＯＳ３００ａのｐチャネルＭＯＳトランジスタ１００ｂは、ゲート１０の本数分存在する図６の紙面上側の複数のゲート端部１１のうち、ゲートコンタクト４０が設けられていないゲート１０が、中央に配置されたゲート１６の１つのみである点で、実施例３に係るＣＭＯＳ３００のｐチャネルＭＯＳトランジスタ１００と異なっている。つまり、実施例３においては、上側のゲート端部１１には、ゲートコンタクト４０が１つも形成されていなかったが、実施例４においては、１つのゲート１６を除いた他のゲート１０には総てゲートコンタクト４０が形成されている。このように、ゲート１０の端部１１、１２の片側にのみゲートコンタクト４０が形成されているトランジスタセルは、最低１つ含まれていればよい。
【００５１】
この場合には、ｐチャネルＭＯＳトランジスタ１００ｂの出力波形の立ち上がり速度は、通常のＣＭＯＳのｐチャネルＭＯＳトランジスタ１００ｂに近くなり、その立ち上がりスピードの比は、ｐ：ｎ≒１：２となる。つまり、ｐチャネルＭＯＳトランジスタ１００ｂの寄生抵抗Ｒｐがあまり大きくならないので、ｐチャネルＭＯＳトランジスタ１００ｂの出力電流波形の立ち上がり速度があまり低下しない状態となる。
【００５２】
実際のＣＭＯＳに本実施例を適用する場合には、ゲート１０の片側のみから給電を行うゲート１６が１つだけでは、その出力電流の立ち上がり速度を緩くする効果が小さいので、例えば全体の１／４、１／３、１／２、２／３、３／４というように、ある程度の数のゲート１０に対して、ゲート１０の片側の端部１２のみから給電を行うトランジスタセルを設けるような構成とすることが好ましい。
【００５３】
このように、実施例４に係るＣＭＯＳ３００ａにおいては、ゲートコンタクト４０の数を、所望の特性が得られるように用途に応じて設定することができる。また、その際、ゲートコンタクト４０の数及び位置の変更は、ゲートコンタクト４０形成用のマスクのみを変更すれば良いので、設計上も大きな変更を行う必要が無く、設計の労力や製造コストを大幅に増加させることなく変更が可能である。
【実施例５】
【００５４】
図７は、実施例３又は実施例４に係るＣＭＯＳ３００、３００ａをモータ駆動回路に適用した場合の、実施例５に係るモータ駆動回路の回路構成を示す図の一例である。図７において、実施例５に係るモータ駆動回路は、モータ３５０を駆動するための出力段３１０と、インバータ３２０から構成される。
【００５５】
かかる構成のモータ駆動回路において、実施例３又は実施例４に係るＣＭＯＳ３００、３００ａは、出力段３１０を構成するＣＭＯＳ３１１、３１２に適用される。ＣＭＯＳ３１１は、ｐチャネルＭＯＳトランジスタＭ１と、ｎチャネルＭＯＳトランジスタＭ２から構成され、同様にＣＭＯＳ３１２は、ｐチャネルＭＯＳトランジスタＭ３と、ｎチャネルＭＯＳトランジスタＭ４とから構成される。また、出力段３１１の前段のインバータ３２１は、やはりｐチャネルＭＯＳトランジスタＭ５とｎチャネルＭＯＳトランジスタＭ６とから構成され、出力段３１２の前段のインバータ３２２は、ｐチャネルＭＯＳトランジスタＭ７とｎチャネルＭＯＳトランジスタＭ８とから構成される。
【００５６】
かかるモータ駆動回路において、出力段３１０に実施例３又は実施例４に係るＣＭＯＳを適用することにより、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３又はｎチャネルＭＯＳトランジスタＭ２、Ｍ４のいずれか一方の出力電流波形の立ち上がりを、他方に比較して遅い立ち上がり特性とすることができ、高周波分のノイズを防いだり、立ち上がり時間が短いことによる故障を防いだりすることができる。
【００５７】
図８は、実施例５に係るモータ駆動回路の各デバイスを流れる電流のタイミングチャートの一例を示した図である。図８においては、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３の立ち上がりを遅くした波形が示されている。
【００５８】
図８において、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３の出力電流波形の立ち上がり及び立ち下がりは、破線で示されている通り、通常の場合の実線で示されたｐチャネルＭＯＳトランジスタＭ１、Ｍ３の出力電流波形よりも遅れ、緩やかな立ち上がり及び立ち下がり特性を示している。これは、通常のゲート１０の両端から給電を行うｎチャネルＭＯＳトランジスタＭ２、Ｍ４と比較しても同様である。
【００５９】
また、モータ３５０への入力電流波形は、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３の出力電流波形の立ち上がり及び立ち下がりの特性を反映し、破線に示すように緩やかに遅れた特性を有する入力電流波形となっている。
【００６０】
このように、実施例５に係るモータ駆動回路によれば、モータ駆動を行う駆動電流の立ち上がり及び立ち下がりを緩やかにし、各ＭＯＳトランジスタＭ１〜Ｍ４の破損やノイズの発生を低減することができる。
【００６１】
なお、図７に示したモータ駆動回路は、半導体基板８０上に形成されてよく、パッケージングされてモータ駆動用半導体集積回路装置として構成されてよい。
【００６２】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００６３】
【図１】実施例１に係るＭＯＳトランジスタの平面構成の一例を示した図である。
【図２】ゲート１０の両端１１、１２と、一方の端部１２のみから給電を行う場合の比較図である。図２（ａ）は、ゲート１０の両端１１、１２から給電を行った場合を示す模式図である。図２（ｂ）は、動作時の寄生抵抗Ｒｐを等価的に示した図である。図２（ｃ）は、ゲート１０の一方の端部１２のみから電位供給を行う模式的図である。図２（ｄ）は、図２（ｃ）に示した模式図を等価回路として示した図である。
【図３】実施例２に係るＭＯＳトランジスタ１００ａの平面構成の一例を示した図である。
【図４】ＭＯＳトランジスタ１００、１００ａの断面構成の一例を示した図である。
【図５】実施例３に係るＣＭＯＳ３００の平面構成の一例を示した図である。
【図６】実施例４に係るＣＭＯＳ３００ａの平面構成の一例を示した図である。
【図７】実施例５に係るモータ駆動回路の回路構成を示す図の一例である。
【図８】モータ駆動回路の各デバイス電流のタイミングチャートの一例を示した図である。
【符号の説明】
【００６４】
１０、１５、１６ ゲート
１１、１２、１３ 端部
２０、１２０ ソース
３０、１３０ ドレイン
４０ ゲートコンタクト
５０ ソースコンタクト
５５ ソース配線層
６０ ドレインコンタクト
６５ ドレイン配線層
７０、７０ａ ゲート配線層
７１、７２、７３ ゲート配線部
８０ 半導体基板
９０ 酸化絶縁膜
１００、１００ａ ＭＯＳトランジスタ
１００ｂ ｐチャネルＭＯＳトランジスタ
２００ ｎチャネルＭＯＳトランジスタ
３００、３００ａ ＣＭＯＳ
３１０ 出力段
３２０ インバータ
３５０ モータ
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ、ＣＭＯＳ及びこれを用いたモータ駆動用半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、スイッチング速度が速く、電力用の半導体スイッチング素子として利用されるＭＯＳ半導体装置が知られている。かかるＭＯＳ半導体装置において、ターンオン・ターンオフ時のコレクタ電流の、コレクタ−エミッタ間電圧の時間的変化率が急激であると、定格を超えるほどのピークや振動を発生し、ＭＯＳ半導体装置の誤動作や破壊を引き起こすおそれがある。よって、これを防ぐべく、２以上の整数ｎ個のゲートを有するＭＯＳ半導体装置を用いて、その第１のゲートから第ｎのゲートまでを順次オン・オフ駆動することにより、ターンオン・ターンオフ時の電流及び電圧の時間的変化率を緩和するようにしたＭＯＳ半導体装置が知られている（例えば、特許文献１参照）。
【特許文献１】特開平８−３２０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の特許文献１に記載の構成では、ゲートを分割し、回路及びデバイス構造で駆動タイミングを変化させるため、回路規模が大きくなり、チップ面積の増大によるコスト上昇を招いてしまうという問題があった。
【０００４】
また、デバイス構造を大きく変えると、マスク等を総て作り変える必要が生じ、製造コストも併せて増大してしまうという問題もあった。
【０００５】
そこで、本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の電流の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ）は、半導体基板上（８０）に所定のゲート幅（Ｗ）を有して延在する複数のゲート（１０）が略平行に配置され、該ゲートの両側にソース（２０）とドレイン（３０）が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ（１００、１００ａ）であって、
前記ゲート（１０）の両端部（１１、１２）と平面視的に重なり、前記ゲート（１０）の両端部（１１、１２）から同電位の供給が可能に配置されたゲート配線層（７０）を有し、
該ゲート配線層（７０）と前記ゲート（１０）の端部とを電気的に接続するゲートコンタクト（４０）が、前記ゲート（１０）の端部（１１、１２）の片側のみに設けられたトランジスタセルを含むことを特徴とする。
【０００７】
これにより、ゲートコンタクトの有無によりゲートの寄生抵抗の値を変化させることができ、所望の出力電流立ち上がり特性を得ることができる。
【０００８】
第２の発明は、第１の発明に係るＭＯＳトランジスタ（１００、１００ａ）において、
前記ゲートコンタクト（４０）は、前記ゲート（１０）の一方の端部（１２）には総て設けられたことを特徴とする。
【０００９】
これにより、コンタクトを製造する際のマスクの変更が容易となるとともに、得られる立ち上がり電流波形が予測し易くなる。
【００１０】
第３の発明に係るＣＭＯＳ（３００、３００ａ）は、第２の発明に係るＭＯＳトランジスタ（１００、１００ａ）を備え、
該ＭＯＳトランジスタ（１００、１００ａ）に隣接して該ＭＯＳトランジスタ（１００、１００ａ）とは異なる導電型の第２のＭＯＳトランジスタ（２００）を有するＣＭＯＳ（３００、３００ａ）であって、
前記第２のＭＯＳトランジスタ（２００）のゲート（１０）は前記ＭＯＳトランジスタ（１００、１００ａ）のゲート（１０）と共用であり、
前記ＭＯＳトランジスタ（１００、１００ａ）のゲート配線層（７０）のうち、前記第２のトランジスタ（２００）側のゲート配線層（７２）は、前記ＭＯＳトランジスタ（１００、１００ａ）と前記第２のトランジスタ（２００）とに挟まれて配置され、接続されるゲートコンタクト（４０）が総て共用されていることを特徴とする。
【００１１】
これにより、ＣＭＯＳの共通ゲートから電位を供給し、他方の端部のゲートコンタクトの有無により、ＣＭＯＳの立ち上がり電流波形の傾斜を調整することができる。
【００１２】
第４の発明に係るモータ駆動用半導体集積回路装置は、第３の発明に係るＣＭＯＳ（３００、３００ａ）を備え、
該ＣＭＯＳ（３００、３００ａ）でモータ駆動回路の出力段（３１０）を構成したことを特徴とする。
【００１３】
これにより、立ち上がりの傾きが緩やかな波形を有する電流をモータに供給してモータを駆動することができ、モータコイルの逆起電力の影響を受け難くすることができる。
【００１４】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１５】
本発明によれば、製造工程を殆ど変えることなく、ＭＯＳトランジスタの出力波形の立ち上がりの傾きを緩やかにし、時間変化率を小さくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００１７】
図１は、本発明を適用した実施例１に係るＭＯＳトランジスタの平面構成の一例を示した図である。図１において、実施例１に係るＭＯＳトランジスタ１００は、半導体基板８０上に、ゲート１０と、ソース２０と、ドレイン３０と、ゲートコンタクト４０と、ソースコンタクト５０と、ドレインコンタクト６０と、ゲート配線層７０とを有する。
【００１８】
ゲート１０は、一方向に延在して複数のゲート１０が略平行に配置される。ゲート１０は、延在する長手方向にゲート幅Ｗ、短手方向にゲート長Ｌの形状を有する。ゲートの両側には、ソース２０とドレイン３０が、ゲート１０の長手方向と略平行に配置される。ゲート１０、ソース２０及びドレイン３０の組み合わせで１つのトランジスタセルを構成し、全体で本実施例に係るＭＯＳトランジスタ１００を構成している。なお、ソース２０及びドレイン３０は、半導体基板８０上に拡散層として形成され、ゲート１０は、半導体基板８０の表面上に酸化膜で覆われた状態で形成される。この点については、後述する。
【００１９】
ゲート配線層７０は、ゲート１０に電位を供給するための配線パターンである。ゲート配線層７０は、ゲート１０の例えば上層に形成され、上層からゲート１０に給電可能に構成される。ゲート配線層７０は、複数のトランジスタセルからなるトランジスタセル領域の周囲を囲むようにコ字状に配置され、ゲート１０の両端部１１、１２に平面視的に重なるような形状に構成されている。つまり、ゲート配線層７０は、ゲート１０の両端から、同電位を供給可能な形状に構成されている。図１においては、ゲート配線層７０は、ゲート１０の一方の端部１１と重なる第１ゲート配線部７１と、ゲート１０の他方の端部１２と重なる第２ゲート配線部７２と、ゲート１０の延在方向と平行に配置され、第１ゲート配線部７１と第２ゲート配線部７２とを接続する第３ゲート配線部７３とを有する。このような構成により、ゲート１０の両端部１１、１２から同電位の供給が可能な構成となっている。なお、ゲート配線層７０は、例えば、アルミニウムや銅等の配線用の金属材料が適用されてよい。
【００２０】
また、ゲート配線層７０と同層又は他層に、ソース２０又はドレイン３０に給電を行うソース２０用の金属配線層とドレイン３０用の金属配線層が形成されてよいが、本実施例においては、省略している。
【００２１】
ゲートコンタクト４０は、ゲート１０とゲート配線層７０を電気的に接続するためのコンタクトホールである。ゲート１０とゲート配線層７０との間の絶縁層に貫通孔として形成され、ゲート配線層７０から、ゲート１０に電位の供給が可能なように、金属が充填される。
【００２２】
本実施例に係るＭＯＳトランジスタ１００においては、ゲートコンタクト４０は、ゲート１０の紙面下側の端部１２の側にのみ設けられ、紙面上側の端部１１には設けられていない。これにより、ゲート１０への電位供給は、ゲート１０の一方の端部１２からのみなされる。ゲート１０は、ポリシリコン等の多結晶導電膜から形成されている。よって、寄生抵抗は、金属よりも遙かに大きい値となる。このように、ゲートコンタクト４０を、ゲート１０の両端に設けるのではなく、片側にのみ設けることにより、ゲート１０の寄生抵抗を用いて、ゲート１０に抵抗を接続したのと同様の状態とし、ＭＯＳトランジスタ１００の特性を変化させることができる。この場合、ゲート１０の抵抗を増加させるので、ＲＣ積分回路の抵抗値を増加させたようになり、ゲート１０の両端部１１、１２の双方から電位を供給した場合よりも、出力電流の立ち上がりの時間変化率を緩やかにすることができる。
【００２３】
図２は、１本のゲート１０の両端１１、１２から給電を行う場合と、ゲート１０の一方の端部１２のみから給電を行う場合の相違比較を行うための図である。
【００２４】
図２（ａ）は、ゲート幅Ｗを有して延在するゲート１０の両端１１、１２から、給電を行った場合を示す模式図である。図２（ａ）において、ゲート１０は、ゲート１０の延在方向に寄生容量Ｃ１〜Ｃ６と、寄生抵抗Ｒｐを有する。ここで、ゲート寄生容量Ｃ１〜Ｃ６をチャージする場合の寄生抵抗Ｒは、単純計算すると、Ｒ＝Ｌ・Ｗ×（ゲートシート抵抗）で表され、その動作は、パターンレイアウトに依存し、動作時の寄生抵抗Ｒｐは変化する。
【００２５】
図２（ｂ）は、動作時の寄生抵抗Ｒｐを、分布定数回路として近似して演算し、ＲＣ回路として等価的に示した図である。このとき、寄生抵抗Ｒｐの合成抵抗は、上述の単純計算した抵抗Ｒを基準とすると、約Ｒ／１２となることが知られている。これは、文献１）R.Goyal, High-frequency analog integrated circuit design, John Willy & Sons,Inc., New York, 1994.、文献２） W.Liu and M.C.Chang,"Transistor transient studies including transcapacitiv current and distributive gate resistance for inverter circuits,"IEEE Trans. On Circuit and Systems-1:Fundamental Theory and Applications, vol.45, no.4, 1998.等の文献にその演算結果及び内容が記載されている。
【００２６】
図２（ｃ）は、１本のゲート１０の一方の端部１２のみから電位の供給を行う場合を模式的に示した図である。寄生容量は、全部まとめてＣで省略して示している。この場合、逆の端部１１に電流が到達するには、時間的なラグが生じることが分かる。
【００２７】
図２（ｄ）は、図２（ｃ）に示した模式図を、等価回路として示した図である。図２（ｄ）において、分布定数的に合成抵抗を近似して演算した値は、上述の文献から、約Ｒ／３となることが知られている。ゲート１０の両端１１、１２の双方から給電を行った場合には、分布定数的な合成の寄生抵抗Ｒｐ＝Ｒ／１２であったので、ゲート１０の一方の端部１２のみから給電を行った場合には、合成の寄生抵抗Ｒｐは、４倍に増加したことが分かる。このように、ゲート１０への給電コンタクト数を減少させることにより、寄生抵抗Ｒｐを増加させ、ＭＯＳトランジスタ１００の出力電流波形の傾斜を緩やかにすることができる。
【００２８】
図１に戻る。図１において、ゲート１０は、ＭＯＳトランジスタ１００内において、複数が略平行に配列されている。よって、図１に示すように、ゲート１０の総てに対して一方の端部１２から給電を行うようにすれば、総てのゲート１０の寄生抵抗Ｒｐをゲート１０の両端部１１、１２の双方から給電を行う場合よりも各々約４倍とすることができる。これにより、ゲート１０に外付け抵抗を直列接続したのと同じ状態とすることができ、ＭＯＳトランジスタ１００の出力特性を緩やかな立ち上がり特性とすることができる。
【００２９】
なお、図１の実施例１に係るＭＯＳトランジスタ１００において、ゲート配線層７０のゲートコンタクト４０が接続されていないゲート１０の上側の端部１１と重なる第１ゲート配線部７１は、ゲート配線層７０自体を無くすことも可能である。しかしながら、第１ゲート配線部７１を最初から設けていないゲート配線層７０を形成しようとすると、ＭＯＳトランジスタ１００の製造工程において、ゲート配線層７０を形成するための既存のマスクのパターンと、ゲートコンタクト４０形成用のマスクのパターンを根本的に変更する必要が出てくる。一方、本実施例に係るＭＯＳトランジスタ１００のように、ゲート配線層７０のパターン自体は、通常のＭＯＳトランジスタと同様にゲート１０の両端部１１、１２から給電可能な配線パターンとしておき、ゲートコンタクト４０の有無によりその出力特性を変更・調整するように構成すれば、ゲートコンタクト４０形成用のマスクの変更だけで済む。そして、寄生抵抗値Ｒｐを、４倍までいかず、もっと少ない割合で増加させたい場合には、図１のＭＯＳトランジスタ１００に、ゲートコンタクト４０をゲート１０の両端部１１、１２に設けたパターンも含ませることにより、ＭＯＳトランジスタ１００全体としての寄生抵抗Ｒｐの増加分を調整することができる。
【００３０】
このように、実施例１に係るＭＯＳトランジスタ１００によれば、ゲート配線層７０のパターン形状を変更することなく、ゲートコンタクト４０の有無のみによりＭＯＳトランジスタ１００の出力特性を調整することができ、製造工程に大きな変更を加えることなく出力電流波形の立ち上がりを緩やかにすることができる。
【００３１】
なお、実施例１に係るＭＯＳトランジスタ１００は、Ｎチャネル型ＭＯＳトランジスタに適用してもよいし、Ｐチャネル型ＭＯＳトランジスタに適用してもよい。
【００３２】
また、実施例１においては、ゲートコンタクト４０は、ゲート１０の同じ側の一方の端部１２にのみ設けられている例を挙げて説明したが、寄生抵抗Ｒｐ自体はゲート１０への給電コンタクト数により定められるので、ゲートコンタクト４０をゲート１０の両端部１１、１２に分散させて設けてもよい。例えば、ゲートコンタクト４０を、隣接するゲート１０同士で、紙面上側端部１１、紙面下側端部１２、紙面上側端部１１、紙面下側端部１２というようにジグザグに配置するようにしてもよい。これによって、ゲート１０を流れる電流により発生する磁場を打ち消し合うようにすることもできる。また、小ブロック毎に、ゲート１０の上側端部１１にゲートコンタクト４０を設けるブロックと、ゲート１０の下側端部１２にゲートコンタクト４０を設けるブロックを、適宜組み合わせて構成してもよい。
【００３３】
このように、ゲート１０の片側にのみ設けるゲートコンタクト４０は、種々のパターンとすることができ、またそれらの種々の変更に対しても、ゲートコンタクト４０のマスク変更のみで対応することができる。
【実施例２】
【００３４】
図３は、本発明を適用した実施例２に係るＭＯＳトランジスタ１００ａの平面構成の一例を示した図である。実施例２に係るＭＯＳトランジスタ１００ａは、半導体基板８０上に平行にゲート幅Ｗ、ゲート長Ｌを有して延在するゲート１０を複数有し、ゲート１０の両側にソース２０とドレイン３０とが交互に配置されて複数のトランジスタセルを形成している。そして、トランジスタセル全体をコ字状にゲート配線層７０が囲んで配置され、ゲート１０の一方の端部１２には、ゲート配線層７０とゲート１０とを電気的に接続するゲートコンタクト４０が総てのゲート１０に対応して設けられている。これらの点については、実施例２に係るＭＯＳトランジスタ１００ａは、実施例１に係るＭＯＳトランジスタ１００と同様である。ソースコンタクト５０及びドレインコンタクト６０がソース２０及びドレイン３０の上層に各々設けられている点も、実施例１と同様である。
【００３５】
実施例２に係るＭＯＳトランジスタ１００ａにおいては、ゲート１０の片側の端部１２にのみゲートコンタクト４０が設けられているゲート１０が、第３ゲート配線部７３に最も近いゲート１５の１つだけである点で、実施例１に係るＭＯＳトランジスタ１００と異なっている。このように、実施例２に係るＭＯＳトランジスタ１００ａのように、複数存在するゲート１０のうち、総てをゲート１０の片側の端部１２のみから給電するのではなく、１つだけゲート１０の片側の端部１２のみから給電するトランジスタセルを含んでいる構成であってもよい。図３に示した実施例２に係るＭＯＳトランジスタ１００ａでは、１本のゲート１５のみの寄生抵抗Ｒｐの値が増加するため、ＭＯＳトランジスタ１００ａ全体の寄生抵抗Ｒｐの増加は、僅かなものとなる。図３においては、最も寄生抵抗Ｒｐの増加が少ないパターン例を挙げて説明しているが、実施例１において説明した最もゲート１０の寄生抵抗Ｒｐが大きいパターンと、実施例２において説明した最もゲート１０の寄生抵抗Ｒｐが小さいパターンとの間で、ゲートコンタクト４０を片側にのみ設けるトランジスタセルの数は、自由に定めることができる。例えば、奇数番目に配置されたゲート１０は、両端部１１、１２にゲートコンタクト４０が設けられ、偶数番目に配置されたゲート１０は、端部１２にのみゲートコンタクト４０が設けられるようなパターンとしてもよい。このように、ゲートコンタクト４０をゲート１０の両端部１１、１２の双方又は片側の端部１２にのみ設けるトランジスタセルの数を変化させることにより、ゲート１０の寄生抵抗Ｒｐを所望の値に調整して設定することができる。
【００３６】
図４は、実施例１及び実施例２に係るＭＯＳトランジスタ１００、１００ａの、ゲートコンタクト４０を含む断面構成の一例を示した図である。
【００３７】
図４において、半導体基板８０の表面側には、ソース２０の拡散領域とドレイン３０の拡散領域が形成され、半導体基板８０の表面上には、酸化絶縁膜９０を介してゲート１０が形成されている。半導体基板８０は、例えば、シリコン基板等で形成されてよい。また、ソース２０及びドレイン３０の拡散領域は、ｎ型半導体であっても、ｐ型半導体であってもよい。
【００３８】
ゲート１０の上層には、ゲート配線層７０が形成されている。そして、ゲート配線層７０の第２ゲート配線部７２とゲート１０との間に、金属が充填されたゲートコンタクト４０が設けられており、ゲートコンタクト４０がゲート配線層７０とゲート１０との電気的接続を図るようになっている。そして、ゲート配線層７０からゲートコンタクト４０を介してゲート１０に端部１１、１２から電位を供給し、トランジスタセルを駆動するようになっている。
【００３９】
なお、ソース２０及びドレイン３０についても、同様にソース配線層５５及びドレイン配線層６５が設けられ、ソースコンタクト５０及びドレインコンタクト６０を介して電位が供給されるように構成されている。
【実施例３】
【００４０】
図５は、本発明を適用した実施例３に係るＣＭＯＳ３００の平面構成の一例を示した図である。実施例３に係るＣＭＯＳ３００は、ｐチャネルＭＯＳトランジスタ１００と、第２のＭＯＳトランジスタであるｎチャネルＭＯＳトランジスタ２００とを備える。
【００４１】
ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００は、半導体基板８０上に共通のゲート１０を有してゲート幅Ｗ方向に隣接して配置され、ゲート１０は、両者に共通にｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００とを貫くように延在して備えられている。また、ｐチャネルＭＯＳトランジスタ１００の外側、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタとの境界、ｎチャネルＭＯＳトランジスタ２００の外側に存在するゲート端部１１、１２、１３に給電が可能なように、逆Ｅ字状にゲート配線層７０が配置されている。よって、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の境界に存在するゲート１０の端部１２は、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の共通接点となっている。また、ｐチャネルＭＯＳトランジスタ１００のゲート長Ｗと、ｎチャネルＭＯＳトランジスタ２００のゲート長Ｗ１との比は、約１．５：１に構成されている。これは、ｐチャネルＭＯＳトランジスタ１００の動作が一般的にｎチャネルＭＯＳトランジスタ２００の動作に比較して遅いため、バランスを取るために、ｐチャネルＭＯＳトランジスタ１００のゲート長ＷがｎチャネルＭＯＳトランジスタ２００のゲート長Ｗ１よりも長く設定されている。この比は、用途に応じて適切な比に適宜変更することができる。
【００４２】
ｐチャネルＭＯＳトランジスタ１００は、実施例１に係るＭＯＳトランジスタ１００がそのまま適用されている。よって、延在する複数のゲート１０の両側にソース２０とドレイン３０が交互に配置され、複数のトランジスタセルが設けられている。ソース２０及びドレイン３０の上層には、ソースコンタクト５０とドレインコンタクト６０も設けられてよい。ゲート１０の両端部１１、１２の上層には、平面視的に重なるようにゲート配線層７０が形成され、ゲート１０の両端から給電が可能な配線パターンが形成されているが、ゲートコンタクト４０は、一方の端部１２の上方にのみ設けられており、片側からのみゲート１０に電位が供給される構成となっている。これにより、ゲート１０の寄生抵抗Ｒｐは、給電を両端部１１、１２から行う場合よりも増加し、ＣＭＯＳ３００のｐチャネルＭＯＳトランジスタ１００の出力電流波形の立ち上がりを緩やかにすることができる。実施例１の図２において説明したように、寄生抵抗Ｒｐは、Ｒ＝Ｗ・Ｌ×（ゲートシート抵抗）とすると、約Ｒ／３となる。
【００４３】
一方、ｎチャネルＭＯＳトランジスタ２００は、ゲート１０の両端部１２、１３から電位の供給を受けており、通常のｎチャネルＭＯＳトランジスタ２００として構成されている。複数の延在するゲート１０の両側に、ソース１２０とドレイン１３０が交互に配置され、複数のトランジスタセルを含んでいる。ソース１２０の上層にはソースコンタクト５０、ドレイン１３０の上層にはドレインコンタクト６０が各々設けられる。ゲート１０への電位の供給は、ゲート１０の両端部１２、１３の双方に存在するゲートコンタクト４０から行われる。実施例１の図２において説明したように、Ｒ＝Ｗ・Ｌ×（ゲートシート抵抗）とすると、約Ｒ／１２の寄生抵抗Ｒｐが発生することになる。
【００４４】
このような構成のＣＭＯＳ３００において、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の出力電流波形の立ち上がりスピードの比は、ｐ：ｎ≒１：１０となる。これは、ｐチャネルＭＯＳトランジスタ１００の立ち上がり速度が相当に遅くなり、ｎチャネルＭＯＳトランジスタ２００の１／１０の速度となっている。
【００４５】
このように、ＣＭＯＳ３００において、ｐチャネルＭＯＳトランジスタ１００又はｎチャネルＭＯＳトランジスタ２００のいずれか一方に、ゲート１０の片側の端部１２のみから電位を供給するトランジスタセルを含むＭＯＳトランジスタを設け、他方にはゲート１０の両端部１２、１３から電位を供給するトランジスタセルのみで構成し、ｐチャネルＭＯＳトランジスタ１００による出力電流波形と、ｎチャネルＭＯＳトランジスタ２００による出力電流波形との立ち上がり速度を調整することができる。
【００４６】
なお、図５においては、ｐチャネルＭＯＳトランジスタ１００のトランジスタセルについて、ゲート１０の片側の端部１２のみから給電を行う構成とし、ｎチャネルＭＯＳトランジスタ２００のトランジスタセルのゲート１０には、両端部１２、１３から給電を行う構成としているが、これを逆とし、ｐチャネルＭＯＳトランジスタ１００のトランジスタセルのゲート１０には両端部１１、１２から給電を行い、ｎチャネルＭＯＳトランジスタ２００のトランジスタセルのゲート１０に対しては、片側の端部１２のみから給電を行う構成としてもよい。この場合には、ｎチャネルＭＯＳトランジスタ２００の出力波形の立ち上がり速度を遅くすることができる。
【００４７】
なお、本実施例に係るＣＭＯＳ３００においては、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の境界にあるゲート端部１２に対しては、総てゲートコンタクト４０を設け、給電を行うことが好ましい。ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００との境界に存在する第２ゲート配線部７２及びゲートコンタクト４０は、ＣＭＯＳ３００の共通ゲート入力線を構成するので、ここからの入力は確保した方がＣＭＯＳ３００の動作上好ましく、またゲートコンタクト４０を設ける全体数を減らすことができるからである。更に、外側にあるゲート１０の端部１１、１３のゲートコンタクト４０の有無でゲート１０の寄生抵抗Ｒｐを調整する方が、演算及びパターン構成上も簡素かつ容易とすることができるので好ましい。
【００４８】
このように、実施例３に係るＣＭＯＳ３００によれば、ゲート配線層７０のパターンを変化させることなく、ｐチャネルＭＯＳトランジスタ１００とｎチャネルＭＯＳトランジスタ２００の出力電流波形の立ち上がり速度を異ならせることができる。
【実施例４】
【００４９】
図６は、本発明を適用した実施例４に係るＣＭＯＳ３００ａの平面構成の一例を示した図である。実施例４に係るＣＭＯＳ３００ａは、ｐチャネルＭＯＳトランジスタ１００ｂと、ｎチャネルＭＯＳトランジスタ２００とを有する。ｎチャネルＭＯＳトランジスタ２００の構成は、実施例３に係るＣＭＯＳ３００のｎチャネルＭＯＳトランジスタ２００の構成を同様であるので、その構成要素には実施例３に係るｎチャネルＭＯＳトランジスタ２００と同一の参照符号を付して、その説明を省略する。また、ゲート配線層７０の形状及び構成も、実施例３に係るＭＯＳトランジスタ３００と同様であるので、これと同一の参照符号を付してその説明を省略する。
【００５０】
ｐチャネルＭＯＳトランジスタ１００ｂにおいて、ゲート１０、ソース２０及びドレイン３０から構成されるトランジスタセルの構成と、ゲート端部１２に設けられたゲートコンタクト４０の構成は、実施例３に係るＣＭＯＳ１００ｂのｐチャネルＭＯＳトランジスタ１００と同様である。しかしながら、実施例４に係るＣＭＯＳ３００ａのｐチャネルＭＯＳトランジスタ１００ｂは、ゲート１０の本数分存在する図６の紙面上側の複数のゲート端部１１のうち、ゲートコンタクト４０が設けられていないゲート１０が、中央に配置されたゲート１６の１つのみである点で、実施例３に係るＣＭＯＳ３００のｐチャネルＭＯＳトランジスタ１００と異なっている。つまり、実施例３においては、上側のゲート端部１１には、ゲートコンタクト４０が１つも形成されていなかったが、実施例４においては、１つのゲート１６を除いた他のゲート１０には総てゲートコンタクト４０が形成されている。このように、ゲート１０の端部１１、１２の片側にのみゲートコンタクト４０が形成されているトランジスタセルは、最低１つ含まれていればよい。
【００５１】
この場合には、ｐチャネルＭＯＳトランジスタ１００ｂの出力波形の立ち上がり速度は、通常のＣＭＯＳのｐチャネルＭＯＳトランジスタ１００ｂに近くなり、その立ち上がりスピードの比は、ｐ：ｎ≒１：２となる。つまり、ｐチャネルＭＯＳトランジスタ１００ｂの寄生抵抗Ｒｐがあまり大きくならないので、ｐチャネルＭＯＳトランジスタ１００ｂの出力電流波形の立ち上がり速度があまり低下しない状態となる。
【００５２】
実際のＣＭＯＳに本実施例を適用する場合には、ゲート１０の片側のみから給電を行うゲート１６が１つだけでは、その出力電流の立ち上がり速度を緩くする効果が小さいので、例えば全体の１／４、１／３、１／２、２／３、３／４というように、ある程度の数のゲート１０に対して、ゲート１０の片側の端部１２のみから給電を行うトランジスタセルを設けるような構成とすることが好ましい。
【００５３】
このように、実施例４に係るＣＭＯＳ３００ａにおいては、ゲートコンタクト４０の数を、所望の特性が得られるように用途に応じて設定することができる。また、その際、ゲートコンタクト４０の数及び位置の変更は、ゲートコンタクト４０形成用のマスクのみを変更すれば良いので、設計上も大きな変更を行う必要が無く、設計の労力や製造コストを大幅に増加させることなく変更が可能である。
【実施例５】
【００５４】
図７は、実施例３又は実施例４に係るＣＭＯＳ３００、３００ａをモータ駆動回路に適用した場合の、実施例５に係るモータ駆動回路の回路構成を示す図の一例である。図７において、実施例５に係るモータ駆動回路は、モータ３５０を駆動するための出力段３１０と、インバータ３２０から構成される。
【００５５】
かかる構成のモータ駆動回路において、実施例３又は実施例４に係るＣＭＯＳ３００、３００ａは、出力段３１０を構成するＣＭＯＳ３１１、３１２に適用される。ＣＭＯＳ３１１は、ｐチャネルＭＯＳトランジスタＭ１と、ｎチャネルＭＯＳトランジスタＭ２から構成され、同様にＣＭＯＳ３１２は、ｐチャネルＭＯＳトランジスタＭ３と、ｎチャネルＭＯＳトランジスタＭ４とから構成される。また、出力段３１１の前段のインバータ３２１は、やはりｐチャネルＭＯＳトランジスタＭ５とｎチャネルＭＯＳトランジスタＭ６とから構成され、出力段３１２の前段のインバータ３２２は、ｐチャネルＭＯＳトランジスタＭ７とｎチャネルＭＯＳトランジスタＭ８とから構成される。
【００５６】
かかるモータ駆動回路において、出力段３１０に実施例３又は実施例４に係るＣＭＯＳを適用することにより、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３又はｎチャネルＭＯＳトランジスタＭ２、Ｍ４のいずれか一方の出力電流波形の立ち上がりを、他方に比較して遅い立ち上がり特性とすることができ、高周波分のノイズを防いだり、立ち上がり時間が短いことによる故障を防いだりすることができる。
【００５７】
図８は、実施例５に係るモータ駆動回路の各デバイスを流れる電流のタイミングチャートの一例を示した図である。図８においては、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３の立ち上がりを遅くした波形が示されている。
【００５８】
図８において、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３の出力電流波形の立ち上がり及び立ち下がりは、破線で示されている通り、通常の場合の実線で示されたｐチャネルＭＯＳトランジスタＭ１、Ｍ３の出力電流波形よりも遅れ、緩やかな立ち上がり及び立ち下がり特性を示している。これは、通常のゲート１０の両端から給電を行うｎチャネルＭＯＳトランジスタＭ２、Ｍ４と比較しても同様である。
【００５９】
また、モータ３５０への入力電流波形は、ｐチャネルＭＯＳトランジスタＭ１、Ｍ３の出力電流波形の立ち上がり及び立ち下がりの特性を反映し、破線に示すように緩やかに遅れた特性を有する入力電流波形となっている。
【００６０】
このように、実施例５に係るモータ駆動回路によれば、モータ駆動を行う駆動電流の立ち上がり及び立ち下がりを緩やかにし、各ＭＯＳトランジスタＭ１〜Ｍ４の破損やノイズの発生を低減することができる。
【００６１】
なお、図７に示したモータ駆動回路は、半導体基板８０上に形成されてよく、パッケージングされてモータ駆動用半導体集積回路装置として構成されてよい。
【００６２】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００６３】
【図１】実施例１に係るＭＯＳトランジスタの平面構成の一例を示した図である。
【図２】ゲート１０の両端１１、１２と、一方の端部１２のみから給電を行う場合の比較図である。図２（ａ）は、ゲート１０の両端１１、１２から給電を行った場合を示す模式図である。図２（ｂ）は、動作時の寄生抵抗Ｒｐを等価的に示した図である。図２（ｃ）は、ゲート１０の一方の端部１２のみから電位供給を行う模式的図である。図２（ｄ）は、図２（ｃ）に示した模式図を等価回路として示した図である。
【図３】実施例２に係るＭＯＳトランジスタ１００ａの平面構成の一例を示した図である。
【図４】ＭＯＳトランジスタ１００、１００ａの断面構成の一例を示した図である。
【図５】実施例３に係るＣＭＯＳ３００の平面構成の一例を示した図である。
【図６】実施例４に係るＣＭＯＳ３００ａの平面構成の一例を示した図である。
【図７】実施例５に係るモータ駆動回路の回路構成を示す図の一例である。
【図８】モータ駆動回路の各デバイス電流のタイミングチャートの一例を示した図である。
【符号の説明】
【００６４】
１０、１５、１６ ゲート
１１、１２、１３ 端部
２０、１２０ ソース
３０、１３０ ドレイン
４０ ゲートコンタクト
５０ ソースコンタクト
５５ ソース配線層
６０ ドレインコンタクト
６５ ドレイン配線層
７０、７０ａ ゲート配線層
７１、７２、７３ ゲート配線部
８０ 半導体基板
９０ 酸化絶縁膜
１００、１００ａ ＭＯＳトランジスタ
１００ｂ ｐチャネルＭＯＳトランジスタ
２００ ｎチャネルＭＯＳトランジスタ
３００、３００ａ ＣＭＯＳ
３１０ 出力段
３２０ インバータ
３５０ モータ
【特許請求の範囲】
【請求項１】
半導体基板上に所定のゲート幅を有して延在する複数のゲートが略平行に配置され、該ゲートの両側にソースとドレインが交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタであって、
前記ゲートの両端部と平面視的に重なり、前記ゲートの両端部から同電位の供給が可能に配置されたゲート配線層を有し、
該ゲート配線層と前記ゲートの端部とを電気的に接続するゲートコンタクトが、前記ゲートの端部の片側のみに設けられたトランジスタセルを含むことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記ゲートコンタクトは、前記ゲートの一方の端部には総て設けられたことを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
請求項２に記載のＭＯＳトランジスタを備え、
該ＭＯＳトランジスタに隣接して該ＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタを有するＣＭＯＳであって、
前記第２のＭＯＳトランジスタのゲートは前記ＭＯＳトランジスタのゲートと共用であり、
前記ＭＯＳトランジスタのゲート配線層のうち、前記第２のトランジスタ側のゲート配線層は、前記ＭＯＳトランジスタと前記第２のトランジスタとに挟まれて配置され、接続されるゲートコンタクトが総て共用されていることを特徴とするＣＭＯＳ。
【請求項４】
請求項３に記載のＣＭＯＳを備え、
該ＣＭＯＳでモータ駆動回路の出力段を構成したことを特徴とするモータ駆動用半導体集積回路装置。
【請求項１】
半導体基板上に所定のゲート幅を有して延在する複数のゲートが略平行に配置され、該ゲートの両側にソースとドレインが交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタであって、
前記ゲートの両端部と平面視的に重なり、前記ゲートの両端部から同電位の供給が可能に配置されたゲート配線層を有し、
該ゲート配線層と前記ゲートの端部とを電気的に接続するゲートコンタクトが、前記ゲートの端部の片側のみに設けられたトランジスタセルを含むことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記ゲートコンタクトは、前記ゲートの一方の端部には総て設けられたことを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
請求項２に記載のＭＯＳトランジスタを備え、
該ＭＯＳトランジスタに隣接して該ＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタを有するＣＭＯＳであって、
前記第２のＭＯＳトランジスタのゲートは前記ＭＯＳトランジスタのゲートと共用であり、
前記ＭＯＳトランジスタのゲート配線層のうち、前記第２のトランジスタ側のゲート配線層は、前記ＭＯＳトランジスタと前記第２のトランジスタとに挟まれて配置され、接続されるゲートコンタクトが総て共用されていることを特徴とするＣＭＯＳ。
【請求項４】
請求項３に記載のＣＭＯＳを備え、
該ＣＭＯＳでモータ駆動回路の出力段を構成したことを特徴とするモータ駆動用半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２８０４０（Ｐ２０１０−２８０４０Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１９１１４１（Ｐ２００８−１９１１４１）
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
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