【課題】センサスイッチング素子のセンサ電極とゲート電極の間のESD等の過電圧に対する対策を講じながらも、ゲート駆動損失の増加が防止された半導体装置を提供すること。
【解決手段】メインスイッチング素子領域２６のメイン電極２４と、センサスイッチン
グ素子領域２７のセンサ電極２５と、メイン電極２４とセンサ電極２５の間に形成されて
おり、メイン電極２４とセンサ電極２５の間に所定の電位差が形成されたときに両者間を
導通する保護素子３０を備えていることを特徴とする半導体装置１０。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】耐圧を確保すると共に、回路を構成する面積の増大を抑えることのできる半導体装置の静電保護回路を提供する。
【解決手段】静電保護回路は、第１の導電型のウエル６４内に形成された第２の導電型の領域であるドレイン６８を一部の外部端子に接続され、ゲート７４と第１の導電型のウエル６４内に形成された第２の導電型の領域であるソース６６を共通接続された第１のＭＯＳトランジスタと、第１の導電型のウエル８４内に形成された第２の導電型の領域であるドレイン８８を第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲート９４と第１の導電型のウエル８４内に形成された前記第２の導電型の領域であるソース８６を電源端子５６に共通接続された第２のＭＯＳトランジスタとを有し、それぞれのＭＯＳトランジスタは、ドレインをコレクタとしウエルをベースとし、ソースをエミッタとする寄生トランジスタを形成する。 （もっと読む）

歪み材料を有する半導体デバイスが開示される。特定の実施形態では、半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接する第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。
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【課題】トランジスタの面積を小さくしてもフリッカノイズを低減できる半導体装置を提供する。
【解決手段】本発明の一態様の半導体装置は、シリコン基板１に形成された第１及び第２のＰ型低濃度不純物層３ａ，３ｂと、シリコン基板１に埋め込まれて形成され、第１及び第２のＰ型低濃度不純物層の相互間に位置する埋め込みチャネル層５と、埋め込みチャネル層の上方に位置するシリコン基板の表面上にゲート絶縁膜６を介して形成され、Ｎ型不純物が導入されたポリシリコン膜からなるゲート電極と、第１のＰ型低濃度不純物層３ａ内における深さが浅い領域に形成されたソース領域及びドレイン領域の一方のＰ型層１３ａと、第２のＰ型低濃度不純物層３ｂ内における深さが浅い領域に形成されたソース領域及びドレイン領域の他方のＰ型層１３ｂと、を具備することを特徴とする。 （もっと読む）

本発明は、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法を提供し、以下のようなことが含まれている。ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域とを含む基板を提供し、基板内にＮ埋め込み層領域を形成し、Ｎ埋め込み層領域上にエピタキシャル層を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域に隔離領域を形成し、ＬＤＭＯＳトランジスタ領域にドリフト領域を形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にゲートを形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にＰＢＯＤＹ領域を形成し、ＬＤＭＯＳトランジスタ領域にＮ型のＧＲＡＤＥ領域を形成し、ＶＤＭＯＳトランジスタ領域にＮ埋め込み層領域と接続するＮＳＩＮＫ領域を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域にソース及びドレインを形成し、ＬＤＭＯＳトランジスタ領域にソースと接続するＰ＋領域を形成する。
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【課題】相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタと相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタを同時に形成する半導体装置およびその製造方法の提供。
【解決手段】相対的に薄いゲート絶縁膜２５を有するＭＯＳトランジスタが形成される領域のフィールド絶縁膜端２３を相対的に厚いゲート絶縁膜２４で覆うことにより、フィールド絶縁膜下部に形成された反転防止拡散層３１から相対的に薄いゲート絶縁膜２５を有するＭＯＳトランジスタのチャネル領域３３をオフセットさせることによって、フィールド絶縁膜の膜厚ばらつきや相対的に厚い第一のゲート絶縁膜２４のエッチングばらつき、および反転防止拡散層によるチャネル端の濃度変動の影響を受けず、ＭＯＳトランジスタのチャネル幅を短く設計した際に生じる狭チャネル効果の影響を抑制することが可能となり、素子特性が安定した半導体装置。 （もっと読む）

【課題】工程の増加や占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域とＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置されたトレンチ分離領域の深さは、内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。 （もっと読む）

第１の絶縁層と、半導体層と、この半導体層に近オーミックまたはオーミック接触している第１の導体層と、第１の絶縁層によって半導体層から隔てられた第２の導体層であって、複数のトランジスタを備えた複数の機能ブロックを生成するために第１および第２の導体層はパターン化され、第１の層の導体はソース／ドレイン電極として機能し、第２の層の導体はゲート電極として機能する、第１および第２の導体層と、を備える集積回路であって、各機能ブロックは対応する半導体層の島を備え、この島は第２の絶縁層の複数の部分によって別の機能ブロックの島から隔離され、各機能ブロックは、（ｉ）異なるトランジスタの相互に隣接するソース／ドレイン電極が同じ電位になるように配置され、かつ（ｉｉ）上記隣接する電極間に一切の導体が存在しないように配置される、集積回路。 （もっと読む）

【課題】寄生抵抗が小さく、かつ電流駆動能力が大きい高耐圧ハイブリッドトランジスタのような半導体装置の構造を提供する。
【解決手段】第１導電型の半導体層２２に第１導電型のベース領域９を備える。ベース領域９には第２導電型のエミッタ領域１０が設けられる。半導体層２２にはベース領域９に隣接して半導体層２２の表面から半導体層２２の厚さより小さい所定深さにわたって第２導電型の不純物層２３が設けられる。不純物層２３にはベース領域９から離間して第１導電型のコレクタ領域１１および第２導電型のドレイン領域１４が設けられる。半導体層２２の表面上には、エミッタ領域１０の端部上、ベース領域９上および不純物層２３上の一部にわたってゲート絶縁膜１２を介してゲート電極１３が設けられる。エミッタ領域１０とベース領域９とに共通接続された第１電極１５と、コレクタ領域１１とドレイン領域１４とに共通接続された第２電極１６とを備える。 （もっと読む）

【課題】駆動電力の高いフィン型のトランジスタを提供する。
【解決手段】所定の間隔で配置され、それぞれの中央部がチャネル領域、その両側部がソース／ドレイン領域となるフィン状の第１の半導体１１層及び第２の半導体層１１と、第１の半導体層１１及び第２の半導体層１１それぞれのチャネル領域の両側面にゲート絶縁膜１２を介して形成されたゲート電極１３と、第１の半導体層１１のソース／ドレイン領域と第２の半導体層１１のソース／ドレイン領域との間の溝を埋め込むように形成された絶縁膜１９と、第１の半導体層１１のソース／ドレイン領域及び第２の半導体層１１のソース／ドレイン領域の絶縁膜１９で覆われていない側面にそれぞれ形成されたシリサイド１６とを備える。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢの表面に、ソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝ＤＴＲが半導体基板ＳＵＢの表面に形成される。そのトランジスタ上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにトランジスタ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩにトランジスタのソース領域ＳＯおよびドレイン領域ＤＲの各々に達するコンタクトホールＣＨが形成される。 （もっと読む）

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

集積回路（ＩＣ）内の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）出力ドライバを静電放電（ＥＳＤ）から保護するためのシステムは、共通のＩＣ拡散材（２０５）内に位置付けられる第１のＭＯＳＦＥＴ出力ドライバおよび第２のＭＯＳＦＥＴ出力ドライバを含む。本システムは、共通ＩＣ拡散材に結合され、ＭＯＳＦＥＴ出力ドライバを囲む外周の外縁に沿って配置されるコンタクトリング（２２５，３２５，４２０）を含む。各ＭＯＳＦＥＴ出力ドライバのセントロイドは、両方のＭＯＳＦＥＴ出力ドライバを囲む外周のセントロイド（３８５，４６０）と共通である。各ＭＯＳＦＥＴ出力ドライバは、バイポーラスナップバックをＥＳＤ事象が起こるＭＯＳＦＥＴ出力ドライバで開始させる値のＲ_sub（基板抵抗２７５および２８０）を有する。Ｒ_subの値は、各ＭＯＳＦＥＴ出力ドライバのセントロイドからコンタクトリングまでの合成距離に依存する。
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【課題】ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供する。
【解決手段】保護素子１は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタＱ１と寄生バイポーラトランジスタＱ２とを形成した構造になっている。Ｎ+ドレイン領域３とゲート直下のチャネル領域４との間にはＮドリフト領域５が形成されている。Ｎ+ソース領域６に隣接してＰ+ベースコンタクト領域７が形成されている。ソース側に縦型トランジスタＱ１を形成して、静電放電時に発生したホール電流を縦型トランジスタＱ１に流すようにしたため、Ｎ+ドレイン領域のベース側端部での電流集中を緩和できる。 （もっと読む）

【課題】ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる技術を提供する。
【解決手段】基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上にＦＩＮＦＥＴが形成されている。このとき、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１が形成されている。そして、ＳＯＩ基板のシリコン層を加工してフィンＦＩＮ１が形成されている。このとき、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下になるように形成されており、かつ、第１半導体領域ＦＳＲ１に電圧を印加することができるようになっている。 （もっと読む）

【課題】バイポーラトランジスタが動作する際に、ベース領域のうちコレクタ側の端部が破壊されることを抑制する。
【解決手段】ベース領域１５０は、ウェル１１０内に形成されている。エミッタ領域１７０はベース領域１５０の中に形成され、ベース領域１５０より浅い。コレクタ領域１４０はウェル１１０内に形成され、ベース領域１５０の外側に位置している。第１埋込領域１８０は、少なくとも一部がベース領域１５０の中に位置しており、ベース領域１５０よりも不純物濃度が高い。そして第１埋込領域１８０は、平面視において、エミッタ領域１７０とコレクタ領域１４０の間に少なくとも一部が位置している。また第１埋込領域１８０は、エミッタ領域１７０の縁のうち少なくとも一辺と重なっており、かつエミッタ領域１７０の全面には重なっていない。 （もっと読む）

【課題】トレンチ底部におけるブレークダウンの発生を防ぎ、ＭＯＳＦＥＴの損傷を避けると共に、オン抵抗特性が改善されたトレンチゲート形ＭＯＳＦＥＴを提供する。
【解決手段】パワーＭＯＳＦＥＴは複数のＭＯＳＦＥＴセルを画定するトレンチゲートを備える。各ＭＯＳＦＥＴ内のチャネル領域に並列に接続されるダイオードを形成するように、保護拡散部が、好ましくは非アクティブセル内に生成される。保護拡散部は衝撃イオン化及びその結果生じるゲートトレンチの角部付近におけるキャリアの発生を防ぎ、ゲート酸化物層の損傷を防ぐ。さらに、ダイオードはブレークダウン電圧を有するように設計され、ブレークダウン電圧がゲート酸化物層を横切る電界の強さを制限することができる。深い中央拡散部を削除することによりセル密度が増加し、かつＭＯＳＦＥＴのオン抵抗を改善することができる。 （もっと読む）

【課題】同一半導体チップ内に形成されたＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタの双方のオン電流に対するオン抵抗の低減を図る。
【解決手段】ＮチャネルパワーＴＤＭＯＳトランジスタ用トレンチ４の長辺側とＰチャネルＴＤＭＯＳトランジスタ用トレンチ４の長辺側を４５°傾けて形成する。これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。移動度を高くすることによりチャネル部分の導電率を高める。 （もっと読む）

【課題】過電圧に伴う破壊を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の一態様には、互いに並列に接続され、ゲート電極１０、ソース電極９及びドレイン電極１５を備えた複数の縦型トランジスタ３２と、前記複数の縦型トランジスタ３２を個別に取り囲むダイオード３１と、が設けられている。前記ソース電極９に前記ダイオード３１のアノード１１が接続され、前記ドレイン電極１５に前記ダイオードのカソード１が接続されている。 （もっと読む）