半導体装置
【課題】ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供する。
【解決手段】保護素子1は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタQ1と寄生バイポーラトランジスタQ2とを形成した構造になっている。N+ドレイン領域3とゲート直下のチャネル領域4との間にはNドリフト領域5が形成されている。N+ソース領域6に隣接してP+ベースコンタクト領域7が形成されている。ソース側に縦型トランジスタQ1を形成して、静電放電時に発生したホール電流を縦型トランジスタQ1に流すようにしたため、N+ドレイン領域のベース側端部での電流集中を緩和できる。
【解決手段】保護素子1は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタQ1と寄生バイポーラトランジスタQ2とを形成した構造になっている。N+ドレイン領域3とゲート直下のチャネル領域4との間にはNドリフト領域5が形成されている。N+ソース領域6に隣接してP+ベースコンタクト領域7が形成されている。ソース側に縦型トランジスタQ1を形成して、静電放電時に発生したホール電流を縦型トランジスタQ1に流すようにしたため、N+ドレイン領域のベース側端部での電流集中を緩和できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高耐圧構造の半導体装置に関する。
【背景技術】
【0002】
一般に、パワーICは、低電圧デバイスと高耐圧デバイスの両方で構成され、例えば自動車業界等で広く用いられている。車載用の半導体装置の環境は過酷である。このため、静電放電(ESD:Electrostatic discharge)や他の種類の電気的過渡現象に対して比較的高レベルの保護を必要とする。ESDは電荷を帯びた人または物が集積回路に触れる際に生じる高エネルギーパルスとして考えられる。
【0003】
ESDから半導体素子を保護する方法の一つとして、半導体素子と出力ピンの間に抵抗素子を挿入して、静電放電に伴う電流を制限することが考えられる。しかし、高耐圧デバイスであるLDMOSには、低オン抵抗と高耐圧の両立が求められている。したがって、抵抗素子を挿入すると、パッドから見たLDMOSの低オン抵抗の特性が損なわれるため、得策ではない。
【0004】
従来のLDMOSは、静電放電が起きると、ドレイン端に強い電界がかかり、アバランシェ降伏が起きて、エレクトロンとホールが発生する。ホール電流は、LDMOS内の寄生バイポーラトランジスタのベースを通って流れ、寄生バイポーラを活性化する。そのコレクタ電流はドレイン端に局所的な電流集中が起こり、その領域で熱的な暴走がおきて、十分なESD耐量が得られないという問題がある。また寄生バイポーラが不活性のままであったとしても高アバランシェ電流はドレイン端の電界強度を局所的にあげ、やはりその箇所で熱的な暴走が生じる。(特許文献1)。
【特許文献1】特開2001−352070公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供するものである。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、互いに並列接続される第1および第2のスイッチング素子を備え、
前記第1のスイッチング素子は、
基板表面に沿って順に形成される第1ソース領域、第1チャネル領域および第1ドレイン領域と、
前記第1ソース領域に隣接して形成される第1ベースコンタクト領域と、
前記第1ドレイン領域と前記第1チャネル領域との間に形成され、前記第1ドレイン領域と同一の導電型で、かつ前記第1ドレイン領域よりも不純物濃度の少ない第1ドリフト領域と、を有し、
前記第2のスイッチング素子は、
基板表面に沿って順に形成される第2ソース領域、第2チャネル領域および第2ドレイン領域と、
前記第2ソース領域に隣接して形成される第2ベースコンタクト領域と、
前記第2ドレイン領域と前記第2チャネル領域との間に隣接して順に形成される、前記第2ドレイン領域とは異なる導電型のホール注入領域、前記第1ドレイン領域と同じ材料からなる第2ドリフト領域、および第3ドリフト領域と、
前記第2ドレイン領域、前記ホール注入領域および前記前記第2ドリフト領域の下面に形成され、かつ前記第2ドリフト領域の方がゲート側に突き出るように形成されるベース層と、を有する。
【発明の効果】
【0007】
本発明によれば、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を実現できる。
【発明を実施するための最良の形態】
【0008】
以下、図面を参照しながら本発明の一実施形態について説明する。
【0009】
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体装置の断面構造を示す図である。図1の半導体装置は、静電放電(ESD)破壊を防止するための保護素子として主に用いられる。図2は図1の半導体装置を保護素子として用いた場合の概略的な回路図である。図2に示すように、保護素子1は、高耐圧デバイス2に並列接続される。高耐圧デバイス2は、例えば横型DMOS(LDMOS:Lateral Double Diffusion MOS)である。
【0010】
図2の回路で静電放電が起こると、ドレイン−ソース間に高電圧がかかるが、この高電圧による電流を保護素子1に流すことにより、LDMOS2を保護することができる。
【0011】
まず、図1を用いて、保護素子1の構造を説明する。保護素子1は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタQ1と寄生バイポーラトランジスタQ2とを形成した構造になっている。N+ドレイン領域3とゲート直下のチャネル領域4との間にはNドリフト領域5が形成されている。N+ソース領域6に隣接してP+ベースコンタクト領域7が形成されている。ここではN+ソース領域6とP+ベースコンタクト領域7を隣接させているが、必ずしも接している必要はない。
【0012】
これらN+ドレイン領域3、Nドリフト領域5、N+ソース領域6およびP+ベースコンタクト領域7は、P-活性層8の内部にそれぞれ形成されている。P-半導体領域8の下面にはN+埋め込み層9が形成され、その下面にはP基板10が形成されている。Nドリフト領域5の濃度はドーズ量で2×1012〜4×1012cm-2、不純物濃度は3×1016〜5×1017cm-3に設定するのが望ましい。
【0013】
N+ドレイン領域3とN+埋め込み層9とは、DN+埋め込みコンタクト領域11にて電気的に導通している。
【0014】
縦型バイポーラトランジスタQ1(以下、縦型トランジスタ)が形成される領域のN+埋め込み層9の上面にはN-活性領域12が形成されている。N-活性領域12と、その上方のN+ソース領域6およびP+ベースコンタクト領域7との間のPベース領域13(P-活性層8の幅が狭まった領域)は、縦型トランジスタQ1のベース領域になる。同トランジスタQ1のエミッタはN+ソース領域6であり、コレクタはN+埋め込み層9である。このように、縦型トランジスタQ1は、NPNトランジスタである。
【0015】
寄生バイポーラトランジスタ(以下、寄生トランジスタ)Q2のベースは、P+ベースコンタクト領域7からN-活性領域12を介してP-活性層8までの領域であり、エミッタはN+ソース領域6、コレクタはNドリフト領域5である。これらトランジスタQ1,Q2のhFE(電流増幅率)はQ1のほうが大きい。
【0016】
次に、図1の保護素子1の動作を説明する。静電放電が起こると、ドレイン−ソース間に高電圧がかかる。このとき、N+ドレイン領域3のゲート側(N+ドレイン領域3とNドリフト領域5との境界線の付近)でアバランシェ降伏が生じる。アバランシェ降伏で発生したホールは、P-活性層8を通ってP+ベースコンタクト領域7に流れ込む。これにより、N+ソース領域6、Pベース領域13およびN+埋め込み層9からなる縦型トランジスタがオンする。
【0017】
縦型トランジスタQ1がオンすることにより、N+ソース領域6、P-活性層8およびN+ドレイン領域3からなる寄生トランジスタQ2をオンするよりも電流集中を緩和することができる。
【0018】
図3は図2のLDMOS2の断面構造の一例を示す図である。図3のLDMOS2はMOS構造の中に寄生バイポーラトランジスタQ3が形成された構造になっている。N+ドレイン領域21とゲートのチャネル領域22との間にはNドリフト領域23が形成されている。N+ソース領域24に隣接してP+ベースコンタクト領域25が形成されている。これらN+ドレイン領域21、Nドリフト領域23、N+ソース領域24およびP+ベースコンタクト領域25は、P-活性層26の一部に形成されており、P-活性層26の下面にはN+埋め込み層27が形成され、その下面にはP基板28が形成されている。Nドリフト領域23の濃度はドーズ量で2×1012〜4×1012cm-2、不純物濃度は3×1016〜5×1017cm-3に設定するのが望ましい。
【0019】
寄生バイポーラトランジスタ(以下、寄生トランジスタQ3)のベースはP+ベースコンタクト領域25とP-活性層26であり、エミッタはN+ソース領域24、ドレインはNドリフト領域23である。このように、寄生バイポーラトランジスタは、NPNトランジスタである。この寄生トランジスタQ3は静電放電が起こったときにオンする。
【0020】
より詳細には、静電放電が起こると、N+ドレイン領域21のベース側端部に強い電界がかかり、アバランシェ降伏が起こって、電子とホールが発生する。ホール電流がPウェル層に流れ込んで、寄生トランジスタQ3がオンし、N+ドレイン領域21は低電圧にクランプされる。ところが、N+ドレイン領域21のベース側端部に局所的な電流集中が起こる。
【0021】
このため、本実施形態では、LDMOS2よりも保護素子1の耐圧を下げることにより、静電放電時に確実に保護素子1が動作するようにする。図2および図3からわかるように、N+ドレイン領域3,21の横方向長さが異なるものの、LDMOS2のドレイン側構造は、保護素子1のドレイン側構造と同じである。ここで、LDMOS2のNドリフト領域23の横方向長さL1を保護素子1のNドリフト領域5の横方向長さL2よりも長くすれば、静電放電時にLDMOS2よりも先に保護素子1を動作させることができる。
【0022】
図4は図1の保護素子1の比較例の断面構造を示す図である。第1の実施形態は図3のLDMOSのソース側の構造を変更することでESD耐量を改善させたが、図4の実施形態はドレイン側の構造を変更することで、ESD耐量を改善させている。図4の保護素子1は、ドレイン側の構造が図1とは異なっている。図4の保護素子1は、N+ドレイン領域31に隣接して、ホールの注入防止用のP+アノード領域32を有する。このN+ドレイン領域31とP+アノード領域32を覆うように、これら領域の下方にはNベース領域33が形成されている。このNベース領域33とチャネル領域34の間にNドリフト領域35が形成されている。ソース側は、図1と同様の構造であり、互いに隣接するN+ソース領域36とP+ベースコンタクト領域37とを有する。
【0023】
図4の保護素子1は、ドレイン側に形成される寄生PNPトランジスタQ4と、ソース側に形成される寄生NPNトランジスタQ5とを有する。寄生PNPトランジスタQ4のコレクタはP+アノード領域32であり、寄生NPNトランジスタQ5のコレクタ領域はN+ソース領域36である。寄生PNPトランジスタQ4のベースは寄生NPNトランジスタQ5のエミッタに接続され、寄生PNPトランジスタQ4のエミッタは寄生NPNトランジスタQ5のベースに接続されている。
【0024】
図4の保護素子1は、静電放電が起きると、寄生NPNトランジスタQ5と寄生PNPトランジスタQ4のいずれか一方が先にオンし、続いて他方がオンする。このように、サイリスタ動作を行い、局部的に電流が集中することなく、ドレイン−ソース間が低オン抵抗になることで、静電放電により発生した高電圧を吸収するようになっている。
【0025】
ところが、図4の保護素子1の場合、いったん動作を開始して寄生NPNトランジスタQ5と寄生PNPトランジスタQ4がオンすると、オフすることができないという問題がある。このため、図4の保護素子1にLDMOS2を並列接続した場合には、通常動作時にLDMOS2をオフしても、保護素子1がオンし続ける可能性がある。
【0026】
これに対して、図1の保護素子1は、ドレイン側にP+アノード領域が存在しないため、図4のような寄生PNPトランジスタQ4も存在せず、通常動作時に保護素子1がオンするおそれはない。
【0027】
図5は保護素子1とLDMOS2とのレイアウト配置の一例を示す図である。図5の例では、保護素子1をLDMOS2よりもパッド40の近くに配置している。これにより、静電放電による高電圧が保護素子1に印加されて、静電放電による電流が保護素子1の方に優先的に流れるようになる。
【0028】
このように、第1の実施形態では、ソース側に縦型トランジスタQ1を形成して、静電放電時に発生したホール電流を縦型トランジスタQ1に流すようにしたため、N+ドレイン領域3のベース側端部での電流集中を緩和できる。また、LDMOS2のNドリフト領域23の横方向長さL1を保護素子1のNドリフト領域5の横方向長さL2よりも長くすることにより、静電放電時に保護素子1をLDMOS2よりも先に動作させることができ、LDMOS2に高電圧が印加されなくなる。さらに、保護素子1のドレイン側には、P+アノード領域が存在しない。これにより、ドレイン側に寄生PNPトランジスタが形成されなくなり、アバランシェ電流が供給できなくなるとNPNトランジスタが不活性となるため、通常動作時も保護素子1が動作しつづけるという不具合を確実に防止できる。
【0029】
(第2の実施形態)
第2の実施形態は、Nドリフト領域とN+ドレイン領域との間に高抵抗領域を設けるものである。
【0030】
静電放電が発生すると、N+ドレイン領域のべース側端部に電界集中が起こって大電流が流れるおそれがあるが、このベース側端部に高抵抗領域を形成すれば、電流を抑制することができる。
【0031】
図6は本発明の第2の実施形態に係る半導体装置の断面構造を示す図であり、保護素子1の構造を示している。図6では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【0032】
図6の半導体装置は、ドレイン電極に接するDN+埋め込みコンタクト領域11と離間して形成されるN+ドレイン領域41と、このN+ドレイン領域41とドレイン電極42との間に形成される高抵抗領域43とを有する。
【0033】
図6では高抵抗領域を模式化して図示しているが、高抵抗領域の形態は特に問わない。基板表面に抵抗体層を形成したり、基板内に不純物イオンを注入して高抵抗の拡散層を形成してもよい。
【0034】
図7は図6の具体例を示す半導体装置(保護素子1)の断面図である。図7の保護素子1は、ドレイン電極の直下に配置される第1のN+ドレイン領域44と、この第1のN+ドレイン領域44に隣接配置される第2のN+ドレイン領域45と、この第2のN+ドレイン領域45に隣接配置されるNドリフト領域5とを有する。
【0035】
第2のN+ドレイン領域45は、AsやPイオンを注入して形成される高抵抗領域である。
【0036】
このように、図6や図7のような高抵抗領域をドレイン側に形成することにより、静電放電時に横方向に形成される寄生トランジスタに流れる電流を抑制でき、電流の大半を縦型トランジスタQ1に流すことができる。
【0037】
(第3の実施形態)
上述したように、LDMOS2と保護素子1が並列接続されている回路において、静電放電時にLDMOS2よりも保護素子1を先に動作させるためには、保護素子1の耐圧をLDMOS2よりも下げる必要がある。このためには、ドレイン側のNドリフト領域の横方向長さを保護素子1とLDMOS2とで調整するのが望ましい。
【0038】
図8は本発明の第3の実施形態に係る半導体装置の断面構造を示す図である。図8(a)はLDMOS2の断面構造、図8(b)は保護素子1の断面構造をそれぞれ示している。図8(a)は図3と同じ構造であり、構造の説明を省略する。図8(b)の保護素子1は、ドレイン側の構造に特徴がある。ドレイン電極50の直下に配置される第1のN+ドレイン領域51に隣接して横方向に、P+アノード領域52、第1のN+ドリフト領域53、および第2のNドリフト領域54が順に形成されている。ソース側は、図1と同様の構造であり、互いに隣接するN+ソース領域55とP+ベースコンタクト領域56とを有する。
【0039】
第1のN+ドレイン領域51、P+アノード領域52および第1のN+ドリフト領域53の下面にはNベース領域57が形成されている。第1のN+ドリフト領域53は、Nベース領域57よりもベース側に突き出すように形成されている。
【0040】
LDMOS2のN+ドレイン領域21と保護素子1の第1のN+ドリフト領域53は、同じ材料を用いて、同じ製造工程で形成される拡散層である。
【0041】
図4の構造の保護素子1では、Nベース領域33とゲート電極間の長さにより耐圧が決定されるが、図8(b)の構造の保護素子1では、Nベース領域57よりも第1のN+ドリフト領域53が突き出ており、第1のN+ドリフト領域33とゲート電極との間の長さにより耐圧が決定される。また、図8(a)のLDMOS2では、N+ドレイン領域21とゲート電極との間の長さにより耐圧が決定される。
【0042】
このように、図8(a)のLDMOS2と図8(b)の保護素子1では、耐圧を決めるパラメータが同じであり、N+ドレイン領域21と第1のN+ドリフト領域53とが同じ工程で同じ材料で形成されるため、プロセスのばらつきも同じ傾向を示す。このため、保護素子1を製造する段階で、プロセスマージンを考慮に入れる必要がなくなる。
【0043】
より具体的には、LDMOS2のNドリフト領域23の横方向長さL1が保護素子1の第2のNドリフト領域54の横方向長さL2よりも長くなるようにすれば、静電放電により発生した高電圧を確実に保護素子1で吸収でき、LDMOS2のオン抵抗を低減することができる。
【0044】
このように、第3の実施形態では、LDMOS2と保護素子1とで、耐圧を決めるパラメータを同じにするため、プロセスマージンを考慮する必要がなくなり、LDMOS2のNドリフト領域の横方向長さL1を保護素子1のNドリフト領域の横方向長さL2よりも長くすることにより、静電放電時に確実に保護素子1を動作させることができる。
【0045】
(第4の実施形態)
第4の実施形態は、隣接して配置される2つのドリフト層をLDMOS2に設けるものである。
【0046】
図9は本発明の第4の実施形態に係る半導体装置の断面構造を示す図である。図9(a)はLDMOS2の断面構造、図9(b)は保護素子1の断面構造をそれぞれ示している。
【0047】
図9(a)に示すLDMOS2は、ドレイン電極20の直下に配置されるN++ドレイン領域21と、このN++ドレイン領域21に隣接して形成される第1のN+ドリフト領域23aと、この第1のN+ドリフト領域23aとチャネル領域22の間に形成される第2のNドリフト領域23bとを有する。
【0048】
図9(b)に示す保護素子1は、ドレイン電極50の直下に形成されるN++ドレイン領域51aと、このN++ドレイン領域51aに隣接して形成されるP+アノード領域52と、このP+アノード領域52に隣接して形成される第1のN+ドリフト領域53と、この第1のN+ドリフト領域53とチャネル4の間に形成される第2の第2のNドリフト領域54とを有する。N++ドレイン領域51a、P+アノード領域52および第1のN+ドリフト領域53の下面にはNベース領域57が形成されている。このNベース領域57よりも第1のN+ドリフト領域53はゲート側に突き出している。
【0049】
LDMOS2と保護素子1の第2のNドリフト領域23b,54は、電界緩和層として作用し、第1のN+ドリフト領域23a,53よりも不純物濃度が低く設定されている。保護素子1の第1のN+ドリフト領域53はNベース領域57よりもゲート側に突き出しているため、LDMOS2も保護素子1も、耐圧は第2のNドリフト領域23b,54の長さで決定される。より具体的には、LDMOS2の第2のNドリフト領域23bの横方向長さL3が保護素子1の第2のNドリフト領域54の横方向長さL4よりも長くなるようにする。
【0050】
第1のNドリフト領域23aの不純物濃度は、第2のNドリフト領域23bとN++ドレイン領域21の不純物濃度の間に設定することで、第1のN+ドリフト領域23aはオン時の耐圧を向上することができる。
【0051】
このように、第4の実施形態においても、LDMOS2と保護素子1とで、耐圧を決めるパラメータが同じになり、第2のNドリフト領域23b、54の横方向長さを調整することで、静電放電時に確実に保護素子1を動作させることができる。
【0052】
(第5の実施形態)
第5の実施形態は、第2の実施形態の変形例である。
【0053】
図10は本発明の第5の実施形態に係る半導体装置の断面構造を示す図であり、LDMOS2の断面構造を示している。図10のLDMOS2は、N+ドレイン領域21とゲートのチャネル領域22の間に隣接してN-ドリフト領域23cとNドリフト領域23dを形成している。このNドリフト領域23dは、オン時の耐圧を改善するように作用する。
【0054】
図11は図10のLDMOS2と並列接続される保護素子1の断面構造を示す図である。図11の保護素子1は、図10のようなNドリフト領域23dは備えておらず、チャネル領域22に接するN-ドリフト領域5aと、このN+ドリフト領域5aに隣接配置されるN+ドレン領域3とを備えている。
【0055】
以下、図11の保護素子1が図10のようなNドリフト領域23dを備えていない理由を説明する。図12はNドリフト領域23dがある場合とない場合のドレイン電圧とドレイン電流との対応関係を示す図である。
【0056】
Nドリフト領域23dがない場合とある場合のドレイン電流の立ち上がり電圧をそれぞれV1、V2とすると、V2>V1となる。すなわち、Nドリフト領域23dがある場合、ドレイン電流の立ち上がり電圧は、Nドリフト領域23dがない場合よりも高くなる。これは、Nドリフト領域23dにより、高電流が流れるときのドレイン端における電界が緩和され、ベース電流となるアバランシェ電流が減り、NPNトランジスタQ2が動作しづらくなるためである。
【0057】
また、静耐圧をBVとしたとき、Nドリフト領域23dがある場合には、立ち上がり電圧と静耐圧BVとの差が大きくなる。したがって、Nドリフト領域23dがある場合、図10のLDMOS2の耐圧を設定する際に、(V2−V1)分高く設定しなくてはいけない。耐圧を高くすることにより、オン抵抗が上昇することから、なるべく立ち上がり電圧とBVとの差は小さくすることが望ましい。以上の理由で、保護素子1ではNドリフト領域23dを設けない。
【0058】
N-ドリフト領域23cの濃度はドーズ量で2×1012〜4×1012cm-2、不純物濃度は3×1016〜5×1017cm-3に設定するのが望ましい。N-ドリフト領域bの濃度はドーズ量で4×1012〜8×1012cm-2、不純物濃度は6×1016〜1×1018cm-3に設定するのが望ましい。
【0059】
(その他の実施形態)
保護素子1は、静電放電が起こったときに、P-活性層8にホールを満たすように動作する。図3に示すように、LDMOS2にも寄生トランジスタQ3が存在しているため、このホール電流により保護素子1の寄生トランジスタQ3がオンする可能性がある。仮に、LDMOS2内の寄生トランジスタQ3がオンしたとすると、ドレイン側からのホールの注入がないため、ドレイン端で電流の集中が起こり、破壊するおそれがある。このため、図13(a)に示すように、LDMOS2と保護素子1を隣接して配置して、保護素子1の周囲を図13(b)に示すように、N+埋め込み層61とDN+埋め込みコンタクト領域62とで囲むことで、LDMOS2にホール電流が流れ込まないようにするのが望ましい。なお、図13(b)は、図13(a)のx-x'線断面図である。
【0060】
LDMOS2と保護素子1は図14に示すように、ゲートを共通に接続してもよいし、図15に示すように保護素子1のゲートとソースを短絡させてもよい。図14の回路の場合、保護素子1が通常動作時にもオンしてLDMOS2のオン抵抗を低減することができるが、場合によってはLDMOS2を完全にオフできない等の誤動作の原因になることもある。一方、図15の回路の場合、常に保護素子1をオフさせて使用することになり、通常動作時のオン抵抗は悪くなるが、誤動作を起こしにくくなる。
【0061】
上述した実施形態において、LDMOS2と保護素子1を形成する各層および各領域の導電型は上述したものに限定されない。すべての導電型を逆にすることも可能であるし、必要に応じて、一部の層および領域の導電型を逆にすることも可能である。この場合、半導体装置内に形成される寄生トランジスタや縦型トランジスタQ1も、NPNトランジスタがPNPトランジスタになったり、その逆になることがありえる。
【図面の簡単な説明】
【0062】
【図1】本発明の第1の実施形態に係る半導体装置の断面構造を示す図。
【図2】図1の半導体装置を保護素子として用いた場合の概略的な回路図。
【図3】図2のLDMOS2の断面構造の一例を示す図。
【図4】図1の保護素子1の比較例の断面構造を示す図。
【図5】保護素子1とLDMOS2とのレイアウト配置の一例を示す図。
【図6】本発明の第5の実施形態に係る半導体装置の断面構造を示す図。
【図7】図6の具体例を示す半導体装置の断面図。
【図8】本発明の第3の実施形態に係る半導体装置の断面構造を示す図。
【図9】本発明の第4の実施形態に係る半導体装置の断面構造を示す図。
【図10】本発明の第5の実施形態に係る半導体装置の断面構造を示す図であり、LDMOS2の断面構造を示す図。
【図11】本発明の第5の実施形態に係る半導体装置の断面構造を示す図であり、保護素子1の断面構造を示す図。
【図12】Nドリフト領域23dがある場合とない場合のドレイン電圧とドレイン電流との対応関係を示す図。
【図13】LDMOSと保護素子のレイアウト配置の一例を示す図。
【図14】LDMOSと保護素子の接続関係の一例を示す回路図。
【図15】LDMOSと保護素子の接続関係の他の一例を示す回路図。
【符号の説明】
【0063】
1 保護素子
2 LDMOS
3 N+ドレイン領域
4 チャネル領域
5 Nドリフト領域
6 N+ソース領域
7 P+ベースコンタクト領域
8 P-活性層
9 N+埋め込み層
11 DN+埋め込みコンタクト領域
12 N-活性領域
13 Pベース領域
Q1 縦型トランジスタ
Q2,Q3 寄生トランジスタ
【技術分野】
【0001】
本発明は、高耐圧構造の半導体装置に関する。
【背景技術】
【0002】
一般に、パワーICは、低電圧デバイスと高耐圧デバイスの両方で構成され、例えば自動車業界等で広く用いられている。車載用の半導体装置の環境は過酷である。このため、静電放電(ESD:Electrostatic discharge)や他の種類の電気的過渡現象に対して比較的高レベルの保護を必要とする。ESDは電荷を帯びた人または物が集積回路に触れる際に生じる高エネルギーパルスとして考えられる。
【0003】
ESDから半導体素子を保護する方法の一つとして、半導体素子と出力ピンの間に抵抗素子を挿入して、静電放電に伴う電流を制限することが考えられる。しかし、高耐圧デバイスであるLDMOSには、低オン抵抗と高耐圧の両立が求められている。したがって、抵抗素子を挿入すると、パッドから見たLDMOSの低オン抵抗の特性が損なわれるため、得策ではない。
【0004】
従来のLDMOSは、静電放電が起きると、ドレイン端に強い電界がかかり、アバランシェ降伏が起きて、エレクトロンとホールが発生する。ホール電流は、LDMOS内の寄生バイポーラトランジスタのベースを通って流れ、寄生バイポーラを活性化する。そのコレクタ電流はドレイン端に局所的な電流集中が起こり、その領域で熱的な暴走がおきて、十分なESD耐量が得られないという問題がある。また寄生バイポーラが不活性のままであったとしても高アバランシェ電流はドレイン端の電界強度を局所的にあげ、やはりその箇所で熱的な暴走が生じる。(特許文献1)。
【特許文献1】特開2001−352070公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供するものである。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、互いに並列接続される第1および第2のスイッチング素子を備え、
前記第1のスイッチング素子は、
基板表面に沿って順に形成される第1ソース領域、第1チャネル領域および第1ドレイン領域と、
前記第1ソース領域に隣接して形成される第1ベースコンタクト領域と、
前記第1ドレイン領域と前記第1チャネル領域との間に形成され、前記第1ドレイン領域と同一の導電型で、かつ前記第1ドレイン領域よりも不純物濃度の少ない第1ドリフト領域と、を有し、
前記第2のスイッチング素子は、
基板表面に沿って順に形成される第2ソース領域、第2チャネル領域および第2ドレイン領域と、
前記第2ソース領域に隣接して形成される第2ベースコンタクト領域と、
前記第2ドレイン領域と前記第2チャネル領域との間に隣接して順に形成される、前記第2ドレイン領域とは異なる導電型のホール注入領域、前記第1ドレイン領域と同じ材料からなる第2ドリフト領域、および第3ドリフト領域と、
前記第2ドレイン領域、前記ホール注入領域および前記前記第2ドリフト領域の下面に形成され、かつ前記第2ドリフト領域の方がゲート側に突き出るように形成されるベース層と、を有する。
【発明の効果】
【0007】
本発明によれば、ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を実現できる。
【発明を実施するための最良の形態】
【0008】
以下、図面を参照しながら本発明の一実施形態について説明する。
【0009】
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体装置の断面構造を示す図である。図1の半導体装置は、静電放電(ESD)破壊を防止するための保護素子として主に用いられる。図2は図1の半導体装置を保護素子として用いた場合の概略的な回路図である。図2に示すように、保護素子1は、高耐圧デバイス2に並列接続される。高耐圧デバイス2は、例えば横型DMOS(LDMOS:Lateral Double Diffusion MOS)である。
【0010】
図2の回路で静電放電が起こると、ドレイン−ソース間に高電圧がかかるが、この高電圧による電流を保護素子1に流すことにより、LDMOS2を保護することができる。
【0011】
まず、図1を用いて、保護素子1の構造を説明する。保護素子1は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタQ1と寄生バイポーラトランジスタQ2とを形成した構造になっている。N+ドレイン領域3とゲート直下のチャネル領域4との間にはNドリフト領域5が形成されている。N+ソース領域6に隣接してP+ベースコンタクト領域7が形成されている。ここではN+ソース領域6とP+ベースコンタクト領域7を隣接させているが、必ずしも接している必要はない。
【0012】
これらN+ドレイン領域3、Nドリフト領域5、N+ソース領域6およびP+ベースコンタクト領域7は、P-活性層8の内部にそれぞれ形成されている。P-半導体領域8の下面にはN+埋め込み層9が形成され、その下面にはP基板10が形成されている。Nドリフト領域5の濃度はドーズ量で2×1012〜4×1012cm-2、不純物濃度は3×1016〜5×1017cm-3に設定するのが望ましい。
【0013】
N+ドレイン領域3とN+埋め込み層9とは、DN+埋め込みコンタクト領域11にて電気的に導通している。
【0014】
縦型バイポーラトランジスタQ1(以下、縦型トランジスタ)が形成される領域のN+埋め込み層9の上面にはN-活性領域12が形成されている。N-活性領域12と、その上方のN+ソース領域6およびP+ベースコンタクト領域7との間のPベース領域13(P-活性層8の幅が狭まった領域)は、縦型トランジスタQ1のベース領域になる。同トランジスタQ1のエミッタはN+ソース領域6であり、コレクタはN+埋め込み層9である。このように、縦型トランジスタQ1は、NPNトランジスタである。
【0015】
寄生バイポーラトランジスタ(以下、寄生トランジスタ)Q2のベースは、P+ベースコンタクト領域7からN-活性領域12を介してP-活性層8までの領域であり、エミッタはN+ソース領域6、コレクタはNドリフト領域5である。これらトランジスタQ1,Q2のhFE(電流増幅率)はQ1のほうが大きい。
【0016】
次に、図1の保護素子1の動作を説明する。静電放電が起こると、ドレイン−ソース間に高電圧がかかる。このとき、N+ドレイン領域3のゲート側(N+ドレイン領域3とNドリフト領域5との境界線の付近)でアバランシェ降伏が生じる。アバランシェ降伏で発生したホールは、P-活性層8を通ってP+ベースコンタクト領域7に流れ込む。これにより、N+ソース領域6、Pベース領域13およびN+埋め込み層9からなる縦型トランジスタがオンする。
【0017】
縦型トランジスタQ1がオンすることにより、N+ソース領域6、P-活性層8およびN+ドレイン領域3からなる寄生トランジスタQ2をオンするよりも電流集中を緩和することができる。
【0018】
図3は図2のLDMOS2の断面構造の一例を示す図である。図3のLDMOS2はMOS構造の中に寄生バイポーラトランジスタQ3が形成された構造になっている。N+ドレイン領域21とゲートのチャネル領域22との間にはNドリフト領域23が形成されている。N+ソース領域24に隣接してP+ベースコンタクト領域25が形成されている。これらN+ドレイン領域21、Nドリフト領域23、N+ソース領域24およびP+ベースコンタクト領域25は、P-活性層26の一部に形成されており、P-活性層26の下面にはN+埋め込み層27が形成され、その下面にはP基板28が形成されている。Nドリフト領域23の濃度はドーズ量で2×1012〜4×1012cm-2、不純物濃度は3×1016〜5×1017cm-3に設定するのが望ましい。
【0019】
寄生バイポーラトランジスタ(以下、寄生トランジスタQ3)のベースはP+ベースコンタクト領域25とP-活性層26であり、エミッタはN+ソース領域24、ドレインはNドリフト領域23である。このように、寄生バイポーラトランジスタは、NPNトランジスタである。この寄生トランジスタQ3は静電放電が起こったときにオンする。
【0020】
より詳細には、静電放電が起こると、N+ドレイン領域21のベース側端部に強い電界がかかり、アバランシェ降伏が起こって、電子とホールが発生する。ホール電流がPウェル層に流れ込んで、寄生トランジスタQ3がオンし、N+ドレイン領域21は低電圧にクランプされる。ところが、N+ドレイン領域21のベース側端部に局所的な電流集中が起こる。
【0021】
このため、本実施形態では、LDMOS2よりも保護素子1の耐圧を下げることにより、静電放電時に確実に保護素子1が動作するようにする。図2および図3からわかるように、N+ドレイン領域3,21の横方向長さが異なるものの、LDMOS2のドレイン側構造は、保護素子1のドレイン側構造と同じである。ここで、LDMOS2のNドリフト領域23の横方向長さL1を保護素子1のNドリフト領域5の横方向長さL2よりも長くすれば、静電放電時にLDMOS2よりも先に保護素子1を動作させることができる。
【0022】
図4は図1の保護素子1の比較例の断面構造を示す図である。第1の実施形態は図3のLDMOSのソース側の構造を変更することでESD耐量を改善させたが、図4の実施形態はドレイン側の構造を変更することで、ESD耐量を改善させている。図4の保護素子1は、ドレイン側の構造が図1とは異なっている。図4の保護素子1は、N+ドレイン領域31に隣接して、ホールの注入防止用のP+アノード領域32を有する。このN+ドレイン領域31とP+アノード領域32を覆うように、これら領域の下方にはNベース領域33が形成されている。このNベース領域33とチャネル領域34の間にNドリフト領域35が形成されている。ソース側は、図1と同様の構造であり、互いに隣接するN+ソース領域36とP+ベースコンタクト領域37とを有する。
【0023】
図4の保護素子1は、ドレイン側に形成される寄生PNPトランジスタQ4と、ソース側に形成される寄生NPNトランジスタQ5とを有する。寄生PNPトランジスタQ4のコレクタはP+アノード領域32であり、寄生NPNトランジスタQ5のコレクタ領域はN+ソース領域36である。寄生PNPトランジスタQ4のベースは寄生NPNトランジスタQ5のエミッタに接続され、寄生PNPトランジスタQ4のエミッタは寄生NPNトランジスタQ5のベースに接続されている。
【0024】
図4の保護素子1は、静電放電が起きると、寄生NPNトランジスタQ5と寄生PNPトランジスタQ4のいずれか一方が先にオンし、続いて他方がオンする。このように、サイリスタ動作を行い、局部的に電流が集中することなく、ドレイン−ソース間が低オン抵抗になることで、静電放電により発生した高電圧を吸収するようになっている。
【0025】
ところが、図4の保護素子1の場合、いったん動作を開始して寄生NPNトランジスタQ5と寄生PNPトランジスタQ4がオンすると、オフすることができないという問題がある。このため、図4の保護素子1にLDMOS2を並列接続した場合には、通常動作時にLDMOS2をオフしても、保護素子1がオンし続ける可能性がある。
【0026】
これに対して、図1の保護素子1は、ドレイン側にP+アノード領域が存在しないため、図4のような寄生PNPトランジスタQ4も存在せず、通常動作時に保護素子1がオンするおそれはない。
【0027】
図5は保護素子1とLDMOS2とのレイアウト配置の一例を示す図である。図5の例では、保護素子1をLDMOS2よりもパッド40の近くに配置している。これにより、静電放電による高電圧が保護素子1に印加されて、静電放電による電流が保護素子1の方に優先的に流れるようになる。
【0028】
このように、第1の実施形態では、ソース側に縦型トランジスタQ1を形成して、静電放電時に発生したホール電流を縦型トランジスタQ1に流すようにしたため、N+ドレイン領域3のベース側端部での電流集中を緩和できる。また、LDMOS2のNドリフト領域23の横方向長さL1を保護素子1のNドリフト領域5の横方向長さL2よりも長くすることにより、静電放電時に保護素子1をLDMOS2よりも先に動作させることができ、LDMOS2に高電圧が印加されなくなる。さらに、保護素子1のドレイン側には、P+アノード領域が存在しない。これにより、ドレイン側に寄生PNPトランジスタが形成されなくなり、アバランシェ電流が供給できなくなるとNPNトランジスタが不活性となるため、通常動作時も保護素子1が動作しつづけるという不具合を確実に防止できる。
【0029】
(第2の実施形態)
第2の実施形態は、Nドリフト領域とN+ドレイン領域との間に高抵抗領域を設けるものである。
【0030】
静電放電が発生すると、N+ドレイン領域のべース側端部に電界集中が起こって大電流が流れるおそれがあるが、このベース側端部に高抵抗領域を形成すれば、電流を抑制することができる。
【0031】
図6は本発明の第2の実施形態に係る半導体装置の断面構造を示す図であり、保護素子1の構造を示している。図6では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【0032】
図6の半導体装置は、ドレイン電極に接するDN+埋め込みコンタクト領域11と離間して形成されるN+ドレイン領域41と、このN+ドレイン領域41とドレイン電極42との間に形成される高抵抗領域43とを有する。
【0033】
図6では高抵抗領域を模式化して図示しているが、高抵抗領域の形態は特に問わない。基板表面に抵抗体層を形成したり、基板内に不純物イオンを注入して高抵抗の拡散層を形成してもよい。
【0034】
図7は図6の具体例を示す半導体装置(保護素子1)の断面図である。図7の保護素子1は、ドレイン電極の直下に配置される第1のN+ドレイン領域44と、この第1のN+ドレイン領域44に隣接配置される第2のN+ドレイン領域45と、この第2のN+ドレイン領域45に隣接配置されるNドリフト領域5とを有する。
【0035】
第2のN+ドレイン領域45は、AsやPイオンを注入して形成される高抵抗領域である。
【0036】
このように、図6や図7のような高抵抗領域をドレイン側に形成することにより、静電放電時に横方向に形成される寄生トランジスタに流れる電流を抑制でき、電流の大半を縦型トランジスタQ1に流すことができる。
【0037】
(第3の実施形態)
上述したように、LDMOS2と保護素子1が並列接続されている回路において、静電放電時にLDMOS2よりも保護素子1を先に動作させるためには、保護素子1の耐圧をLDMOS2よりも下げる必要がある。このためには、ドレイン側のNドリフト領域の横方向長さを保護素子1とLDMOS2とで調整するのが望ましい。
【0038】
図8は本発明の第3の実施形態に係る半導体装置の断面構造を示す図である。図8(a)はLDMOS2の断面構造、図8(b)は保護素子1の断面構造をそれぞれ示している。図8(a)は図3と同じ構造であり、構造の説明を省略する。図8(b)の保護素子1は、ドレイン側の構造に特徴がある。ドレイン電極50の直下に配置される第1のN+ドレイン領域51に隣接して横方向に、P+アノード領域52、第1のN+ドリフト領域53、および第2のNドリフト領域54が順に形成されている。ソース側は、図1と同様の構造であり、互いに隣接するN+ソース領域55とP+ベースコンタクト領域56とを有する。
【0039】
第1のN+ドレイン領域51、P+アノード領域52および第1のN+ドリフト領域53の下面にはNベース領域57が形成されている。第1のN+ドリフト領域53は、Nベース領域57よりもベース側に突き出すように形成されている。
【0040】
LDMOS2のN+ドレイン領域21と保護素子1の第1のN+ドリフト領域53は、同じ材料を用いて、同じ製造工程で形成される拡散層である。
【0041】
図4の構造の保護素子1では、Nベース領域33とゲート電極間の長さにより耐圧が決定されるが、図8(b)の構造の保護素子1では、Nベース領域57よりも第1のN+ドリフト領域53が突き出ており、第1のN+ドリフト領域33とゲート電極との間の長さにより耐圧が決定される。また、図8(a)のLDMOS2では、N+ドレイン領域21とゲート電極との間の長さにより耐圧が決定される。
【0042】
このように、図8(a)のLDMOS2と図8(b)の保護素子1では、耐圧を決めるパラメータが同じであり、N+ドレイン領域21と第1のN+ドリフト領域53とが同じ工程で同じ材料で形成されるため、プロセスのばらつきも同じ傾向を示す。このため、保護素子1を製造する段階で、プロセスマージンを考慮に入れる必要がなくなる。
【0043】
より具体的には、LDMOS2のNドリフト領域23の横方向長さL1が保護素子1の第2のNドリフト領域54の横方向長さL2よりも長くなるようにすれば、静電放電により発生した高電圧を確実に保護素子1で吸収でき、LDMOS2のオン抵抗を低減することができる。
【0044】
このように、第3の実施形態では、LDMOS2と保護素子1とで、耐圧を決めるパラメータを同じにするため、プロセスマージンを考慮する必要がなくなり、LDMOS2のNドリフト領域の横方向長さL1を保護素子1のNドリフト領域の横方向長さL2よりも長くすることにより、静電放電時に確実に保護素子1を動作させることができる。
【0045】
(第4の実施形態)
第4の実施形態は、隣接して配置される2つのドリフト層をLDMOS2に設けるものである。
【0046】
図9は本発明の第4の実施形態に係る半導体装置の断面構造を示す図である。図9(a)はLDMOS2の断面構造、図9(b)は保護素子1の断面構造をそれぞれ示している。
【0047】
図9(a)に示すLDMOS2は、ドレイン電極20の直下に配置されるN++ドレイン領域21と、このN++ドレイン領域21に隣接して形成される第1のN+ドリフト領域23aと、この第1のN+ドリフト領域23aとチャネル領域22の間に形成される第2のNドリフト領域23bとを有する。
【0048】
図9(b)に示す保護素子1は、ドレイン電極50の直下に形成されるN++ドレイン領域51aと、このN++ドレイン領域51aに隣接して形成されるP+アノード領域52と、このP+アノード領域52に隣接して形成される第1のN+ドリフト領域53と、この第1のN+ドリフト領域53とチャネル4の間に形成される第2の第2のNドリフト領域54とを有する。N++ドレイン領域51a、P+アノード領域52および第1のN+ドリフト領域53の下面にはNベース領域57が形成されている。このNベース領域57よりも第1のN+ドリフト領域53はゲート側に突き出している。
【0049】
LDMOS2と保護素子1の第2のNドリフト領域23b,54は、電界緩和層として作用し、第1のN+ドリフト領域23a,53よりも不純物濃度が低く設定されている。保護素子1の第1のN+ドリフト領域53はNベース領域57よりもゲート側に突き出しているため、LDMOS2も保護素子1も、耐圧は第2のNドリフト領域23b,54の長さで決定される。より具体的には、LDMOS2の第2のNドリフト領域23bの横方向長さL3が保護素子1の第2のNドリフト領域54の横方向長さL4よりも長くなるようにする。
【0050】
第1のNドリフト領域23aの不純物濃度は、第2のNドリフト領域23bとN++ドレイン領域21の不純物濃度の間に設定することで、第1のN+ドリフト領域23aはオン時の耐圧を向上することができる。
【0051】
このように、第4の実施形態においても、LDMOS2と保護素子1とで、耐圧を決めるパラメータが同じになり、第2のNドリフト領域23b、54の横方向長さを調整することで、静電放電時に確実に保護素子1を動作させることができる。
【0052】
(第5の実施形態)
第5の実施形態は、第2の実施形態の変形例である。
【0053】
図10は本発明の第5の実施形態に係る半導体装置の断面構造を示す図であり、LDMOS2の断面構造を示している。図10のLDMOS2は、N+ドレイン領域21とゲートのチャネル領域22の間に隣接してN-ドリフト領域23cとNドリフト領域23dを形成している。このNドリフト領域23dは、オン時の耐圧を改善するように作用する。
【0054】
図11は図10のLDMOS2と並列接続される保護素子1の断面構造を示す図である。図11の保護素子1は、図10のようなNドリフト領域23dは備えておらず、チャネル領域22に接するN-ドリフト領域5aと、このN+ドリフト領域5aに隣接配置されるN+ドレン領域3とを備えている。
【0055】
以下、図11の保護素子1が図10のようなNドリフト領域23dを備えていない理由を説明する。図12はNドリフト領域23dがある場合とない場合のドレイン電圧とドレイン電流との対応関係を示す図である。
【0056】
Nドリフト領域23dがない場合とある場合のドレイン電流の立ち上がり電圧をそれぞれV1、V2とすると、V2>V1となる。すなわち、Nドリフト領域23dがある場合、ドレイン電流の立ち上がり電圧は、Nドリフト領域23dがない場合よりも高くなる。これは、Nドリフト領域23dにより、高電流が流れるときのドレイン端における電界が緩和され、ベース電流となるアバランシェ電流が減り、NPNトランジスタQ2が動作しづらくなるためである。
【0057】
また、静耐圧をBVとしたとき、Nドリフト領域23dがある場合には、立ち上がり電圧と静耐圧BVとの差が大きくなる。したがって、Nドリフト領域23dがある場合、図10のLDMOS2の耐圧を設定する際に、(V2−V1)分高く設定しなくてはいけない。耐圧を高くすることにより、オン抵抗が上昇することから、なるべく立ち上がり電圧とBVとの差は小さくすることが望ましい。以上の理由で、保護素子1ではNドリフト領域23dを設けない。
【0058】
N-ドリフト領域23cの濃度はドーズ量で2×1012〜4×1012cm-2、不純物濃度は3×1016〜5×1017cm-3に設定するのが望ましい。N-ドリフト領域bの濃度はドーズ量で4×1012〜8×1012cm-2、不純物濃度は6×1016〜1×1018cm-3に設定するのが望ましい。
【0059】
(その他の実施形態)
保護素子1は、静電放電が起こったときに、P-活性層8にホールを満たすように動作する。図3に示すように、LDMOS2にも寄生トランジスタQ3が存在しているため、このホール電流により保護素子1の寄生トランジスタQ3がオンする可能性がある。仮に、LDMOS2内の寄生トランジスタQ3がオンしたとすると、ドレイン側からのホールの注入がないため、ドレイン端で電流の集中が起こり、破壊するおそれがある。このため、図13(a)に示すように、LDMOS2と保護素子1を隣接して配置して、保護素子1の周囲を図13(b)に示すように、N+埋め込み層61とDN+埋め込みコンタクト領域62とで囲むことで、LDMOS2にホール電流が流れ込まないようにするのが望ましい。なお、図13(b)は、図13(a)のx-x'線断面図である。
【0060】
LDMOS2と保護素子1は図14に示すように、ゲートを共通に接続してもよいし、図15に示すように保護素子1のゲートとソースを短絡させてもよい。図14の回路の場合、保護素子1が通常動作時にもオンしてLDMOS2のオン抵抗を低減することができるが、場合によってはLDMOS2を完全にオフできない等の誤動作の原因になることもある。一方、図15の回路の場合、常に保護素子1をオフさせて使用することになり、通常動作時のオン抵抗は悪くなるが、誤動作を起こしにくくなる。
【0061】
上述した実施形態において、LDMOS2と保護素子1を形成する各層および各領域の導電型は上述したものに限定されない。すべての導電型を逆にすることも可能であるし、必要に応じて、一部の層および領域の導電型を逆にすることも可能である。この場合、半導体装置内に形成される寄生トランジスタや縦型トランジスタQ1も、NPNトランジスタがPNPトランジスタになったり、その逆になることがありえる。
【図面の簡単な説明】
【0062】
【図1】本発明の第1の実施形態に係る半導体装置の断面構造を示す図。
【図2】図1の半導体装置を保護素子として用いた場合の概略的な回路図。
【図3】図2のLDMOS2の断面構造の一例を示す図。
【図4】図1の保護素子1の比較例の断面構造を示す図。
【図5】保護素子1とLDMOS2とのレイアウト配置の一例を示す図。
【図6】本発明の第5の実施形態に係る半導体装置の断面構造を示す図。
【図7】図6の具体例を示す半導体装置の断面図。
【図8】本発明の第3の実施形態に係る半導体装置の断面構造を示す図。
【図9】本発明の第4の実施形態に係る半導体装置の断面構造を示す図。
【図10】本発明の第5の実施形態に係る半導体装置の断面構造を示す図であり、LDMOS2の断面構造を示す図。
【図11】本発明の第5の実施形態に係る半導体装置の断面構造を示す図であり、保護素子1の断面構造を示す図。
【図12】Nドリフト領域23dがある場合とない場合のドレイン電圧とドレイン電流との対応関係を示す図。
【図13】LDMOSと保護素子のレイアウト配置の一例を示す図。
【図14】LDMOSと保護素子の接続関係の一例を示す回路図。
【図15】LDMOSと保護素子の接続関係の他の一例を示す回路図。
【符号の説明】
【0063】
1 保護素子
2 LDMOS
3 N+ドレイン領域
4 チャネル領域
5 Nドリフト領域
6 N+ソース領域
7 P+ベースコンタクト領域
8 P-活性層
9 N+埋め込み層
11 DN+埋め込みコンタクト領域
12 N-活性領域
13 Pベース領域
Q1 縦型トランジスタ
Q2,Q3 寄生トランジスタ
【特許請求の範囲】
【請求項1】
互いに並列接続される第1および第2のスイッチング素子を備え、
前記第1のスイッチング素子は、
基板表面に沿って順に形成される第1ソース領域、第1チャネル領域および第1ドレイン領域と、
前記第1ソース領域に隣接して形成される第1ベースコンタクト領域と、
前記第1ドレイン領域と前記第1チャネル領域との間に形成され、前記第1ドレイン領域と同一の導電型で、かつ前記第1ドレイン領域よりも不純物濃度の少ない第1ドリフト領域と、を有し、
前記第2のスイッチング素子は、
基板表面に沿って順に形成される第2ソース領域、第2チャネル領域および第2ドレイン領域と、
前記第2ソース領域に隣接して形成される第2ベースコンタクト領域と、
前記第2ドレイン領域と前記第2チャネル領域との間に隣接して順に形成される、前記第2ドレイン領域とは異なる導電型のホール注入領域、前記第1ドレイン領域と同じ材料からなる第2ドリフト領域、および第3ドリフト領域と、
前記第2ドレイン領域、前記ホール注入領域および前記前記第2ドリフト領域の下面に形成され、かつ前記第2ドリフト領域の方がゲート側に突き出るように形成されるベース層と、を有することを特徴とする半導体装置。
【請求項2】
前記第2ドリフト領域は、前記第3ドリフト領域よりも不純物濃度が高いことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1ドリフト領域の基板表面方向の長さは、前記第3ドリフト領域よりも長く設定されることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第1ドリフト領域と前記第1ドレイン領域との間に設けられ、不純物濃度が前記第1ドリフト領域より高くて前記第1ドレイン領域より低い第4ドリフト領域を備えることを特徴とする請求項1または2に記載の半導体装置。
【請求項5】
前記第1ドリフト領域の基板表面方向の長さは、前記第3ドリフト領域よりも長く設定されることを特徴とする請求項4に記載の半導体装置。
【請求項1】
互いに並列接続される第1および第2のスイッチング素子を備え、
前記第1のスイッチング素子は、
基板表面に沿って順に形成される第1ソース領域、第1チャネル領域および第1ドレイン領域と、
前記第1ソース領域に隣接して形成される第1ベースコンタクト領域と、
前記第1ドレイン領域と前記第1チャネル領域との間に形成され、前記第1ドレイン領域と同一の導電型で、かつ前記第1ドレイン領域よりも不純物濃度の少ない第1ドリフト領域と、を有し、
前記第2のスイッチング素子は、
基板表面に沿って順に形成される第2ソース領域、第2チャネル領域および第2ドレイン領域と、
前記第2ソース領域に隣接して形成される第2ベースコンタクト領域と、
前記第2ドレイン領域と前記第2チャネル領域との間に隣接して順に形成される、前記第2ドレイン領域とは異なる導電型のホール注入領域、前記第1ドレイン領域と同じ材料からなる第2ドリフト領域、および第3ドリフト領域と、
前記第2ドレイン領域、前記ホール注入領域および前記前記第2ドリフト領域の下面に形成され、かつ前記第2ドリフト領域の方がゲート側に突き出るように形成されるベース層と、を有することを特徴とする半導体装置。
【請求項2】
前記第2ドリフト領域は、前記第3ドリフト領域よりも不純物濃度が高いことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1ドリフト領域の基板表面方向の長さは、前記第3ドリフト領域よりも長く設定されることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第1ドリフト領域と前記第1ドレイン領域との間に設けられ、不純物濃度が前記第1ドリフト領域より高くて前記第1ドレイン領域より低い第4ドリフト領域を備えることを特徴とする請求項1または2に記載の半導体装置。
【請求項5】
前記第1ドリフト領域の基板表面方向の長さは、前記第3ドリフト領域よりも長く設定されることを特徴とする請求項4に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2011−54983(P2011−54983A)
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願番号】特願2010−239526(P2010−239526)
【出願日】平成22年10月26日(2010.10.26)
【分割の表示】特願2005−10637(P2005−10637)の分割
【原出願日】平成17年1月18日(2005.1.18)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願日】平成22年10月26日(2010.10.26)
【分割の表示】特願2005−10637(P2005−10637)の分割
【原出願日】平成17年1月18日(2005.1.18)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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