半導体装置の製造方法および半導体装置
【課題】層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。
【解決手段】シリコン基板１の主面ｓ１上に、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成した後、サリサイドブロック膜ＳＡＢ、層間絶縁膜ＩＬを順に形成し、その層間絶縁膜ＩＬをＣＭＰにより研磨する。サリサイドブロック膜ＳＡＢは、下層から順に酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２とによって形成する。また、層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで研磨する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、層間絶縁膜を表面研磨する工程を経て形成される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置には、半導体基板上に形成された様々な特性の素子を、配線によって電気的に接続して構成した集積回路が用いられる。集積回路には、制御用のロジック回路や駆動用回路、情報記憶用のメモリ回路などがある。これらは、所望の機能を発現し得るように、構成する半導体素子の種類と配線の方法などが設計されている。
【０００３】
集積回路を構成する半導体素子として、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などがある。電界効果トランジスタは、主に、半導体基板上に絶縁膜を介してゲート電極を形成した、ＭＩＳ（Metal Insulator Semiconductor）構造を有している。なお、絶縁膜として酸化シリコン膜などを用いる場合、ＭＯＳ（Metal Oxide Semiconductor）構造と称される。このようなＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）は、半導体基板上において層間絶縁膜に覆われ、それぞれ絶縁されている。また、層間絶縁膜を貫くようにしてコンタクトプラグが形成され、半導体素子の各端子に電気的に接続されている。そして、層間絶縁膜上には、所望のコンタクトプラグ同士を電気的に接続するような金属配線が形成されている。
【０００４】
例えば、特開２００３−２４３６１９号公報（特許文献１）には、半導体基板上のロジック回路領域におけるＭＯＳトランジスタのゲート電極およびダミーゲート層の形成密度が、メモリ領域におけるゲート層の形成密度に近くなるように形成することで、両領域における絶縁層のＣＭＰ（Chemical and Mechanical Polishing）法による研磨の速さの差異を軽減する技術が開示されている。これにより、絶縁層をより精度良く平坦化できる。
【特許文献１】特開２００３−２４３６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
集積回路の高集積化による高性能化に伴って、上記のような層間絶縁膜、コンタクトプラグ（ビアプラグ）および金属配線からなる配線構造は、より微細かつ複雑になる。特に、近年の技術動向としては、微細かつ複雑な配線パターンを許容するために、層間絶縁膜は多層化されてきている。このような多層配線技術において、下層の平坦性の向上は重要である。なぜなら、下層の層間絶縁膜の膜厚のばらつきは、より大きくなって、上層の層間絶縁膜の膜厚のばらつきに影響を及ぼすからである。このように層間絶縁膜の膜厚に揺らぎが生じると、コンタクトホールを開口する際に、層間絶縁膜の厚い部分で正常に開口されないといった開口不良が生じてしまう。これは、結果として、半導体装置の製造工程における歩留まりの低下をもたらす。
【０００６】
本発明者が検討した製造方法では、半導体基板上に堆積した層間絶縁膜をＣＭＰ法によって表面研磨を施すことで、層間絶縁膜を平坦化している。この製造方法において、本発明者のさらなる検討により、以下に示すような課題を見出した。
【０００７】
本発明者が検討した半導体装置として、例えば、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）を表示させるための駆動用の半導体装置であるＬＣＤドライバがある。ＬＣＤドライバは、動作制御回路、主記憶回路、不揮発性メモリ回路、および、電源制御回路など、様々な機能の集積回路を有しており、これらが１チップ上に混載されている。従って、種々の特性のＭＩＳトランジスタによって構成されている。特に、高速仕様のＭＩＳトランジスタ、高耐圧仕様のＭＩＳトランジスタ、不揮発性メモリの構成要素となるＭＩＳトランジスタなどがある。
【０００８】
上記の各仕様のＭＩＳトランジスタは、例えば、ゲート絶縁膜の厚さが異なる。定性的には、ゲート絶縁膜が薄いＭＩＳトランジスタほど高速での動作が可能となり、ゲート絶縁膜が厚いＭＩＳトランジスタほど高電圧での動作が可能となる。本発明者の検討したＬＣＤドライバでは、要求される特性によって、３〜１００ｎｍの範囲でゲート絶縁膜厚の異なるＭＩＳトランジスタを用いている。従って、本発明者が検討したＬＣＤドライバは、半導体基板上において高さの異なるゲートを備えた構造となっている。
【０００９】
このように高さの異なるゲートからなる複数のＭＩＳトランジスタを覆う層間絶縁膜をＣＭＰ法により研磨する際に、本発明者の検討によって、以下のような課題が見出された。即ち、研磨レートのばらつきなどにより、標高の高いゲートを削り込んでしまうという課題が見出された。ゲートの削り込みは、耐圧不良などといった特性劣化を引き起こし、信頼性を低下させる原因となる。
【００１０】
そこで、本発明の目的は、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１３】
半導体基板の第１領域における主面上に、順にゲート絶縁膜およびゲート電極を形成することでゲートを形成した後、半導体基板の主面上に保護絶縁膜、層間絶縁膜を順に形成し、その層間絶縁膜をＣＭＰにより研磨する工程を有する半導体装置の製造方法において、保護絶縁膜としては、下層から順に酸化シリコンを主体とする絶縁膜からなる保護酸化膜と、窒化シリコンを主体とする絶縁膜からなる保護窒化膜とを形成し、層間絶縁膜は、ゲート上面の保護絶縁膜に達するまで研磨する。
【発明の効果】
【００１４】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１５】
即ち、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
本実施の形態１の半導体装置の構造を、図を用いて説明する。本実施の形態１の半導体装置は、同一チップ上に、ゲート絶縁膜厚の異なるＭＩＳトランジスタを少なくとも３種類備えている。
【００１８】
図１には、本実施の形態１の半導体装置が有する、動作電圧の高いＭＩＳトランジスタである高耐圧ＭＩＳトランジスタＱｈの要部平面図を示している。（ａ）はシリコン基板（半導体基板）１上に形成された構成を省略して記した平面図であり、（ｂ）はシリコン基板１上に形成された構成を記した平面図である。この平面図には、便宜上ハッチングを付して示しているが、構成上の意味は持たない。図２には、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭの要部平面図を示している。
【００１９】
図３には、本実施の形態１の半導体装置の要部断面図を示している。（ａ）には、高耐圧ＭＩＳトランジスタＱｈの要部断面図を示し、左にはゲート幅方向である上記図１のＡ−Ａ線に沿って矢印方向に見た断面図、右にはゲート長方向である上記図１のＢ−Ｂ線に沿って矢印方向に見た断面図を示している。（ｂ）には、不揮発性メモリＮＶＭを構成するメモリ部ＭＩＳトランジスタＱｎｖｍとして、上記図２のＣ−Ｃ線に沿って矢印方向に見た断面図を示している。更に（ｂ）には、中耐圧ＭＩＳトランジスタＱｍおよび高速ＭＩＳトランジスタＱｗの要部断面図も示している。これら図１〜図３を用いて、本実施の形態１の半導体装置の構造を説明する。なお、以下で説明するトランジスタは全てｎ型導電型として説明するが、これらはｐ型導電型であっても良い。その場合、ウェルなどの半導体領域の極性が逆になる。
【００２０】
高耐圧ＭＩＳトランジスタＱｈの動作電圧または耐圧は、メモリ用ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタＱｍ、および、高速ＭＩＳトランジスタＱｗよりも高い。例えば、高耐圧ＭＩＳトランジスタＱｈの耐圧は２０Ｖ程度とする。メモリ用ＭＩＳトランジスタＱｎｖｍの動作電圧または耐圧は、中耐圧ＭＩＳトランジスタＱｍと同程度であり、高速ＭＩＳトランジスタＱｗよりも高い。例えば、メモリ用ＭＩＳトランジスタＱｎｖｍおよび中耐圧ＭＩＳトランジスタＱｍの耐圧は６Ｖ程度とする。なお、高速ＭＩＳトランジスタＱｗの耐圧は１．５Ｖ程度とする。高速ＭＩＳトランジスタＱｗの動作速度は、メモリ用ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタＱｍ、および、高耐圧ＭＩＳトランジスタＱｈよりも速い。メモリ用ＭＩＳトランジスタＱｎｖｍの動作速度は、中耐圧ＭＩＳトランジスタＱｍと同程度であり、高耐圧ＭＩＳトランジスタＱｈよりも速い。
【００２１】
シリコン基板１において、高耐圧ＭＩＳトランジスタＱｈは高耐圧ＭＩＳ領域Ｒｈに形成され、メモリ部ＭＩＳトランジスタＱｎｖｍを含む不揮発性メモリＮＶＭはメモリ領域Ｒｎｖｍに形成され、中耐圧ＭＩＳトランジスタＱｍは中耐圧ＭＩＳ領域Ｒｍに形成され、高速ＭＩＳトランジスタＱｗは高速ＭＩＳ領域Ｒｗに形成されている。シリコン基板１には、集積回路が配置される主回路領域（第１領域）と、それ以外の周辺領域（第２領域）とを有する。そして、上記の各ＭＩＳトランジスタＱｈ，Ｑｎｖｍ，Ｑｍ，Ｑｗが配置される各領域Ｒｈ，Ｒｎｖｍ，Ｒｍ，Ｒｗは、全てシリコン基板１の主回路領域（第１領域）に含まれる。
【００２２】
本実施の形態１の高耐圧ＭＩＳトランジスタＱｈは、高耐圧ＭＩＳ領域Ｒｈに形成された以下の構成要素を有する。シリコン基板１の主面ｓ１には、浅溝（Shallow Trench）型の分離部２が形成され、活性領域３を規定している。分離部２には、後に詳しく説明するソース／ドレイン領域ｓｄ１を規定するための開口部４が形成されている。また、シリコン基板１の主面ｓ１側には、活性領域３を含むように、ｐ型導電型の半導体領域であるｐウェルｐｗ１が形成されている。また、シリコン基板１の主面ｓ１側においてｐウェルｐｗ１に内包されるようにして、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ１が形成されている。ソース／ドレイン領域ｓｄ１は、平面的に見て、分離部２の開口部４から、活性領域３の端部に達する領域に形成されている。ソース／ドレイン領域ｓｄ１において、開口部４で規定された部分には、高濃度ｎ型領域５が形成されている。
【００２３】
活性領域３を覆うようにして、高耐圧ゲート（第１ゲート）Ｇ１が形成されている。高耐圧ゲートＧ１は、高耐圧ゲート絶縁膜（第１ゲート絶縁膜）ＩＧ１を隔てて形成された高耐圧ゲート電極（ゲート電極）ＥＧ１からなる。高耐圧ゲート絶縁膜ＩＧ１は６０〜１００ｎｍ程度の酸化シリコンを主体とする絶縁膜である。高耐圧ゲート電極ＥＧ１は多結晶シリコンを主体とする導体膜である。高耐圧ゲート電極ＥＧ１の側壁には酸化シリコン膜、または、酸化シリコン膜と窒化シリコン膜との積層絶縁膜からなるサイドウォールスペーサ６が形成されている。
【００２４】
高耐圧ゲートＧ１上の一部を覆うようにして、サリサイドブロック膜（保護絶縁膜）ＳＡＢが形成されている。言い換えれば、高耐圧ゲート電極ＥＧ１の上面は、サリサイドブロック膜ＳＡＢで覆われている部分と覆われていない部分とを有する。サリサイドブロック膜ＳＡＢは、下層から順に、酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２との積層絶縁膜である。それぞれの厚さは、例えば、保護酸化膜ｔ１が５０ｎｍ程度、保護窒化膜ｔ２が１０ｎｍ程度である。
【００２５】
シリコン基板１においてシリコンからなる領域のうち、上記のサリサイドブロック膜ＳＡＢで覆われていない部分には、金属シリサイド層ｓｃが形成されている。即ち、サリサイドブロック膜ＳＡＢに覆われていない高耐圧ゲート電極ＥＧ１の上面、および、分離部２の開口部４に位置するソース／ドレイン領域ｓｄ１（高濃度ｎ型領域５）の表面には、金属シリサイド層ｓｃが形成されている。金属シリサイド層ｓｃとは、ニッケルやコバルトなどの金属とシリコンとの化合物であり、導電率の高い層である。
【００２６】
以上が、本実施の形態１の高耐圧ＭＩＳトランジスタＱｈの構成である。
【００２７】
本実施の形態１のメモリ部ＭＩＳトランジスタＱｎｖｍは、メモリ領域Ｒｎｖｍに形成された以下の構成要素を有する。メモリ部ＭＩＳトランジスタＱｎｖｍは、上述の分離部２によって規定された活性領域３に形成されている。シリコン基板１の主面ｓ１側に、活性領域３を含むようにしてｐウェルｐｗ２が形成されている。
【００２８】
シリコン基板１の主面ｓ１上には、メモリ用ゲート（第２ゲート）Ｇ２が形成されている。メモリ用ゲートＧ２は、メモリ用ゲート絶縁膜（第２ゲート絶縁膜）ＩＧ２を隔てて形成されたメモリ用ゲート電極（ゲート電極）ＥＧ２からなる。メモリ用ゲート絶縁膜ＩＧ２は１０ｎｍ程度の酸化シリコンを主体とする絶縁膜である。メモリ用ゲート電極ＥＧ２は多結晶シリコンを主体とする導体膜である。更に、シリコン基板１の主面ｓ１から見たメモリ用ゲートＧ２の高さは、上述の高耐圧ゲートＧ１の高さよりも低い。これは、メモリ用ゲート絶縁膜ＩＧ２の方が、高耐圧ゲート絶縁膜ＩＧ１よりも薄いからである。また、メモリ用ゲート電極ＥＧ２の側壁は、上述のサイドウォールスペーサ６によって覆われている。
【００２９】
活性領域３のうち、メモリ用ゲートＧ２の側方下部のｐウェルｐｗ２に位置する領域には、ｎ型導電型の半導体領域であるエクステンション領域ｅｘ１が形成され、サイドウォールスペーサ６の側方下部のｐウェルｐｗ２に位置する領域には、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ２が形成されている。エクステンション領域ｅｘ１とソース／ドレイン領域ｓｄ２とは電気的に接続されており、前者の方が後者よりも不純物濃度が低く、かつ、浅く形成されている。
【００３０】
メモリ用ゲートＧ２を覆うようにして、上述のサリサイドブロック膜ＳＡＢが形成されている。サリサイドブロック膜ＳＡＢは、メモリ用ゲートＧ２を覆い、側方下部のソース／ドレイン領域ｓｄ２の一部を覆わないようにして形成されている。このサリサイドブロック膜ＳＡＢに覆われていない部分のソース／ドレイン領域ｓｄ２の表面には、上述の金属シリサイド層ｓｃが形成されている。本実施の形態１のメモリ用ＭＩＳトランジスタＱｎｖｍが上記のようなサリサイドブロック膜ＳＡＢを有する理由に関しては、後に詳しく説明する。
【００３１】
以上が、本実施の形態１のメモリ用ＭＩＳトランジスタＱｎｖｍの構成である。このメモリ用ＭＩＳトランジスタＱｎｖｍを含む不揮発性メモリＮＶＭの動作方法に関しては、後に詳しく説明する。
【００３２】
本実施の形態１の中耐圧ＭＩＳトランジスタＱｍは、中耐圧ＭＩＳ領域Ｒｍに形成された以下の構成要素を有する。中耐圧ＭＩＳトランジスタＱｍは、上述の分離部２によって規定された活性領域３に形成されている。シリコン基板１の主面ｓ１側に活性領域３を含むようにしてｐウェルｐｗ３が形成されている。
【００３３】
シリコン基板１の主面ｓ１上には、中耐圧ゲート（第２ゲート）Ｇ３が形成されている。中耐圧ゲートＧ３は、中耐圧ゲート絶縁膜（第２ゲート絶縁膜）ＩＧ３を隔てて形成された中耐圧ゲート電極（ゲート電極）ＥＧ３からなる。中耐圧ゲート絶縁膜ＩＧ３は１０ｎｍ程度の酸化シリコンを主体とする絶縁膜である。中耐圧ゲート電極ＥＧ３は多結晶シリコンを主体とする導体膜である。中耐圧ゲート電極ＥＧ３の側壁は、上述のサイドウォールスペーサ６によって覆われている。
【００３４】
活性領域３のうち、中耐圧ゲートＧ３の側方下部のｐウェルｐｗ３に位置する領域には、ｎ型導電型の半導体領域であるエクステンション領域ｅｘ２が形成され、サイドウォールスペーサ６の側方下部のｐウェルｐｗ３に位置する領域には、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ３が形成されている。エクステンション領域ｅｘ２とソース／ドレイン領域ｓｄ３とは電気的に接続されており、前者の方が後者よりも不純物濃度が低く、かつ、浅く形成されている。
【００３５】
中耐圧ゲート電極ＥＧ３の上面、および、ソース／ドレイン領域ｓｄ３の上面には、上述の金属シリサイド層ｓｃが形成されている。
【００３６】
以上が、本実施の形態１の中耐圧ＭＩＳトランジスタＱｍの構成である。
【００３７】
本実施の形態１の高速ＭＩＳトランジスタＱｗは、高速ＭＩＳ領域Ｒｗに形成された以下の構成要素を有する。高速ＭＩＳトランジスタＱｗは、上述の分離部２によって規定された活性領域３に形成されている。シリコン基板１の主面ｓ１側に活性領域３を含むようにしてｐウェルｐｗ４が形成されている。
【００３８】
シリコン基板１の主面ｓ１上には、高速ゲート（第２ゲート）Ｇ４が形成されている。高速ゲートＧ４は、高速ゲート絶縁膜（第２ゲート絶縁膜）ＩＧ４を隔てて形成された高速ゲート電極（ゲート電極）ＥＧ４からなる。高速ゲート絶縁膜ＩＧ４は３ｎｍ程度の酸化シリコンを主体とする絶縁膜である。高速ゲート電極ＥＧ４は多結晶シリコンを主体とする導体膜である。高速ゲート電極ＥＧ４の側壁は、上述のサイドウォールスペーサ６によって覆われている。
【００３９】
活性領域３のうち、高速ゲートＧ４の側方下部のｐウェルｐｗ４に位置する領域には、ｎ型導電型の半導体領域であるエクステンション領域ｅｘ３が形成され、サイドウォールスペーサ６の側方下部のｐウェルｐｗ４に位置する領域には、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ４が形成されている。エクステンション領域ｅｘ３とソース／ドレイン領域ｓｄ４とは電気的に接続されており、前者の方が後者よりも不純物濃度が低く、かつ、浅く形成されている。
【００４０】
高速ゲート電極ＥＧ４の上面、および、ソース／ドレイン領域ｓｄ４の上面には、上述の金属シリサイド層ｓｃが形成されている。
【００４１】
以上が、本実施の形態１の高速ＭＩＳトランジスタＱｗの構成である。
【００４２】
更に、シリコン基板１上には、上記の構成を覆うようにして、窒化シリコンを主体とする絶縁膜からなるエッチングストップ膜（接続孔加工用窒化膜）ＳＡＣが形成されている。その上に、上記の構成を埋め込むようにして、酸化シリコンを主体とする絶縁膜からなる層間絶縁膜ＩＬが形成されている。言い換えれば、エッチングストップ膜ＳＡＣは層間絶縁膜ＩＬよりも下の層として形成されている。ここで、本実施の形態１の層間絶縁膜ＩＬは、同じ酸化シリコン膜からなる二層構造となっている。この二層は、本実施の形態１の製造方法によってその有用性が示される。ここでは、便宜上、第１層間絶縁膜ＩＬａおよび第２層間絶縁膜ＩＬｂと示す。
【００４３】
層間絶縁膜ＩＬを貫通するようにして、導電性のコンタクトプラグｃｐが形成されている。コンタクトプラグｃｐは、金属シリサイド層ｓｃが形成されたソース・ドレイン領域ｓｄ１の表面（シリコン基板１の主面ｓ１）、または、金属シリサイド層ｓｃが形成された各ゲートＧ１，Ｇ３，Ｇ４に達するようにして形成されている。コンタクトプラグｃｐはタングステンを主体とする導体膜からなり、層間絶縁膜ＩＬとの界面にバリアメタルとしてチタン／窒化チタンの積層膜を有していても良い。
【００４４】
層間絶縁膜ＩＬの上面には、金属配線ｍｗが形成されている。金属配線ｍｗは、コンタクトプラグｃｐに電気的に接続するようにして形成され、所望の回路構成となるように各端子を接続している。金属配線ｍｗはアルミニウムを主体とする導体膜からなり、その上下面にバリアメタルとしてチタン／窒化チタンの積層膜を有していても良い。
【００４５】
次に、メモリ用ＭＩＳトランジスタＱｎｖｍを有する不揮発性メモリＮＶＭの動作方法について説明する。上記図２および上記図３（ｂ）で示した不揮発性メモリＮＶＭの構成および動作方法に関しては、例えば、本出願人らが以前に出願した特願２００７−１７４６８３号に記載されている。動作方法に関しては、当該出願明細書の段落番号［００５０］〜［００５６］に記載されたものと同様であり、即ち、以下で説明する通りである。
【００４６】
データの書き込み時には、書き込み対象となるセル（選択セル）において、不揮発性メモリＮＶＭの容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば９Ｖ程度の正の制御電圧を印加する。非選択セルにつながる制御ゲート配線には、例えば０Ｖの電圧を印加する。また、選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば−９Ｖ程度の負の電圧を印加する。非選択セルにつながるデータ書き込み・消去用のビット線には、例えば０Ｖの電圧を印加する。また、選択線（選択トランジスタＱＳのゲート）、ソース線（読み出しトランジスタＱＲのソース）、および、データ書き込み用のビット線（選択トランジスタＱＳのソース）に、例えば０Ｖの電圧を印加する。これにより、選択した不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極ＦＧに、チャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
【００４７】
データの一括消去時には、複数セルの不揮発性メモリＮＶＭに渡って、その容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば−９Ｖ程度の負の制御電圧を印加する。また、選択セルのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば９Ｖ程度の負の電圧を印加する。また、選択線、ソース線およびデータ書き込み用のビット線に、例えば０Ｖを印加する。これにより、データ一括消去を行う複数の不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極ＦＧに蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数セルの不揮発性メモリＮＶＭのデータを一括消去する。
【００４８】
なお、ここでは、浮遊ゲート電極ＦＧの電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極ＦＧに電子を注入することをデータ消去と定義することもできる。
【００４９】
データ・ビット単位消去時には、選択セルの不揮発性メモリＮＶＭの容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば−９Ｖ程度の負の制御電圧を印加する。非選択セルの制御ゲート配線には、例えば０Ｖの電圧を印加する。また、選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば９Ｖ程度の正の電圧を印加する。非選択セルのデータ書き込み・消去用のビット線には、例えば０Ｖの電圧を印加する。また、選択線、ソース線およびデータ書き込み用のビット線に、例えば０Ｖを印加する。これにより、データ消去対象の選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極ＦＧに蓄積された電子を、チャネル全面のＦＮトンネル電流により放出し、選択セルの不揮発性メモリＮＶＭのデータを消去する。
【００５０】
データ読み出し時には、選択セルの不揮発性メモリＮＶＭの容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば３Ｖの制御電圧を印加する。非選択セルの制御ゲート配線には、例えば０Ｖの電圧を印加する。また、選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば０Ｖ程度の電圧を印加する。また、選択セルの不揮発性メモリＮＶＭの選択トランジスタＱＳのゲート電極が電気的に接続されている選択線に、例えば３Ｖ程度の電圧を印加する。そして、データ書き込み用のビット線に、例えば１Ｖ程度の電圧を印加する。更に、ソース線に、例えば０Ｖを印加する。これにより、データ読み出し対象の不揮発性メモリＮＶＭの読み出しトランジスタＱＲをオン条件とし、その読み出しトランジスタＱＲのチャネルにドレイン電流が流れるか否かにより、選択セルに記憶されているデータが０／１のいずれなのかを読み出す。
【００５１】
以上が、本実施の形態１の不揮発性メモリＮＶＭの動作方法である。上述のデータ書き込み・消去用の容量部ＣＷＥはＭＩＳトランジスタの構造を有しており、図３（ｂ）の断面図では、これをメモリ用トランジスタＱｎｖｍとして示している。
【００５２】
本実施の形態１のメモリ用トランジスタＱｎｖｍでは、上述のように、メモリ用ゲートＧ１を覆うようにして、サリサイドブロック膜ＳＡＢが形成されている。これは、後の工程で詳しく説明するように、金属シリサイド層ｓｃを自己整合的に形成（サリサイド形成）するさいのブロック膜として用いる。この目的からは、保護酸化膜ｔ１を形成すれば十分である。一方、本実施の形態１では、保護酸化膜ｔ１上に保護窒化膜ｔ２を形成し、これらの積層膜をサリサイドブロック膜ＳＡＢとする方がより好ましい。その理由は、上記特願２００７−１７４６８３の明細書の段落［００３２］〜［００３４］に記載されている窒化シリコン膜４ａの説明と同様である。即ち、サリサイドブロック膜ＳＡＢとして保護窒化膜ｔ２を形成することで、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができる。
【００５３】
以上が本実施の形態１の半導体装置の構成である。各構成要素が有する効果に関しては、以下に示す製造工程の中で詳しく説明する。図４〜図１３を用いて、本実施の形態１の半導体装置の製造方法を説明する。各図で示すシリコン基板１上の領域は、上記図３で示した領域と対応している。
【００５４】
まず、図４に示すように、シリコン基板１の主面ｓ１に、ＳＴＩ（Shallow Trench Isolation）構造の分離部２を形成する。分離部２により、上記図１〜図３を用いて説明した活性領域３が規定される。ここでは、まず、フォトリソグラフィ法によってパターニングしたフォトレジスト膜（図示しない）などをエッチングマスクとして、シリコン基板１に異方性エッチングを施すことで溝を形成する。続いて、この溝を含むシリコン基板１の主面ｓ１上に酸化シリコン膜を形成する。その後、酸化シリコン膜に表面研磨を施すことで溝内に埋め込み、ＳＴＩ構造の分離部２を形成する。
【００５５】
続いて、シリコン基板１の主面ｓ１側に、各導電型の半導体領域を形成する。この工程では、各領域Ｒｈ，Ｒｎｖｍ，Ｒｍ，Ｒｓのｐウェルｐｗ１，ｐｗ２，ｐｗ３，ｐｗ４、および、高耐圧ＭＩＳ領域Ｒｈのソース／ドレイン領域ｓｄ１を形成する。ここでは、まず、フォトリソグラフィ法によってパターニングしたフォトレジスト膜（図示しない）をイオン注入マスクとして、各領域に所望のイオン注入を施すことで、シリコン基板１に不純物イオンを導入する。その後、適宜熱処理を施し、不純物イオンを活性化または拡散させることで、各半導体領域を形成する。上記工程において、イオン注入条件や熱処理条件が同様であれば、工程を共有しても良い。これにより、工程数を削減できる。また、チャネル領域の不純物濃度を調整するためのイオン注入工程も、本工程において行っても良い。
【００５６】
次に、図５に示すように、シリコン基板１の主面ｓ１上に、酸化シリコンを主体とする絶縁膜であるゲート絶縁膜ＩＧを形成する。ゲート絶縁膜ＩＧは、熱酸化法、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって形成する。また、ゲート絶縁膜ＩＧは、各領域によって膜厚が異なるようにして形成する。より具体的には、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍには同程度の膜厚で、かつ、高速ＭＩＳ領域Ｒｗよりも厚くなるようにしてゲート絶縁膜ＩＧを形成する。更に、高耐圧ＭＩＳ領域Ｒｈには、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍよりも厚くなるようにしてゲート絶縁膜ＩＧを形成する。例えば、高耐圧ＭＩＳ領域Ｒｈには６０〜１００ｎｍ程度、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍには１０ｎｍ程度、高速ＭＩＳ領域Ｒｗには３ｎｍ程度のゲート絶縁膜ＩＧを形成する。
【００５７】
これには、まず、シリコン基板１上にゲート絶縁膜ＩＧを熱酸化法またはＣＶＤ法などにより形成する。その後、フォトリソグラフィ法やエッチング法などにより、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧを加工する。その後、フォトリソグラフィ法やエッチング法などによりメモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍおよび高速ＭＩＳ領域Ｒｗのゲート絶縁膜ＩＧを除去する。次に、熱酸化法を用いることで、シリコン基板１上のメモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍおよび高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成する。このとき、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧ下のシリコン基板１も酸化される。その後、フォトリソグラフィ法やエッチング法などにより、高速ＭＩＳ領域Ｒｗのゲート絶縁膜ＩＧを除去する。次に、熱酸化法を用いることで、高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成する。このとき、高耐圧ＭＩＳ領域Ｒｈ、メモリ領域Ｒｎｖｍ、および、中耐圧ＭＩＳ領域Ｒｍのゲート絶縁膜ＩＧ下のシリコン基板１も酸化される。
【００５８】
このようにして、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧとしては、当該領域にゲート絶縁膜ＩＧを形成した際の酸化シリコン膜、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍにゲート絶縁膜ＩＧを形成した際の酸化シリコン膜、そして、高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成した際の酸化シリコン膜が積層されて形成されている。また、メモリ領域Ｒｎｖｍまたは中耐圧ＭＩＳ領域Ｒｍのゲート絶縁膜ＩＧとしては、当該領域にゲート絶縁膜ＩＧを形成した際の酸化シリコン膜と、高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成した際の酸化シリコン膜が積層されて形成されている。また、高速ＭＩＳ領域Ｒｗには、当該領域にゲート絶縁膜ＩＧを形成した際の酸化シリコン膜が形成されている。
【００５９】
次に、図６に示すように、シリコン基板１の主面ｓ１上に多結晶シリコンを主体とする導体膜であるゲート導体膜ＥＧを形成する。これには、ＣＶＤ法などによって多結晶シリコン膜を形成する。なお、前工程までに形成または加工したゲート絶縁膜ＩＧのうち、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧを、高耐圧ゲート絶縁膜ＩＧ１と記載する。
【００６０】
続いて、フォトリソグラフィ法やエッチング法などにより、各領域においてゲート導体膜ＥＧまたはその下層のゲート絶縁膜ＩＧを加工する。
【００６１】
高耐圧ＭＩＳ領域Ｒｈでは、少なくとも活性領域３を覆うように、かつ、高耐圧ゲート絶縁膜ＩＧ１上に配置するようにゲート導体膜ＥＧを加工して、高耐圧ゲート電極ＥＧ１を形成する。このようにして、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成する。
【００６２】
また、メモリ領域Ｒｎｖｍでは、活性領域３の一部と平面的に重なる位置に配置するように、ゲート導体膜ＥＧおよびゲート絶縁膜ＩＧを加工することで、それぞれ、メモリ用ゲート電極ＥＧ２およびメモリ用ゲート絶縁膜ＩＧ２を形成する。このようにして、メモリ用ゲート絶縁膜ＩＧ２およびメモリ用ゲート電極ＥＧ２からなるメモリ用ゲートＧ２を形成する。
【００６３】
また、中耐圧ＭＩＳ領域Ｒｍでは、活性領域３の一部と平面的に重なる位置に配置するように、ゲート導体膜ＥＧおよびゲート絶縁膜ＩＧを加工することで、それぞれ、中耐圧ゲート電極ＥＧ３および中耐圧ゲート絶縁膜ＩＧ３を形成する。このようにして、中耐圧ゲート絶縁膜ＩＧ３および中耐圧ゲート電極ＥＧ３からなる中耐圧ゲートＧ３を形成する。
【００６４】
また、高速ＭＩＳ領域Ｒｗでは、活性領域３の一部と平面的に重なる位置に配置するように、ゲート導体膜ＥＧおよびゲート絶縁膜ＩＧを加工することで、それぞれ、高速ゲート電極ＥＧ４および高速ゲート絶縁膜ＩＧ４を形成する。このようにして、高速ゲート絶縁膜ＩＧ４および高速ゲート電極ＥＧ４からなる高速ゲートＧ４を形成する。
【００６５】
以上の工程を経て形成された各ゲートＧ１〜Ｇ４は、シリコン基板１の主面ｓ１から見た高さが異なる。なぜなら、各ゲート電極ＥＧ１〜ＥＧ４の膜厚は同じで、各ゲート絶縁膜ＩＧ１〜ＩＧ４の膜厚が異なるからである。より具体的には、メモリ用ゲートＧ２および中耐圧ゲートＧ３は同程度の高さであり、かつ、高速ゲートＧ４よりも高く、高耐圧ゲートＧ１はメモリ用ゲートＧ２および中耐圧ゲートＧ３よりも高い。
【００６６】
次に、図７に示すように、メモリ用ゲートＧ２、中耐圧ゲートＧ３、および、高速ゲートＧ４の側方下部に位置するシリコン基板１の主面ｓ１側に、エクステンション領域ｅｘ１，ｅｘ２，ｅｘ３を形成する。ここでは、メモリ用ゲートＧ２の側方下部にはエクステンション領域ｅｘ１を形成し、中耐圧ゲートＧ３の側方下部にはエクステンション領域ｅｘ２を形成し、高速ゲートＧ４の側方下部にはエクステンション領域ｅｘ３を形成する。これらは、フォトリソグラフィ法などによって形成するフォトレジスト膜（図示しない）、および、各ゲート電極をイオン注入マスクとして、イオン注入を施すことで形成する。
【００６７】
その後、メモリ用ゲートＧ２、中耐圧ゲートＧ３、および、高速ゲートＧ４の側壁を覆うようにして、サイドウォールスペーサ６を形成する。これには、まず、シリコン基板１の主面ｓ１を覆うようにして酸化シリコン膜を堆積する。その後、シリコン基板１の主面ｓ１に向かう方向に全面的に異方性エッチングを施す（エッチバックする）。これにより、段差部であった各ゲートの側壁を覆っていた部分の酸化シリコン膜を残し、サイドウォールスペーサ６を形成できる。
【００６８】
続いて、高耐圧ＭＩＳ領域Ｒｈにおける分離部２の開口部４のシリコン基板１の主面ｓ１、および、メモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍ、および、高速ＭＩＳ領域Ｒｗにおける、サイドウォールスペーサ６の側方下部に位置するシリコン基板１の主面ｓ１に、それぞれ、高濃度ｎ型領域５、および、ソース／ドレイン領域ｓｄ２，ｓｄ３，ｓｄ４を形成する。ここでは、高耐圧ＭＩＳ領域Ｒｈの開口部４に高濃度ｎ型領域５を形成し、メモリ領域Ｒｎｖｍにソース／ドレイン領域ｓｄ２を形成し、中耐圧ＭＩＳ領域Ｒｍにソース／ドレイン領域ｓｄ３を形成し、高速ＭＩＳ領域Ｒｗにソース／ドレイン領域ｓｄ５を形成する。これらは、フォトリソグラフィ法などによって形成するフォトレジスト膜（図示しない）、および、各ゲート電極とサイドウォールスペーサ６とをイオン注入マスクとして、イオン注入を施すことで形成する。
【００６９】
以上の工程によって、高耐圧ＭＩＳ領域Ｒｈ、メモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍ、および、高速ＭＩＳ領域Ｒｗに、それぞれ、高耐圧ＭＩＳトランジスタＱｈ、メモリ部ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタＱｍ、および、高速ＭＩＳトランジスタＱｗの基本構成を形成したことになる。
【００７０】
次に、図８に示すように、メモリゲートＧ２を覆うようにして、サリサイドブロック膜ＳＡＢを形成する。これには、まず、シリコン基板１の主面ｓ１を覆うようにして、順に保護酸化膜ｔ１と保護窒化膜ｔ２とをＣＶＤ法などによって形成する。その後、フォトリソグラフィ法およびエッチング法などによって、メモリ用ゲートＧ２を覆うようにしてサリサイドブロック膜ＳＡＢを残し、他の部分は除去する。ここで、本実施の形態１の製造方法では、各ゲートのうち最も高いゲートである高耐圧ゲートＧ１を覆うサリサイドブロック膜ＳＡＢに関しても、少なくともその一部を覆うようにして残す。なお、メモリ用ゲートＧ２を覆うようにしてサリサイドブロック膜を残す理由に関しては、上述の通りである。本実施の形態１の製造法で、更に高耐圧ゲートＧ１上にもサリサイドブロック膜ＳＡＢを残す理由に関しては、後に詳細を述べる。
【００７１】
次に、図９に示すように、サリサイドブロック膜ＳＡＢに覆われていない部分の各ゲートの上面およびシリコン基板１の主面ｓ１に、金属シリサイド層ｓｃを形成する。サリサイドブロック膜ＳＡＢに覆われていない部分の各ゲートとは、より具体的には、高耐圧ゲートＧ１のうちサリサイドブロック膜ＳＡＢに覆われていない部分、中耐圧ゲートＧ３、および、高速ゲートＧ４であり、これらの上面に金属シリサイド層ｓｃを形成する。また、サリサイドブロック膜ＳＡＢに覆われていない部分のシリコン基板１の主面ｓ１とは、各領域Ｒｈ，Ｒｎｖｍ，Ｒｍ，Ｒｗのソース／ドレイン領域ｓｄ１，ｓｄ２，ｓｄ３，ｓｄ４の上面であり、これらの箇所に金属シリサイド層ｓｃを形成する。なお、サリサイドブロック膜ＳＡＢに覆われていなくても、例えば分離部２やサイドウォールスペーサ６など酸化シリコン膜からなる部分など、シリコン以外の材料からなる部分には、金属シリサイド層ｓｃは形成しない。
【００７２】
上記の金属シリサイド層ｓｃは自己整合的に形成する。その工程は以下の通りである。まず、シリコン基板１の主面ｓ１を覆うようにして、例えばコバルト膜などの金属膜をスパッタリング法などによって堆積する。その後、熱処理を施す。このとき、金属膜とゲートや基板などのシリコンとが接触している部分で合金化（金属シリサイド化）が起こり、金属シリサイドが形成される。その後、金属シリサイドとならなかった金属膜を除去することで、金属膜とシリコンとが接触している部分に金属シリサイド層ｓｃを形成する。このような金属シリサイド層ｓｃの形成方法を、サリサイド（Salicide：Self Align Silicide）法という。そして、金属シリサイド層ｓｃを形成したくない部分には、上記図８の工程のように、金属膜を形成する前にサリサイドブロック膜ＳＡＢを形成しておく。これにより、サリサイドブロック膜ＳＡＢを形成した部分の金属膜との接触を防ぐことにより、当該部分の金属シリサイド化を防ぐ。なお、サリサイドブロック膜ＳＡＢに覆われていなくても、例えば分離部２やサイドウォールスペーサ６など酸化シリコン膜からなる部分など、シリコン以外の材料からなる部分では金属シリサイド化反応は起こらず、金属シリサイド層ｓｃは形成されない。
【００７３】
次に、図１０に示すように、シリコン基板１の主面ｓ１を、エッチングストップ膜ＳＡＣおよび層間絶縁膜ＩＬによって順に覆う。エッチングストップ膜ＳＡＣは、後に層間絶縁膜ＩＬにコンタクトホールを形成するための異方性エッチング工程において、エッチングストップ膜として用いる。層間絶縁膜ＩＬは、酸化シリコンを主体とする絶縁膜を、例えばＣＶＤ法などによって堆積することで形成する。エッチングストップ膜ＳＡＣは、この酸化シリコン膜とのエッチング選択比が高い材料として、窒化シリコンを主体とする絶縁膜を、例えばＣＶＤ法などによって堆積する。ここで、エッチングストップ膜ＳＡＣの下にサリサイドブロック膜ＳＡＢを備える領域では、厚い窒化シリコン膜を備えた領域となる。なぜなら、サリサイドブロック膜ＳＡＢの上層は窒化シリコン膜からなる保護窒化膜ｔ２であり、その上に同じく窒化シリコン膜からなるエッチングストップ膜ＳＡＣを形成するからである。
【００７４】
次に、図１１に示すように、層間絶縁膜ＩＬを平坦化するために、上面から研磨する。ここでは、化学的機械的研磨（ＣＭＰ：Chemical Vapor Deposition）法によって表面研磨を施す。
【００７５】
本実施の形態１の半導体装置の製造方法では、このＣＭＰによる層間絶縁膜ＩＬの研磨工程において、サリサイドブロック膜ＳＡＢをストップ膜として適用する。より具体的には、層間絶縁膜ＩＬに対してＣＭＰを施し、サリサイドブロック膜ＳＡＢに達するまで層間絶縁膜ＩＬを研磨する。即ち、本実施の形態１の製造方法では、層間絶縁膜ＩＬに対するＣＭＰを例えば時間などによって制御するのではなく、サリサイドブロック膜ＳＡＢという決まった構成の位置に達するまでＣＭＰを施すようにしている。特に、本実施の形態１の工程では、高耐圧ゲートＧ１の高さが他のゲートよりも高く形成されている。従って、ＣＭＰによる層間絶縁膜ＩＬの研磨は、どの領域のサリサイドブロック膜ＳＡＢ（例えばメモリ用ゲートＧ２を覆う部分）よりも先に、高耐圧ゲートＧ１の上面に形成されているサリサイドブロック膜ＳＡＢに達する。このように、本工程では、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで、層間絶縁膜ＩＬを研磨する。このような工程を含む製造方法とすることの効果は、後に詳しく説明する。
【００７６】
次に、図１２に示すように、前工程でＣＭＰ研磨により平坦化した層間絶縁膜ＩＬの上面に、更に層間絶縁膜ＩＬを積み増す。ここでは、便宜上、始めに堆積し、前工程でＣＭＰ研磨を施した層間絶縁膜ＩＬを第１層間絶縁膜ＩＬａと表記し、本工程で積みました層間絶縁膜ＩＬを第２層間絶縁膜ＩＬｂと表記する。第２層間絶縁膜ＩＬｂは、第１層間絶縁膜ＩＬａと同じ材料、同じ方法によって形成する。下地の第１層間絶縁膜ＩＬａに表面研磨を施して平坦化しているため、積み増した第２層間絶縁膜ＩＬｂの表面も平坦性を維持できる。この第２層間絶縁膜ＩＬｂは、後の工程で層間絶縁膜ＩＬ上に形成する金属配線および各ゲート間の耐圧を上げるために形成する。
【００７７】
次に、図１３に示すように、層間絶縁膜ＩＬを貫通し、シリコン基板１の主面ｓ１または各ゲートのうち、金属シリサイド層ｓｃを形成した部分に達するようなコンタクトプラグｃｐを形成する。これには、まず、フォトリソグラフィ法や異方性エッチング法などによって、層間絶縁膜ＩＬを貫通して金属シリサイド層ｓｃに達するようなコンタクトホール（接続孔）ＣＨを形成する。その際、層間絶縁膜ＩＬの下層に形成したエッチングストップ膜ＳＡＣをエッチストッパ（エッチング停止層）として用いる。これにより、シリコン基板１などへのオーバーエッチングを防ぐことができる。続いて、コンタクトホールＣＨを埋めるようにタングステンなどの導体膜を堆積し、表面研磨を施すことで、コンタクトホールＣＨ内のみに導体膜を埋め込むことで、コンタクトプラグｃｐを形成する。なお本工程では、上記図３などを用いて説明したバリアメタルを形成しても良い。
【００７８】
続いて、層間絶縁膜ＩＬ上に、コンタクトプラグｃｐと電気的に接続するようにして金属配線ｍｗを形成する。これには、アルミニウムなどの金属膜を堆積した後、フォトリソグラフィ法やエッチング法などによってパターニングすることで、所望の形状の金属配線ｍｗを形成する。本実施の形態１の製造方法では、第２層間絶縁膜ＩＬｂを積み増してから、金属配線ｍｗを形成するため、金属配線ｍｗの下面と高耐圧ゲートＧ１の上面とは、少なくとも、サリサイドブロック膜ＳＡＢの膜厚よりも大きい距離だけ、層間絶縁膜ＩＬによって隔離されている。なお本工程では、上記図３などを用いて説明したバリアメタルを形成しても良い。以上の工程によって、高耐圧ＭＩＳトランジスタＱｈ、メモリ部ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタ、および、高速ＭＩＳトランジスタＱｗを有する半導体装置を製造する。以上が本実施の形態１の半導体装置の製造方法である。
【００７９】
本実施の形態１の半導体装置の製造方法では、上記図１１を用いて説明したように、層間絶縁膜ＩＬを研磨する際に、時間等で研磨量を制御するのではなく、高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢに達するまで研磨を施す。このように、本実施の形態１の製造方法では、高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢといった所定の位置まで意図的に研磨を施す。これにより、研磨レートのばらつきなどによる研磨後の層間膜厚のばらつきを起こり難くすることができる。なぜなら、本実施の形態１の製造方法によれば、ＣＭＰによる層間絶縁膜ＩＬの研磨は、時間で設定して停止するのではなく、所定の構成要素であるサリサイドブロック膜ＳＡＢによって停止するからである。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させることができる。
【００８０】
更に、本実施の形態１の半導体装置の製造方法では、高さに差のあるゲートを有する半導体装置において、最も高いゲート（高耐圧ゲートＧ１）の上面にサリサイドブロック膜ＳＡＢを形成する工程を説明した。これにより、ＣＭＰによる層間絶縁膜ＩＬの研磨工程において、標高の高いゲートなどを削り込み難くすることができる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００８１】
また、本実施の形態１の半導体装置の製造方法では、上記のＣＭＰによる層間絶縁膜ＩＬの研磨を、サリサイドブロック膜ＳＡＢによって停止する工程を説明した。ここでは、サリサイドブロック膜ＳＡＢによらず、層間絶縁膜ＩＬの研磨を停止することができる層であれば、他の停止層を適用しても同様に効果的である。より具体的には、酸化シリコン膜からなる層間絶縁膜ＩＬのエッチングに対して選択性の高い、例えば窒化シリコン膜などであれば、ＣＭＰ停止層として形成して同様に効果的である。ただし、本実施の形態１の製造方法では、上記のようなサリサイドブロック膜ＳＡＢを適用する方が、よりこのましい。理由を以下で説明する。サリサイドブロック膜ＳＡＢは、金属シリサイド層ｓｃを選択的に形成するための、金属シリサイド化反応のブロック膜としての機能を持っている。これは本来、ＣＭＰ停止層としての機能とは関係ない。本実施の形態１では、そのようなサリサイドブロック膜ＳＡＢを併用して、ＣＭＰ停止層に適用する方法を説明している。即ち、新たな層を導入することなく、ＣＭＰ停止層として効果的なサリサイドブロック膜ＳＡＢを形成できる。これにより、半導体装置の製造方法の工程数を削減できる。
【００８２】
また、本実施の形態１の半導体装置の製造方法では、上記図２で説明したような不揮発性メモリＮＶＭを構成するメモリ用ゲートＧ２を、同じシリコン基板１上に形成する例を説明した。上記の効果は、不揮発性メモリＮＶＭを持たない半導体装置の製造方法に適用しても効果的である。ただし、サリサイドブロック膜ＳＡＢをより効率的に形成するという観点からは、上記図２のような不揮発性メモリＮＶＭを有する半導体装置の製造方法に適用して、より効果的である。その理由は、以下の通りである。上記図２を用いて説明したように、不揮発性メモリＮＶＭのメモリ用ゲートＧ２は、特に保護窒化膜ｔ２を有するサリサイドブロック膜ＳＡＢで覆われた構造とすることがより好適である。即ち、このような不揮発性メモリＮＶＭを有する半導体装置には、保護窒化膜ｔ２を備えたサリサイドブロック膜ＳＡＢを形成する工程が含まれている。従って、本実施の形態１の製造工程においても、このようなサリサイドブロック膜ＳＡＢを最も標高の高いゲート（高耐圧）の上面にも残すようにパターニングすれば、上記の効果を発現し得るようなＣＭＰの停止層として適用できる。即ち、新たに工程を追加することなく、本実施の形態１の製造方法を実施できる。これにより、半導体装置の製造方法の工程数を削減できる。
【００８３】
また、本実施の形態１の半導体装置の製造方法では、サリサイドブロック膜ＳＡＢの上層であり、層間絶縁膜ＩＬの下層である位置に、エッチングストップ膜ＳＡＣを形成している。上述のように、エッチングストップ膜ＳＡＣはコンタクトホールＣＨの形成のために適用した膜であり、上記の層間絶縁膜ＩＬのＣＭＰにおける効果を得るためには必須ではない。ただし、サリサイドブロック膜ＳＡＢを構成する保護窒化膜ｔ２としての窒化シリコン膜を、見かけ上さらに厚くできるという観点から、エッチングストップ膜ＳＡＣを形成することは、より好ましい。より具体的には以下の通りである。上記の効果は、層間絶縁膜ＩＬをＣＭＰにより研磨する工程において、サリサイドブロック膜ＳＡＢを用いてその研磨を停止させることで発現する。そこで、そのサリサイドブロック膜ＳＡＢとエッチングストップ膜ＳＡＣとを合わせて配置することで、見かけ上、窒化シリコン膜が更に厚くなり、ＣＭＰの停止層としてより効果的である。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００８４】
なお、高耐圧ゲートＧ１上にはサリサイドブロック膜ＳＡＢを形成せず、エッチングストップ膜ＳＡＣをＣＭＰ停止層として用いる構成も考え得る。以下の観点から、本実施の形態１のように、サリサイドブロック膜ＳＡＢをＣＭＰ停止層として用いるのが望ましい。第１に、エッチングストップ膜ＳＡＣは、上記図１３を用いて説明したように、コンタクトホールＣＨを形成する際のエッチングストッパとして用い、その工程から要求される膜厚を有するように形成される。従って、エッチングストップ膜ＳＡＣを層間絶縁膜ＩＬの研磨の際にＣＭＰ停止層として適用し、目減りしてしまうのは好ましくない。第２に、高耐圧ゲートＧ１の上面にサリサイドブロック膜ＳＡＢを形成しない場合、高耐圧ゲートＧ１上にはエッチングストップ膜ＳＡＣが直接形成されることになる。このようなエッチングストップ膜ＳＡＣをＣＭＰ停止層として適用した場合、層間絶縁膜ＩＬの研磨が高耐圧ゲートＧ１にまで及ぶリスクが高くなる。従って、エッチングストップ膜ＳＡＣを単体でＣＭＰ停止層として用いるのではなく、本実施の形態１の半導体装置の製造方法のように、サリサイドブロック膜ＳＡＢ、または、サリサイドブロック膜ＳＡＢとエッチングストップ膜ＳＡＣとの積層膜をＣＭＰ停止層として用いる方が、より効果的である。
【００８５】
また、本実施の形態１では、高さの異なる複数のＭＩＳトランジスタを有する半導体装置およびその製造方法を説明したが、高さが同程度であるＭＩＳトランジスタを有する半導体およびその製造方法に適用しても、同様に効果的である。ただし、例えば、上面にサリサイドブロック膜ＳＡＢを形成しないゲートへのＣＭＰによる削り込みの影響を考慮した場合、高さに差があり、最も高いゲートの上面にサリサイドブロック膜ＳＡＢを形成し得る本実施の形態１のような半導体装置の製造方法に適用した方が、より効果的である。
【００８６】
また、本実施の形態１の製造方法では、上記図１２の工程で説明したように、金属配線ｍｗと各ゲートとの耐圧を向上させるために、層間絶縁膜ＩＬを積み増す（第２層間絶縁膜ＩＬｂ）。一方、以下のような他の工程によっても、耐圧を確保することができる。
【００８７】
図１４は、上記図７に続く工程であり、上記図８の工程と同様にしてサリサイドブロック膜ＳＡＢを形成する工程を示している。ここでは特に、サリサイドブロック膜ＳＡＢを構成する下層の保護酸化膜ｔ１を８０〜１２０ｎｍ程度、上層の保護窒化膜ｔ２を２０〜３０ｎｍ程度の膜厚となるように厚く形成する。
【００８８】
続いて、上記図９〜上記図１１で説明した工程と同様の工程により、エッチングストップ膜ＳＡＣおよび層間絶縁膜ＩＬを形成し、ＣＭＰ法により層間絶縁膜ＩＬを研磨する。このとき、ＣＭＰによる層間絶縁膜ＩＬの研磨は、サリサイドブロック膜ＳＡＢを停止層として、サリサイドブロック膜ＳＡＢに達したところで止める。
【００８９】
次に、図１５に示すように、上記図１３で示した方法と同様にして、コンタクトプラグｃｐおよび金属配線ｍｗを形成する。ここでは、上記図１２で説明したような層間絶縁膜ＩＬの積み増しは行わない。即ち、この製法によれば、金属配線ｍｗの下面と高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢの上面とは、同じ高さに配置される。この方法では、層間絶縁膜ＩＬを積み増さなくても、サリサイドブロック膜ＳＡＢを十分厚く形成しているため、金属配線ｍｗと各ゲートとの間の耐圧は確保できる。このように、層間絶縁膜ＩＬを積み増さないことで、工程数をより削減できる。また、ＣＭＰ工程を終えたままの層間絶縁膜ＩＬにコンタクトプラグｃｐおよび金属配線ｍｗを形成することから、より平坦な状態で加工を施すことができる。また、コンタクトホールＣＨを形成する層間絶縁膜ＩＬはより薄くなるから、コンタクトホールＣＨのアスペクト比がより小さくなり、加工精度をより向上させることができる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００９０】
一方、金属配線ｍｗと各ゲートとの間の耐圧確保が重要な半導体素子である場合などには、上述のように、層間絶縁膜ＩＬを積み増す方法とした方が好適である。その場合にも、サリサイドブロック膜ＳＡＢを厚く形成することは、より強固なＣＭＰ停止層として機能させることができ、より効果的である。
【００９１】
また、上述のように、本実施の形態１のサリサイドブロック膜ＳＡＢは、金属シリサイド層ｓｃを形成させない領域に形成する膜であり、その厚さが他の工程に及ぼす影響は小さい。従って、サリサイドブロック膜ＳＡＢの設定膜厚の自由度は、例えばコンタクトホールＣＨのエッチングストッパとして用いるエッチングストップ膜ＳＡＣなどと比較して高い。この観点からも、エッチングストップ膜ＳＡＣを単体でＣＭＰ停止層として用いるのではなく、本実施の形態１の半導体装置の製造方法のように、サリサイドブロック膜ＳＡＢ、または、サリサイドブロック膜ＳＡＢとエッチングストップ膜ＳＡＣとの積層膜をＣＭＰ停止層として用いる方が、より効果的である。
【００９２】
（実施の形態２）
本実施の形態２の半導体装置の構造を、図１６を用いて説明する。図１６は、上記実施の形態１において上記図１〜図３を用いて説明した構成と同様の構成を有する高耐圧ＭＩＳトランジスタＱｈ、および、高速ＭＩＳトランジスタＱｗを有する本実施の形態２の半導体装置の要部断面図を示している。これらの構成は、上記実施の形態１で説明した効果と同様の効果を発現し得る。本実施の形態２の半導体装置は、更に、同一シリコン基板１上にダミーゲートＧｄを有している。高耐圧ＭＩＳトランジスタＱｈや高速ＭＩＳトランジスタＱｗはシリコン基板１の主回路領域（第１領域）Ｒａに形成され、ダミーゲートＧｄはシリコン基板１の周辺領域（第２領域）Ｒｐに形成されている。ここで、周辺領域Ｒｐは、主回路領域Ｒａと同一のシリコン基板１上にあり、半導体装置を構成する半導体素子を形成しない余剰の領域である。
【００９３】
ここで、ダミーゲートＧｄは以下の構成を有している。周辺領域ＲｐのダミーゲートＧｄの高さは、主回路領域Ｒａの高耐圧ゲートＧ１の高さと同じである。また、ダミーゲートＧｄはシリコン基板１の主面ｓ１上に順に形成されたダミーゲート絶縁膜ＩＧｄとダミーゲート電極ＥＧｄとを有している。ダミーゲート絶縁膜ＩＧｄは、高耐圧ゲート絶縁膜ＩＧ１と同じ厚さである。また、ダミーゲートＧｄの上面も、高耐圧ゲートＧ１と同様、サリサイドブロック膜ＳＡＢで覆われている。その他、サイドウォールスペーサ６およびエッチングストップ膜ＳＡＣに関しても、高耐圧ＭＩＳトランジスタＱｈと同様の構成となっている。また、本図１６では、ダミーゲートＧｄ下部のシリコン基板１には、特定の構成が配置されていないような構造を示している。ここには、高耐圧ＭＩＳトランジスタＱｈと同様のｐウェルｐｗ１、分離部２、ソース／ドレイン領域ｓｄ１、高濃度ｎ型領域５、または、金属シリサイド層ｓｃなどが配置されていても良い。
【００９４】
上記のようなダミーゲートＧｄを配置することは、製法上において効果的である。以下では、ダミーゲートＧｄを形成する工程を含む本実施の形態２の半導体装置の製造方法を、図１７〜図２０を用いて説明する。
【００９５】
まず、図１７に示すように、上記図４〜上記図７と同様の工程によって、主回路領域Ｒａに高耐圧ＭＩＳトランジスタＱｈおよび高速ＭＩＳトランジスタＱｗを形成する。更に、周辺領域ＲｐにダミーゲートＧｄを形成する。ここで、ダミーゲートＧｄは、高耐圧ＭＩＳトランジスタＱｈの高耐圧ゲートＧ１を形成する工程と同様にして形成する。従って、高耐圧ゲートＧ１とダミーゲートＧｄとは同じ高さになる。なお、上述のように、高速ＭＩＳトランジスタＱｗの高速ゲートＧ４は、高耐圧ゲートＧ１およびダミーゲートＧｄよりも低い。
【００９６】
次に、図１８に示すように、上記図８で説明した工程と同様にして、保護酸化膜ｔ１および保護窒化膜ｔ２からなるサリサイドブロック膜ＳＡＢを形成する。ここでは、高耐圧ゲートＧ１の上面に加え、ダミーゲートＧｄの上面にもサリサイドブロック膜ＳＡＢが残るようにパターニングする。
【００９７】
次に、図１９に示すように、上記図９および上記図１０で説明した工程と同様にして、金属シリサイド層ｓｃ、エッチングストップ膜ＳＡＣ、および、層間絶縁膜ＩＬを形成する。ここでは、主回路領域Ｒａの構成だけでなく、周辺領域ＲｐのダミーゲートＧｄを覆うように、層間絶縁膜ＩＬを形成する。
【００９８】
次に、図２０に示すように、上記図１１で説明した工程と同様にして、ＣＭＰ法によって層間絶縁膜ＩＬを研磨する。特に、上記図１１の方法と同様に、ＣＭＰによる層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢで停止させる。ここで、本実施の形態２の製造方法では、ダミーゲートＧｄを高耐圧ゲートＧ１と同程度の高さとなるように形成している。従って、ＣＭＰによる層間絶縁膜ＩＬの研磨が高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢに達したとき、ダミーゲートＧｄ上のサリサイドブロック膜ＳＡＢにも達していることになる。このように、本実施の形態２の半導体装置の製造方法によれば、高耐圧ゲートＧ１とダミーゲートＧｄとの２つのゲート上のサリサイドブロック膜ＳＡＢによって、ＣＭＰを停止させることができる。言い換えれば、シリコン基板１上において、高いゲートの高耐圧ゲートＧ１と同様の高さのゲートの占有率を増加させることができる。これにより、エロージョンを軽減することができ、より膜厚のばらつきが少なくなるように層間絶縁膜ＩＬを研磨できる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００９９】
続く工程では、上記図１２および上記図１３で説明した工程と同様にして、層間絶縁膜ＩＬの積み増し、コンタクトホールＣＨの加工、コンタクトプラグｃｐの形成、および、金属配線ｍｗの形成を行う。以上の工程を経て、上記図１６に示した本実施の形態２の半導体装置を形成できる。なお、上記図１４および上記図１５を用いて説明したように、サリサイドブロック膜ＳＡＢを厚く形成し、層間絶縁膜ＩＬを積み増さずに配線構造を形成しても同様の効果が得られる。
【０１００】
また、シリコン基板１面内において、半導体装置を構成する半導体素子を形成する主回路領域Ｒａ以外の周辺領域Ｒｐのうち、特に、以下のような場所にダミーゲートＧｄを配置することがより効果的である。
【０１０１】
図２１は、本実施の形態２の半導体装置の一例として、ＬＣＤドライバＤＤのブロック図を示している。ＬＣＤドライバＤＤでは、処理回路７がほぼ中央に配置され、そこから比較的近い位置に主記憶装置となるＳＲＡＭ（Static Random Access Memory）回路８が配置される。また、処理回路７やＳＲＡＭ回路８の周囲には、ゲートドライバ、ソースドライバ、または、入出力回路などの制御回路９が配置されている。更に、処理回路７から遠い位置に補助記憶装置となる不揮発性メモリ回路１０が配置されている。これらの各回路７〜１０が配置される領域が、上記図１６における主回路領域Ｒａである。
【０１０２】
ＳＲＡＭ回路８は、主に、上記図３の高速ＭＩＳ領域Ｒｗに形成された高速ＭＩＳトランジスタＱｗなどによって構成される。また、制御回路９は、主に、上記図１または上記図３の高耐圧ＭＩＳ領域Ｒｈに形成された高耐圧ＭＩＳトランジスタＱｈなどによって構成される。また、不揮発性メモリ回路１０は、主に、上記図２または上記図３のメモリ領域Ｒｎｖｍに形成された、メモリ部ＭＩＳトランジスタＱｎｖｍを有する不揮発性メモリＮＶＭなどによって構成される。このように、ＬＣＤドライバＤＤには、ゲートの低いトランジスタを備える回路（例えば、高速ＭＩＳトランジスタＱｗを備えるＳＲＡＭ回路８）の領域と、ゲートの高いトランジスタを備える回路（例えば、高耐圧ＭＩＳトランジスタＱｈを備える制御回路９）の領域とが存在する。
【０１０３】
そこで、本実施の形態２のＬＣＤドライバＤＤでは、上記図１６を用いて説明したダミーゲートＧｄを形成する周辺領域Ｒｐを、平面的に見て、ＳＲＡＭ回路８の領域を制御回路９の領域とで挟み込むような位置に配置する。これにより、低いゲートの高速ＭＩＳトランジスタＱｗが主体の領域を、高いゲートの高耐圧ＭＩＳトランジスタＱｈとダミーゲートＧｄとが主体の領域によって、平面的に挟み込んだ構造となる。
【０１０４】
このような配置とすることで、上記図２０のようにして層間絶縁膜ＩＬを研磨する過程では、低いゲートの高速ゲートＧ４にとって、両脇に配置された高いゲートの高耐圧ゲートＧ１とダミーゲートＧｄとの上面で研磨が停止する。従って、ＣＭＰによる層間絶縁膜ＩＬのエロージョン現象は軽減され、低いゲートの削りこみなどを、より起こし難くすることができる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０６】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施の形態１である半導体装置の要部平面図であって、（ａ）はシリコン基板上の構成要素を省略して示した平面図であって、（ｂ）はシリコン基板上の構成要素を一部省略せずに示した平面図である。
【図２】本発明の実施の形態１である半導体装置の他の要部平面図である。
【図３】本発明の実施の形態１である半導体装置の要部断面図であって、（ａ）の左は図１のＡ−Ａ線に沿って矢印方向に見た断面図、（ａ）の右は図１のＢ−Ｂ線に沿って矢印方向に見た断面図、（ｂ）は他の領域の断面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程中における要部断面図であって、（ａ）の左は図１のＡ−Ａ線に沿って矢印方向に見た断面図、（ａ）の右は図１のＢ−Ｂ線に沿って矢印方向に見た断面図、（ｂ）は他の領域の断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の他の製造工程中であって、図７に続く製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】本発明の実施の形態２である半導体装置の要部断面図である。
【図１７】本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】本発明の実施の形態２である半導体装置のブロック図である。
【符号の説明】
【０１０８】
１ シリコン基板（半導体基板）
２ 分離部
３ 活性領域
４ 開口部
５ 高濃度ｎ型領域
６ サイドウォールスペーサ
７ 処理回路
８ ＳＲＡＭ回路
９ 制御回路
１０ 不揮発性メモリ回路
ＣＡ 容量部
ＣＨ コンタクトホール（接続孔）
ＣＷＥ データ書き込み・消去用の容量部
ｃｐ コンタクトプラグ
ＤＤ ＬＣＤドライバ
ＥＧ ゲート導体膜
ＥＧ１ 高耐圧ゲート電極（ゲート電極）
ＥＧ２ メモリ用ゲート電極（ゲート電極）
ＥＧ３ 中耐圧ゲート電極（ゲート電極）
ＥＧ４ 高速ゲート電極（ゲート電極）
ＥＧｄ ダミーゲート電極
ｅｘ１，ｅｘ２，ｅｘ３ エクステンション領域
Ｇ１ 高耐圧ゲート（第１ゲート）
Ｇ２ メモリ用ゲート（第２ゲート）
Ｇ３ 中耐圧ゲート（第２ゲート）
Ｇ４ 高速ゲート（第２ゲート）
Ｇｄ ダミーゲート
ＩＧ ゲート絶縁膜
ＩＧ１ 高耐圧ゲート絶縁膜（第１ゲート絶縁膜）
ＩＧ２ メモリ用ゲート絶縁膜（第２ゲート絶縁膜）
ＩＧ３ 中耐圧ゲート絶縁膜（第２ゲート絶縁膜）
ＩＧ４ 高速ゲート絶縁膜（第２ゲート絶縁膜）
ＩＧｄ ダミーゲート絶縁膜
ＩＬ 層間絶縁膜
ＩＬａ 第１層間絶縁膜
ＩＬｂ 第２層間絶縁膜
ｍｗ 金属配線
ＮＶＭ 不揮発性メモリセル
ｐｗ１，ｐｗ２，ｐｗ３，ｐｗ４ ｐウェル
Ｑｈ 高耐圧ＭＩＳトランジスタ
Ｑｍ 中耐圧ＭＩＳトランジスタ
Ｑｎｖｍ メモリ部ＭＩＳトランジスタ
ＱＲ 読み出しトランジスタ
ＱＳ 選択トランジスタ
Ｑｗ 高速ＭＩＳトランジスタ
Ｒａ 主回路領域（第１領域）
Ｒｈ 高耐圧ＭＩＳ領域
Ｒｍ 中耐圧ＭＩＳ領域
Ｒｎｖｍ メモリ領域
Ｒｐ 周辺領域（第２領域）
Ｒｗ 高速ＭＩＳ領域
ＳＡＢ サリサイドブロック膜（保護絶縁膜）
ＳＡＣ エッチングストップ膜（接続孔加工用窒化膜）
ｓｃ 金属シリサイド層
ｓｄ１，ｓｄ２，ｓｄ３，ｓｄ４ ソース／ドレイン領域
ｔ１ 保護酸化膜
ｔ２ 保護窒化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、層間絶縁膜を表面研磨する工程を経て形成される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置には、半導体基板上に形成された様々な特性の素子を、配線によって電気的に接続して構成した集積回路が用いられる。集積回路には、制御用のロジック回路や駆動用回路、情報記憶用のメモリ回路などがある。これらは、所望の機能を発現し得るように、構成する半導体素子の種類と配線の方法などが設計されている。
【０００３】
集積回路を構成する半導体素子として、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）などがある。電界効果トランジスタは、主に、半導体基板上に絶縁膜を介してゲート電極を形成した、ＭＩＳ（Metal Insulator Semiconductor）構造を有している。なお、絶縁膜として酸化シリコン膜などを用いる場合、ＭＯＳ（Metal Oxide Semiconductor）構造と称される。このようなＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）は、半導体基板上において層間絶縁膜に覆われ、それぞれ絶縁されている。また、層間絶縁膜を貫くようにしてコンタクトプラグが形成され、半導体素子の各端子に電気的に接続されている。そして、層間絶縁膜上には、所望のコンタクトプラグ同士を電気的に接続するような金属配線が形成されている。
【０００４】
例えば、特開２００３−２４３６１９号公報（特許文献１）には、半導体基板上のロジック回路領域におけるＭＯＳトランジスタのゲート電極およびダミーゲート層の形成密度が、メモリ領域におけるゲート層の形成密度に近くなるように形成することで、両領域における絶縁層のＣＭＰ（Chemical and Mechanical Polishing）法による研磨の速さの差異を軽減する技術が開示されている。これにより、絶縁層をより精度良く平坦化できる。
【特許文献１】特開２００３−２４３６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
集積回路の高集積化による高性能化に伴って、上記のような層間絶縁膜、コンタクトプラグ（ビアプラグ）および金属配線からなる配線構造は、より微細かつ複雑になる。特に、近年の技術動向としては、微細かつ複雑な配線パターンを許容するために、層間絶縁膜は多層化されてきている。このような多層配線技術において、下層の平坦性の向上は重要である。なぜなら、下層の層間絶縁膜の膜厚のばらつきは、より大きくなって、上層の層間絶縁膜の膜厚のばらつきに影響を及ぼすからである。このように層間絶縁膜の膜厚に揺らぎが生じると、コンタクトホールを開口する際に、層間絶縁膜の厚い部分で正常に開口されないといった開口不良が生じてしまう。これは、結果として、半導体装置の製造工程における歩留まりの低下をもたらす。
【０００６】
本発明者が検討した製造方法では、半導体基板上に堆積した層間絶縁膜をＣＭＰ法によって表面研磨を施すことで、層間絶縁膜を平坦化している。この製造方法において、本発明者のさらなる検討により、以下に示すような課題を見出した。
【０００７】
本発明者が検討した半導体装置として、例えば、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）を表示させるための駆動用の半導体装置であるＬＣＤドライバがある。ＬＣＤドライバは、動作制御回路、主記憶回路、不揮発性メモリ回路、および、電源制御回路など、様々な機能の集積回路を有しており、これらが１チップ上に混載されている。従って、種々の特性のＭＩＳトランジスタによって構成されている。特に、高速仕様のＭＩＳトランジスタ、高耐圧仕様のＭＩＳトランジスタ、不揮発性メモリの構成要素となるＭＩＳトランジスタなどがある。
【０００８】
上記の各仕様のＭＩＳトランジスタは、例えば、ゲート絶縁膜の厚さが異なる。定性的には、ゲート絶縁膜が薄いＭＩＳトランジスタほど高速での動作が可能となり、ゲート絶縁膜が厚いＭＩＳトランジスタほど高電圧での動作が可能となる。本発明者の検討したＬＣＤドライバでは、要求される特性によって、３〜１００ｎｍの範囲でゲート絶縁膜厚の異なるＭＩＳトランジスタを用いている。従って、本発明者が検討したＬＣＤドライバは、半導体基板上において高さの異なるゲートを備えた構造となっている。
【０００９】
このように高さの異なるゲートからなる複数のＭＩＳトランジスタを覆う層間絶縁膜をＣＭＰ法により研磨する際に、本発明者の検討によって、以下のような課題が見出された。即ち、研磨レートのばらつきなどにより、標高の高いゲートを削り込んでしまうという課題が見出された。ゲートの削り込みは、耐圧不良などといった特性劣化を引き起こし、信頼性を低下させる原因となる。
【００１０】
そこで、本発明の目的は、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１３】
半導体基板の第１領域における主面上に、順にゲート絶縁膜およびゲート電極を形成することでゲートを形成した後、半導体基板の主面上に保護絶縁膜、層間絶縁膜を順に形成し、その層間絶縁膜をＣＭＰにより研磨する工程を有する半導体装置の製造方法において、保護絶縁膜としては、下層から順に酸化シリコンを主体とする絶縁膜からなる保護酸化膜と、窒化シリコンを主体とする絶縁膜からなる保護窒化膜とを形成し、層間絶縁膜は、ゲート上面の保護絶縁膜に達するまで研磨する。
【発明の効果】
【００１４】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１５】
即ち、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
本実施の形態１の半導体装置の構造を、図を用いて説明する。本実施の形態１の半導体装置は、同一チップ上に、ゲート絶縁膜厚の異なるＭＩＳトランジスタを少なくとも３種類備えている。
【００１８】
図１には、本実施の形態１の半導体装置が有する、動作電圧の高いＭＩＳトランジスタである高耐圧ＭＩＳトランジスタＱｈの要部平面図を示している。（ａ）はシリコン基板（半導体基板）１上に形成された構成を省略して記した平面図であり、（ｂ）はシリコン基板１上に形成された構成を記した平面図である。この平面図には、便宜上ハッチングを付して示しているが、構成上の意味は持たない。図２には、本実施の形態１の半導体装置が有する不揮発性メモリＮＶＭの要部平面図を示している。
【００１９】
図３には、本実施の形態１の半導体装置の要部断面図を示している。（ａ）には、高耐圧ＭＩＳトランジスタＱｈの要部断面図を示し、左にはゲート幅方向である上記図１のＡ−Ａ線に沿って矢印方向に見た断面図、右にはゲート長方向である上記図１のＢ−Ｂ線に沿って矢印方向に見た断面図を示している。（ｂ）には、不揮発性メモリＮＶＭを構成するメモリ部ＭＩＳトランジスタＱｎｖｍとして、上記図２のＣ−Ｃ線に沿って矢印方向に見た断面図を示している。更に（ｂ）には、中耐圧ＭＩＳトランジスタＱｍおよび高速ＭＩＳトランジスタＱｗの要部断面図も示している。これら図１〜図３を用いて、本実施の形態１の半導体装置の構造を説明する。なお、以下で説明するトランジスタは全てｎ型導電型として説明するが、これらはｐ型導電型であっても良い。その場合、ウェルなどの半導体領域の極性が逆になる。
【００２０】
高耐圧ＭＩＳトランジスタＱｈの動作電圧または耐圧は、メモリ用ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタＱｍ、および、高速ＭＩＳトランジスタＱｗよりも高い。例えば、高耐圧ＭＩＳトランジスタＱｈの耐圧は２０Ｖ程度とする。メモリ用ＭＩＳトランジスタＱｎｖｍの動作電圧または耐圧は、中耐圧ＭＩＳトランジスタＱｍと同程度であり、高速ＭＩＳトランジスタＱｗよりも高い。例えば、メモリ用ＭＩＳトランジスタＱｎｖｍおよび中耐圧ＭＩＳトランジスタＱｍの耐圧は６Ｖ程度とする。なお、高速ＭＩＳトランジスタＱｗの耐圧は１．５Ｖ程度とする。高速ＭＩＳトランジスタＱｗの動作速度は、メモリ用ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタＱｍ、および、高耐圧ＭＩＳトランジスタＱｈよりも速い。メモリ用ＭＩＳトランジスタＱｎｖｍの動作速度は、中耐圧ＭＩＳトランジスタＱｍと同程度であり、高耐圧ＭＩＳトランジスタＱｈよりも速い。
【００２１】
シリコン基板１において、高耐圧ＭＩＳトランジスタＱｈは高耐圧ＭＩＳ領域Ｒｈに形成され、メモリ部ＭＩＳトランジスタＱｎｖｍを含む不揮発性メモリＮＶＭはメモリ領域Ｒｎｖｍに形成され、中耐圧ＭＩＳトランジスタＱｍは中耐圧ＭＩＳ領域Ｒｍに形成され、高速ＭＩＳトランジスタＱｗは高速ＭＩＳ領域Ｒｗに形成されている。シリコン基板１には、集積回路が配置される主回路領域（第１領域）と、それ以外の周辺領域（第２領域）とを有する。そして、上記の各ＭＩＳトランジスタＱｈ，Ｑｎｖｍ，Ｑｍ，Ｑｗが配置される各領域Ｒｈ，Ｒｎｖｍ，Ｒｍ，Ｒｗは、全てシリコン基板１の主回路領域（第１領域）に含まれる。
【００２２】
本実施の形態１の高耐圧ＭＩＳトランジスタＱｈは、高耐圧ＭＩＳ領域Ｒｈに形成された以下の構成要素を有する。シリコン基板１の主面ｓ１には、浅溝（Shallow Trench）型の分離部２が形成され、活性領域３を規定している。分離部２には、後に詳しく説明するソース／ドレイン領域ｓｄ１を規定するための開口部４が形成されている。また、シリコン基板１の主面ｓ１側には、活性領域３を含むように、ｐ型導電型の半導体領域であるｐウェルｐｗ１が形成されている。また、シリコン基板１の主面ｓ１側においてｐウェルｐｗ１に内包されるようにして、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ１が形成されている。ソース／ドレイン領域ｓｄ１は、平面的に見て、分離部２の開口部４から、活性領域３の端部に達する領域に形成されている。ソース／ドレイン領域ｓｄ１において、開口部４で規定された部分には、高濃度ｎ型領域５が形成されている。
【００２３】
活性領域３を覆うようにして、高耐圧ゲート（第１ゲート）Ｇ１が形成されている。高耐圧ゲートＧ１は、高耐圧ゲート絶縁膜（第１ゲート絶縁膜）ＩＧ１を隔てて形成された高耐圧ゲート電極（ゲート電極）ＥＧ１からなる。高耐圧ゲート絶縁膜ＩＧ１は６０〜１００ｎｍ程度の酸化シリコンを主体とする絶縁膜である。高耐圧ゲート電極ＥＧ１は多結晶シリコンを主体とする導体膜である。高耐圧ゲート電極ＥＧ１の側壁には酸化シリコン膜、または、酸化シリコン膜と窒化シリコン膜との積層絶縁膜からなるサイドウォールスペーサ６が形成されている。
【００２４】
高耐圧ゲートＧ１上の一部を覆うようにして、サリサイドブロック膜（保護絶縁膜）ＳＡＢが形成されている。言い換えれば、高耐圧ゲート電極ＥＧ１の上面は、サリサイドブロック膜ＳＡＢで覆われている部分と覆われていない部分とを有する。サリサイドブロック膜ＳＡＢは、下層から順に、酸化シリコンを主体とする絶縁膜である保護酸化膜ｔ１と、窒化シリコンを主体とする絶縁膜である保護窒化膜ｔ２との積層絶縁膜である。それぞれの厚さは、例えば、保護酸化膜ｔ１が５０ｎｍ程度、保護窒化膜ｔ２が１０ｎｍ程度である。
【００２５】
シリコン基板１においてシリコンからなる領域のうち、上記のサリサイドブロック膜ＳＡＢで覆われていない部分には、金属シリサイド層ｓｃが形成されている。即ち、サリサイドブロック膜ＳＡＢに覆われていない高耐圧ゲート電極ＥＧ１の上面、および、分離部２の開口部４に位置するソース／ドレイン領域ｓｄ１（高濃度ｎ型領域５）の表面には、金属シリサイド層ｓｃが形成されている。金属シリサイド層ｓｃとは、ニッケルやコバルトなどの金属とシリコンとの化合物であり、導電率の高い層である。
【００２６】
以上が、本実施の形態１の高耐圧ＭＩＳトランジスタＱｈの構成である。
【００２７】
本実施の形態１のメモリ部ＭＩＳトランジスタＱｎｖｍは、メモリ領域Ｒｎｖｍに形成された以下の構成要素を有する。メモリ部ＭＩＳトランジスタＱｎｖｍは、上述の分離部２によって規定された活性領域３に形成されている。シリコン基板１の主面ｓ１側に、活性領域３を含むようにしてｐウェルｐｗ２が形成されている。
【００２８】
シリコン基板１の主面ｓ１上には、メモリ用ゲート（第２ゲート）Ｇ２が形成されている。メモリ用ゲートＧ２は、メモリ用ゲート絶縁膜（第２ゲート絶縁膜）ＩＧ２を隔てて形成されたメモリ用ゲート電極（ゲート電極）ＥＧ２からなる。メモリ用ゲート絶縁膜ＩＧ２は１０ｎｍ程度の酸化シリコンを主体とする絶縁膜である。メモリ用ゲート電極ＥＧ２は多結晶シリコンを主体とする導体膜である。更に、シリコン基板１の主面ｓ１から見たメモリ用ゲートＧ２の高さは、上述の高耐圧ゲートＧ１の高さよりも低い。これは、メモリ用ゲート絶縁膜ＩＧ２の方が、高耐圧ゲート絶縁膜ＩＧ１よりも薄いからである。また、メモリ用ゲート電極ＥＧ２の側壁は、上述のサイドウォールスペーサ６によって覆われている。
【００２９】
活性領域３のうち、メモリ用ゲートＧ２の側方下部のｐウェルｐｗ２に位置する領域には、ｎ型導電型の半導体領域であるエクステンション領域ｅｘ１が形成され、サイドウォールスペーサ６の側方下部のｐウェルｐｗ２に位置する領域には、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ２が形成されている。エクステンション領域ｅｘ１とソース／ドレイン領域ｓｄ２とは電気的に接続されており、前者の方が後者よりも不純物濃度が低く、かつ、浅く形成されている。
【００３０】
メモリ用ゲートＧ２を覆うようにして、上述のサリサイドブロック膜ＳＡＢが形成されている。サリサイドブロック膜ＳＡＢは、メモリ用ゲートＧ２を覆い、側方下部のソース／ドレイン領域ｓｄ２の一部を覆わないようにして形成されている。このサリサイドブロック膜ＳＡＢに覆われていない部分のソース／ドレイン領域ｓｄ２の表面には、上述の金属シリサイド層ｓｃが形成されている。本実施の形態１のメモリ用ＭＩＳトランジスタＱｎｖｍが上記のようなサリサイドブロック膜ＳＡＢを有する理由に関しては、後に詳しく説明する。
【００３１】
以上が、本実施の形態１のメモリ用ＭＩＳトランジスタＱｎｖｍの構成である。このメモリ用ＭＩＳトランジスタＱｎｖｍを含む不揮発性メモリＮＶＭの動作方法に関しては、後に詳しく説明する。
【００３２】
本実施の形態１の中耐圧ＭＩＳトランジスタＱｍは、中耐圧ＭＩＳ領域Ｒｍに形成された以下の構成要素を有する。中耐圧ＭＩＳトランジスタＱｍは、上述の分離部２によって規定された活性領域３に形成されている。シリコン基板１の主面ｓ１側に活性領域３を含むようにしてｐウェルｐｗ３が形成されている。
【００３３】
シリコン基板１の主面ｓ１上には、中耐圧ゲート（第２ゲート）Ｇ３が形成されている。中耐圧ゲートＧ３は、中耐圧ゲート絶縁膜（第２ゲート絶縁膜）ＩＧ３を隔てて形成された中耐圧ゲート電極（ゲート電極）ＥＧ３からなる。中耐圧ゲート絶縁膜ＩＧ３は１０ｎｍ程度の酸化シリコンを主体とする絶縁膜である。中耐圧ゲート電極ＥＧ３は多結晶シリコンを主体とする導体膜である。中耐圧ゲート電極ＥＧ３の側壁は、上述のサイドウォールスペーサ６によって覆われている。
【００３４】
活性領域３のうち、中耐圧ゲートＧ３の側方下部のｐウェルｐｗ３に位置する領域には、ｎ型導電型の半導体領域であるエクステンション領域ｅｘ２が形成され、サイドウォールスペーサ６の側方下部のｐウェルｐｗ３に位置する領域には、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ３が形成されている。エクステンション領域ｅｘ２とソース／ドレイン領域ｓｄ３とは電気的に接続されており、前者の方が後者よりも不純物濃度が低く、かつ、浅く形成されている。
【００３５】
中耐圧ゲート電極ＥＧ３の上面、および、ソース／ドレイン領域ｓｄ３の上面には、上述の金属シリサイド層ｓｃが形成されている。
【００３６】
以上が、本実施の形態１の中耐圧ＭＩＳトランジスタＱｍの構成である。
【００３７】
本実施の形態１の高速ＭＩＳトランジスタＱｗは、高速ＭＩＳ領域Ｒｗに形成された以下の構成要素を有する。高速ＭＩＳトランジスタＱｗは、上述の分離部２によって規定された活性領域３に形成されている。シリコン基板１の主面ｓ１側に活性領域３を含むようにしてｐウェルｐｗ４が形成されている。
【００３８】
シリコン基板１の主面ｓ１上には、高速ゲート（第２ゲート）Ｇ４が形成されている。高速ゲートＧ４は、高速ゲート絶縁膜（第２ゲート絶縁膜）ＩＧ４を隔てて形成された高速ゲート電極（ゲート電極）ＥＧ４からなる。高速ゲート絶縁膜ＩＧ４は３ｎｍ程度の酸化シリコンを主体とする絶縁膜である。高速ゲート電極ＥＧ４は多結晶シリコンを主体とする導体膜である。高速ゲート電極ＥＧ４の側壁は、上述のサイドウォールスペーサ６によって覆われている。
【００３９】
活性領域３のうち、高速ゲートＧ４の側方下部のｐウェルｐｗ４に位置する領域には、ｎ型導電型の半導体領域であるエクステンション領域ｅｘ３が形成され、サイドウォールスペーサ６の側方下部のｐウェルｐｗ４に位置する領域には、ｎ型導電型の半導体領域であるソース／ドレイン領域ｓｄ４が形成されている。エクステンション領域ｅｘ３とソース／ドレイン領域ｓｄ４とは電気的に接続されており、前者の方が後者よりも不純物濃度が低く、かつ、浅く形成されている。
【００４０】
高速ゲート電極ＥＧ４の上面、および、ソース／ドレイン領域ｓｄ４の上面には、上述の金属シリサイド層ｓｃが形成されている。
【００４１】
以上が、本実施の形態１の高速ＭＩＳトランジスタＱｗの構成である。
【００４２】
更に、シリコン基板１上には、上記の構成を覆うようにして、窒化シリコンを主体とする絶縁膜からなるエッチングストップ膜（接続孔加工用窒化膜）ＳＡＣが形成されている。その上に、上記の構成を埋め込むようにして、酸化シリコンを主体とする絶縁膜からなる層間絶縁膜ＩＬが形成されている。言い換えれば、エッチングストップ膜ＳＡＣは層間絶縁膜ＩＬよりも下の層として形成されている。ここで、本実施の形態１の層間絶縁膜ＩＬは、同じ酸化シリコン膜からなる二層構造となっている。この二層は、本実施の形態１の製造方法によってその有用性が示される。ここでは、便宜上、第１層間絶縁膜ＩＬａおよび第２層間絶縁膜ＩＬｂと示す。
【００４３】
層間絶縁膜ＩＬを貫通するようにして、導電性のコンタクトプラグｃｐが形成されている。コンタクトプラグｃｐは、金属シリサイド層ｓｃが形成されたソース・ドレイン領域ｓｄ１の表面（シリコン基板１の主面ｓ１）、または、金属シリサイド層ｓｃが形成された各ゲートＧ１，Ｇ３，Ｇ４に達するようにして形成されている。コンタクトプラグｃｐはタングステンを主体とする導体膜からなり、層間絶縁膜ＩＬとの界面にバリアメタルとしてチタン／窒化チタンの積層膜を有していても良い。
【００４４】
層間絶縁膜ＩＬの上面には、金属配線ｍｗが形成されている。金属配線ｍｗは、コンタクトプラグｃｐに電気的に接続するようにして形成され、所望の回路構成となるように各端子を接続している。金属配線ｍｗはアルミニウムを主体とする導体膜からなり、その上下面にバリアメタルとしてチタン／窒化チタンの積層膜を有していても良い。
【００４５】
次に、メモリ用ＭＩＳトランジスタＱｎｖｍを有する不揮発性メモリＮＶＭの動作方法について説明する。上記図２および上記図３（ｂ）で示した不揮発性メモリＮＶＭの構成および動作方法に関しては、例えば、本出願人らが以前に出願した特願２００７−１７４６８３号に記載されている。動作方法に関しては、当該出願明細書の段落番号［００５０］〜［００５６］に記載されたものと同様であり、即ち、以下で説明する通りである。
【００４６】
データの書き込み時には、書き込み対象となるセル（選択セル）において、不揮発性メモリＮＶＭの容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば９Ｖ程度の正の制御電圧を印加する。非選択セルにつながる制御ゲート配線には、例えば０Ｖの電圧を印加する。また、選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば−９Ｖ程度の負の電圧を印加する。非選択セルにつながるデータ書き込み・消去用のビット線には、例えば０Ｖの電圧を印加する。また、選択線（選択トランジスタＱＳのゲート）、ソース線（読み出しトランジスタＱＲのソース）、および、データ書き込み用のビット線（選択トランジスタＱＳのソース）に、例えば０Ｖの電圧を印加する。これにより、選択した不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極ＦＧに、チャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
【００４７】
データの一括消去時には、複数セルの不揮発性メモリＮＶＭに渡って、その容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば−９Ｖ程度の負の制御電圧を印加する。また、選択セルのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば９Ｖ程度の負の電圧を印加する。また、選択線、ソース線およびデータ書き込み用のビット線に、例えば０Ｖを印加する。これにより、データ一括消去を行う複数の不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極ＦＧに蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数セルの不揮発性メモリＮＶＭのデータを一括消去する。
【００４８】
なお、ここでは、浮遊ゲート電極ＦＧの電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極ＦＧに電子を注入することをデータ消去と定義することもできる。
【００４９】
データ・ビット単位消去時には、選択セルの不揮発性メモリＮＶＭの容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば−９Ｖ程度の負の制御電圧を印加する。非選択セルの制御ゲート配線には、例えば０Ｖの電圧を印加する。また、選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば９Ｖ程度の正の電圧を印加する。非選択セルのデータ書き込み・消去用のビット線には、例えば０Ｖの電圧を印加する。また、選択線、ソース線およびデータ書き込み用のビット線に、例えば０Ｖを印加する。これにより、データ消去対象の選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極ＦＧに蓄積された電子を、チャネル全面のＦＮトンネル電流により放出し、選択セルの不揮発性メモリＮＶＭのデータを消去する。
【００５０】
データ読み出し時には、選択セルの不揮発性メモリＮＶＭの容量部ＣＡの他方の電極が接続されている制御ゲート配線に、例えば３Ｖの制御電圧を印加する。非選択セルの制御ゲート配線には、例えば０Ｖの電圧を印加する。また、選択セルの不揮発性メモリＮＶＭのデータ書き込み・消去用の容量部ＣＷＥの一方の電極が電気的に接続されているデータ書き込み・消去用のビット線に、例えば０Ｖ程度の電圧を印加する。また、選択セルの不揮発性メモリＮＶＭの選択トランジスタＱＳのゲート電極が電気的に接続されている選択線に、例えば３Ｖ程度の電圧を印加する。そして、データ書き込み用のビット線に、例えば１Ｖ程度の電圧を印加する。更に、ソース線に、例えば０Ｖを印加する。これにより、データ読み出し対象の不揮発性メモリＮＶＭの読み出しトランジスタＱＲをオン条件とし、その読み出しトランジスタＱＲのチャネルにドレイン電流が流れるか否かにより、選択セルに記憶されているデータが０／１のいずれなのかを読み出す。
【００５１】
以上が、本実施の形態１の不揮発性メモリＮＶＭの動作方法である。上述のデータ書き込み・消去用の容量部ＣＷＥはＭＩＳトランジスタの構造を有しており、図３（ｂ）の断面図では、これをメモリ用トランジスタＱｎｖｍとして示している。
【００５２】
本実施の形態１のメモリ用トランジスタＱｎｖｍでは、上述のように、メモリ用ゲートＧ１を覆うようにして、サリサイドブロック膜ＳＡＢが形成されている。これは、後の工程で詳しく説明するように、金属シリサイド層ｓｃを自己整合的に形成（サリサイド形成）するさいのブロック膜として用いる。この目的からは、保護酸化膜ｔ１を形成すれば十分である。一方、本実施の形態１では、保護酸化膜ｔ１上に保護窒化膜ｔ２を形成し、これらの積層膜をサリサイドブロック膜ＳＡＢとする方がより好ましい。その理由は、上記特願２００７−１７４６８３の明細書の段落［００３２］〜［００３４］に記載されている窒化シリコン膜４ａの説明と同様である。即ち、サリサイドブロック膜ＳＡＢとして保護窒化膜ｔ２を形成することで、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止することができる。
【００５３】
以上が本実施の形態１の半導体装置の構成である。各構成要素が有する効果に関しては、以下に示す製造工程の中で詳しく説明する。図４〜図１３を用いて、本実施の形態１の半導体装置の製造方法を説明する。各図で示すシリコン基板１上の領域は、上記図３で示した領域と対応している。
【００５４】
まず、図４に示すように、シリコン基板１の主面ｓ１に、ＳＴＩ（Shallow Trench Isolation）構造の分離部２を形成する。分離部２により、上記図１〜図３を用いて説明した活性領域３が規定される。ここでは、まず、フォトリソグラフィ法によってパターニングしたフォトレジスト膜（図示しない）などをエッチングマスクとして、シリコン基板１に異方性エッチングを施すことで溝を形成する。続いて、この溝を含むシリコン基板１の主面ｓ１上に酸化シリコン膜を形成する。その後、酸化シリコン膜に表面研磨を施すことで溝内に埋め込み、ＳＴＩ構造の分離部２を形成する。
【００５５】
続いて、シリコン基板１の主面ｓ１側に、各導電型の半導体領域を形成する。この工程では、各領域Ｒｈ，Ｒｎｖｍ，Ｒｍ，Ｒｓのｐウェルｐｗ１，ｐｗ２，ｐｗ３，ｐｗ４、および、高耐圧ＭＩＳ領域Ｒｈのソース／ドレイン領域ｓｄ１を形成する。ここでは、まず、フォトリソグラフィ法によってパターニングしたフォトレジスト膜（図示しない）をイオン注入マスクとして、各領域に所望のイオン注入を施すことで、シリコン基板１に不純物イオンを導入する。その後、適宜熱処理を施し、不純物イオンを活性化または拡散させることで、各半導体領域を形成する。上記工程において、イオン注入条件や熱処理条件が同様であれば、工程を共有しても良い。これにより、工程数を削減できる。また、チャネル領域の不純物濃度を調整するためのイオン注入工程も、本工程において行っても良い。
【００５６】
次に、図５に示すように、シリコン基板１の主面ｓ１上に、酸化シリコンを主体とする絶縁膜であるゲート絶縁膜ＩＧを形成する。ゲート絶縁膜ＩＧは、熱酸化法、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって形成する。また、ゲート絶縁膜ＩＧは、各領域によって膜厚が異なるようにして形成する。より具体的には、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍには同程度の膜厚で、かつ、高速ＭＩＳ領域Ｒｗよりも厚くなるようにしてゲート絶縁膜ＩＧを形成する。更に、高耐圧ＭＩＳ領域Ｒｈには、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍよりも厚くなるようにしてゲート絶縁膜ＩＧを形成する。例えば、高耐圧ＭＩＳ領域Ｒｈには６０〜１００ｎｍ程度、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍには１０ｎｍ程度、高速ＭＩＳ領域Ｒｗには３ｎｍ程度のゲート絶縁膜ＩＧを形成する。
【００５７】
これには、まず、シリコン基板１上にゲート絶縁膜ＩＧを熱酸化法またはＣＶＤ法などにより形成する。その後、フォトリソグラフィ法やエッチング法などにより、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧを加工する。その後、フォトリソグラフィ法やエッチング法などによりメモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍおよび高速ＭＩＳ領域Ｒｗのゲート絶縁膜ＩＧを除去する。次に、熱酸化法を用いることで、シリコン基板１上のメモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍおよび高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成する。このとき、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧ下のシリコン基板１も酸化される。その後、フォトリソグラフィ法やエッチング法などにより、高速ＭＩＳ領域Ｒｗのゲート絶縁膜ＩＧを除去する。次に、熱酸化法を用いることで、高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成する。このとき、高耐圧ＭＩＳ領域Ｒｈ、メモリ領域Ｒｎｖｍ、および、中耐圧ＭＩＳ領域Ｒｍのゲート絶縁膜ＩＧ下のシリコン基板１も酸化される。
【００５８】
このようにして、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧとしては、当該領域にゲート絶縁膜ＩＧを形成した際の酸化シリコン膜、メモリ領域Ｒｎｖｍおよび中耐圧ＭＩＳ領域Ｒｍにゲート絶縁膜ＩＧを形成した際の酸化シリコン膜、そして、高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成した際の酸化シリコン膜が積層されて形成されている。また、メモリ領域Ｒｎｖｍまたは中耐圧ＭＩＳ領域Ｒｍのゲート絶縁膜ＩＧとしては、当該領域にゲート絶縁膜ＩＧを形成した際の酸化シリコン膜と、高速ＭＩＳ領域Ｒｗにゲート絶縁膜ＩＧを形成した際の酸化シリコン膜が積層されて形成されている。また、高速ＭＩＳ領域Ｒｗには、当該領域にゲート絶縁膜ＩＧを形成した際の酸化シリコン膜が形成されている。
【００５９】
次に、図６に示すように、シリコン基板１の主面ｓ１上に多結晶シリコンを主体とする導体膜であるゲート導体膜ＥＧを形成する。これには、ＣＶＤ法などによって多結晶シリコン膜を形成する。なお、前工程までに形成または加工したゲート絶縁膜ＩＧのうち、高耐圧ＭＩＳ領域Ｒｈのゲート絶縁膜ＩＧを、高耐圧ゲート絶縁膜ＩＧ１と記載する。
【００６０】
続いて、フォトリソグラフィ法やエッチング法などにより、各領域においてゲート導体膜ＥＧまたはその下層のゲート絶縁膜ＩＧを加工する。
【００６１】
高耐圧ＭＩＳ領域Ｒｈでは、少なくとも活性領域３を覆うように、かつ、高耐圧ゲート絶縁膜ＩＧ１上に配置するようにゲート導体膜ＥＧを加工して、高耐圧ゲート電極ＥＧ１を形成する。このようにして、高耐圧ゲート絶縁膜ＩＧ１および高耐圧ゲート電極ＥＧ１からなる高耐圧ゲートＧ１を形成する。
【００６２】
また、メモリ領域Ｒｎｖｍでは、活性領域３の一部と平面的に重なる位置に配置するように、ゲート導体膜ＥＧおよびゲート絶縁膜ＩＧを加工することで、それぞれ、メモリ用ゲート電極ＥＧ２およびメモリ用ゲート絶縁膜ＩＧ２を形成する。このようにして、メモリ用ゲート絶縁膜ＩＧ２およびメモリ用ゲート電極ＥＧ２からなるメモリ用ゲートＧ２を形成する。
【００６３】
また、中耐圧ＭＩＳ領域Ｒｍでは、活性領域３の一部と平面的に重なる位置に配置するように、ゲート導体膜ＥＧおよびゲート絶縁膜ＩＧを加工することで、それぞれ、中耐圧ゲート電極ＥＧ３および中耐圧ゲート絶縁膜ＩＧ３を形成する。このようにして、中耐圧ゲート絶縁膜ＩＧ３および中耐圧ゲート電極ＥＧ３からなる中耐圧ゲートＧ３を形成する。
【００６４】
また、高速ＭＩＳ領域Ｒｗでは、活性領域３の一部と平面的に重なる位置に配置するように、ゲート導体膜ＥＧおよびゲート絶縁膜ＩＧを加工することで、それぞれ、高速ゲート電極ＥＧ４および高速ゲート絶縁膜ＩＧ４を形成する。このようにして、高速ゲート絶縁膜ＩＧ４および高速ゲート電極ＥＧ４からなる高速ゲートＧ４を形成する。
【００６５】
以上の工程を経て形成された各ゲートＧ１〜Ｇ４は、シリコン基板１の主面ｓ１から見た高さが異なる。なぜなら、各ゲート電極ＥＧ１〜ＥＧ４の膜厚は同じで、各ゲート絶縁膜ＩＧ１〜ＩＧ４の膜厚が異なるからである。より具体的には、メモリ用ゲートＧ２および中耐圧ゲートＧ３は同程度の高さであり、かつ、高速ゲートＧ４よりも高く、高耐圧ゲートＧ１はメモリ用ゲートＧ２および中耐圧ゲートＧ３よりも高い。
【００６６】
次に、図７に示すように、メモリ用ゲートＧ２、中耐圧ゲートＧ３、および、高速ゲートＧ４の側方下部に位置するシリコン基板１の主面ｓ１側に、エクステンション領域ｅｘ１，ｅｘ２，ｅｘ３を形成する。ここでは、メモリ用ゲートＧ２の側方下部にはエクステンション領域ｅｘ１を形成し、中耐圧ゲートＧ３の側方下部にはエクステンション領域ｅｘ２を形成し、高速ゲートＧ４の側方下部にはエクステンション領域ｅｘ３を形成する。これらは、フォトリソグラフィ法などによって形成するフォトレジスト膜（図示しない）、および、各ゲート電極をイオン注入マスクとして、イオン注入を施すことで形成する。
【００６７】
その後、メモリ用ゲートＧ２、中耐圧ゲートＧ３、および、高速ゲートＧ４の側壁を覆うようにして、サイドウォールスペーサ６を形成する。これには、まず、シリコン基板１の主面ｓ１を覆うようにして酸化シリコン膜を堆積する。その後、シリコン基板１の主面ｓ１に向かう方向に全面的に異方性エッチングを施す（エッチバックする）。これにより、段差部であった各ゲートの側壁を覆っていた部分の酸化シリコン膜を残し、サイドウォールスペーサ６を形成できる。
【００６８】
続いて、高耐圧ＭＩＳ領域Ｒｈにおける分離部２の開口部４のシリコン基板１の主面ｓ１、および、メモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍ、および、高速ＭＩＳ領域Ｒｗにおける、サイドウォールスペーサ６の側方下部に位置するシリコン基板１の主面ｓ１に、それぞれ、高濃度ｎ型領域５、および、ソース／ドレイン領域ｓｄ２，ｓｄ３，ｓｄ４を形成する。ここでは、高耐圧ＭＩＳ領域Ｒｈの開口部４に高濃度ｎ型領域５を形成し、メモリ領域Ｒｎｖｍにソース／ドレイン領域ｓｄ２を形成し、中耐圧ＭＩＳ領域Ｒｍにソース／ドレイン領域ｓｄ３を形成し、高速ＭＩＳ領域Ｒｗにソース／ドレイン領域ｓｄ５を形成する。これらは、フォトリソグラフィ法などによって形成するフォトレジスト膜（図示しない）、および、各ゲート電極とサイドウォールスペーサ６とをイオン注入マスクとして、イオン注入を施すことで形成する。
【００６９】
以上の工程によって、高耐圧ＭＩＳ領域Ｒｈ、メモリ領域Ｒｎｖｍ、中耐圧ＭＩＳ領域Ｒｍ、および、高速ＭＩＳ領域Ｒｗに、それぞれ、高耐圧ＭＩＳトランジスタＱｈ、メモリ部ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタＱｍ、および、高速ＭＩＳトランジスタＱｗの基本構成を形成したことになる。
【００７０】
次に、図８に示すように、メモリゲートＧ２を覆うようにして、サリサイドブロック膜ＳＡＢを形成する。これには、まず、シリコン基板１の主面ｓ１を覆うようにして、順に保護酸化膜ｔ１と保護窒化膜ｔ２とをＣＶＤ法などによって形成する。その後、フォトリソグラフィ法およびエッチング法などによって、メモリ用ゲートＧ２を覆うようにしてサリサイドブロック膜ＳＡＢを残し、他の部分は除去する。ここで、本実施の形態１の製造方法では、各ゲートのうち最も高いゲートである高耐圧ゲートＧ１を覆うサリサイドブロック膜ＳＡＢに関しても、少なくともその一部を覆うようにして残す。なお、メモリ用ゲートＧ２を覆うようにしてサリサイドブロック膜を残す理由に関しては、上述の通りである。本実施の形態１の製造法で、更に高耐圧ゲートＧ１上にもサリサイドブロック膜ＳＡＢを残す理由に関しては、後に詳細を述べる。
【００７１】
次に、図９に示すように、サリサイドブロック膜ＳＡＢに覆われていない部分の各ゲートの上面およびシリコン基板１の主面ｓ１に、金属シリサイド層ｓｃを形成する。サリサイドブロック膜ＳＡＢに覆われていない部分の各ゲートとは、より具体的には、高耐圧ゲートＧ１のうちサリサイドブロック膜ＳＡＢに覆われていない部分、中耐圧ゲートＧ３、および、高速ゲートＧ４であり、これらの上面に金属シリサイド層ｓｃを形成する。また、サリサイドブロック膜ＳＡＢに覆われていない部分のシリコン基板１の主面ｓ１とは、各領域Ｒｈ，Ｒｎｖｍ，Ｒｍ，Ｒｗのソース／ドレイン領域ｓｄ１，ｓｄ２，ｓｄ３，ｓｄ４の上面であり、これらの箇所に金属シリサイド層ｓｃを形成する。なお、サリサイドブロック膜ＳＡＢに覆われていなくても、例えば分離部２やサイドウォールスペーサ６など酸化シリコン膜からなる部分など、シリコン以外の材料からなる部分には、金属シリサイド層ｓｃは形成しない。
【００７２】
上記の金属シリサイド層ｓｃは自己整合的に形成する。その工程は以下の通りである。まず、シリコン基板１の主面ｓ１を覆うようにして、例えばコバルト膜などの金属膜をスパッタリング法などによって堆積する。その後、熱処理を施す。このとき、金属膜とゲートや基板などのシリコンとが接触している部分で合金化（金属シリサイド化）が起こり、金属シリサイドが形成される。その後、金属シリサイドとならなかった金属膜を除去することで、金属膜とシリコンとが接触している部分に金属シリサイド層ｓｃを形成する。このような金属シリサイド層ｓｃの形成方法を、サリサイド（Salicide：Self Align Silicide）法という。そして、金属シリサイド層ｓｃを形成したくない部分には、上記図８の工程のように、金属膜を形成する前にサリサイドブロック膜ＳＡＢを形成しておく。これにより、サリサイドブロック膜ＳＡＢを形成した部分の金属膜との接触を防ぐことにより、当該部分の金属シリサイド化を防ぐ。なお、サリサイドブロック膜ＳＡＢに覆われていなくても、例えば分離部２やサイドウォールスペーサ６など酸化シリコン膜からなる部分など、シリコン以外の材料からなる部分では金属シリサイド化反応は起こらず、金属シリサイド層ｓｃは形成されない。
【００７３】
次に、図１０に示すように、シリコン基板１の主面ｓ１を、エッチングストップ膜ＳＡＣおよび層間絶縁膜ＩＬによって順に覆う。エッチングストップ膜ＳＡＣは、後に層間絶縁膜ＩＬにコンタクトホールを形成するための異方性エッチング工程において、エッチングストップ膜として用いる。層間絶縁膜ＩＬは、酸化シリコンを主体とする絶縁膜を、例えばＣＶＤ法などによって堆積することで形成する。エッチングストップ膜ＳＡＣは、この酸化シリコン膜とのエッチング選択比が高い材料として、窒化シリコンを主体とする絶縁膜を、例えばＣＶＤ法などによって堆積する。ここで、エッチングストップ膜ＳＡＣの下にサリサイドブロック膜ＳＡＢを備える領域では、厚い窒化シリコン膜を備えた領域となる。なぜなら、サリサイドブロック膜ＳＡＢの上層は窒化シリコン膜からなる保護窒化膜ｔ２であり、その上に同じく窒化シリコン膜からなるエッチングストップ膜ＳＡＣを形成するからである。
【００７４】
次に、図１１に示すように、層間絶縁膜ＩＬを平坦化するために、上面から研磨する。ここでは、化学的機械的研磨（ＣＭＰ：Chemical Vapor Deposition）法によって表面研磨を施す。
【００７５】
本実施の形態１の半導体装置の製造方法では、このＣＭＰによる層間絶縁膜ＩＬの研磨工程において、サリサイドブロック膜ＳＡＢをストップ膜として適用する。より具体的には、層間絶縁膜ＩＬに対してＣＭＰを施し、サリサイドブロック膜ＳＡＢに達するまで層間絶縁膜ＩＬを研磨する。即ち、本実施の形態１の製造方法では、層間絶縁膜ＩＬに対するＣＭＰを例えば時間などによって制御するのではなく、サリサイドブロック膜ＳＡＢという決まった構成の位置に達するまでＣＭＰを施すようにしている。特に、本実施の形態１の工程では、高耐圧ゲートＧ１の高さが他のゲートよりも高く形成されている。従って、ＣＭＰによる層間絶縁膜ＩＬの研磨は、どの領域のサリサイドブロック膜ＳＡＢ（例えばメモリ用ゲートＧ２を覆う部分）よりも先に、高耐圧ゲートＧ１の上面に形成されているサリサイドブロック膜ＳＡＢに達する。このように、本工程では、高耐圧ゲートＧ１上面のサリサイドブロック膜ＳＡＢに達するまで、層間絶縁膜ＩＬを研磨する。このような工程を含む製造方法とすることの効果は、後に詳しく説明する。
【００７６】
次に、図１２に示すように、前工程でＣＭＰ研磨により平坦化した層間絶縁膜ＩＬの上面に、更に層間絶縁膜ＩＬを積み増す。ここでは、便宜上、始めに堆積し、前工程でＣＭＰ研磨を施した層間絶縁膜ＩＬを第１層間絶縁膜ＩＬａと表記し、本工程で積みました層間絶縁膜ＩＬを第２層間絶縁膜ＩＬｂと表記する。第２層間絶縁膜ＩＬｂは、第１層間絶縁膜ＩＬａと同じ材料、同じ方法によって形成する。下地の第１層間絶縁膜ＩＬａに表面研磨を施して平坦化しているため、積み増した第２層間絶縁膜ＩＬｂの表面も平坦性を維持できる。この第２層間絶縁膜ＩＬｂは、後の工程で層間絶縁膜ＩＬ上に形成する金属配線および各ゲート間の耐圧を上げるために形成する。
【００７７】
次に、図１３に示すように、層間絶縁膜ＩＬを貫通し、シリコン基板１の主面ｓ１または各ゲートのうち、金属シリサイド層ｓｃを形成した部分に達するようなコンタクトプラグｃｐを形成する。これには、まず、フォトリソグラフィ法や異方性エッチング法などによって、層間絶縁膜ＩＬを貫通して金属シリサイド層ｓｃに達するようなコンタクトホール（接続孔）ＣＨを形成する。その際、層間絶縁膜ＩＬの下層に形成したエッチングストップ膜ＳＡＣをエッチストッパ（エッチング停止層）として用いる。これにより、シリコン基板１などへのオーバーエッチングを防ぐことができる。続いて、コンタクトホールＣＨを埋めるようにタングステンなどの導体膜を堆積し、表面研磨を施すことで、コンタクトホールＣＨ内のみに導体膜を埋め込むことで、コンタクトプラグｃｐを形成する。なお本工程では、上記図３などを用いて説明したバリアメタルを形成しても良い。
【００７８】
続いて、層間絶縁膜ＩＬ上に、コンタクトプラグｃｐと電気的に接続するようにして金属配線ｍｗを形成する。これには、アルミニウムなどの金属膜を堆積した後、フォトリソグラフィ法やエッチング法などによってパターニングすることで、所望の形状の金属配線ｍｗを形成する。本実施の形態１の製造方法では、第２層間絶縁膜ＩＬｂを積み増してから、金属配線ｍｗを形成するため、金属配線ｍｗの下面と高耐圧ゲートＧ１の上面とは、少なくとも、サリサイドブロック膜ＳＡＢの膜厚よりも大きい距離だけ、層間絶縁膜ＩＬによって隔離されている。なお本工程では、上記図３などを用いて説明したバリアメタルを形成しても良い。以上の工程によって、高耐圧ＭＩＳトランジスタＱｈ、メモリ部ＭＩＳトランジスタＱｎｖｍ、中耐圧ＭＩＳトランジスタ、および、高速ＭＩＳトランジスタＱｗを有する半導体装置を製造する。以上が本実施の形態１の半導体装置の製造方法である。
【００７９】
本実施の形態１の半導体装置の製造方法では、上記図１１を用いて説明したように、層間絶縁膜ＩＬを研磨する際に、時間等で研磨量を制御するのではなく、高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢに達するまで研磨を施す。このように、本実施の形態１の製造方法では、高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢといった所定の位置まで意図的に研磨を施す。これにより、研磨レートのばらつきなどによる研磨後の層間膜厚のばらつきを起こり難くすることができる。なぜなら、本実施の形態１の製造方法によれば、ＣＭＰによる層間絶縁膜ＩＬの研磨は、時間で設定して停止するのではなく、所定の構成要素であるサリサイドブロック膜ＳＡＢによって停止するからである。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性を向上させることができる。
【００８０】
更に、本実施の形態１の半導体装置の製造方法では、高さに差のあるゲートを有する半導体装置において、最も高いゲート（高耐圧ゲートＧ１）の上面にサリサイドブロック膜ＳＡＢを形成する工程を説明した。これにより、ＣＭＰによる層間絶縁膜ＩＬの研磨工程において、標高の高いゲートなどを削り込み難くすることができる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００８１】
また、本実施の形態１の半導体装置の製造方法では、上記のＣＭＰによる層間絶縁膜ＩＬの研磨を、サリサイドブロック膜ＳＡＢによって停止する工程を説明した。ここでは、サリサイドブロック膜ＳＡＢによらず、層間絶縁膜ＩＬの研磨を停止することができる層であれば、他の停止層を適用しても同様に効果的である。より具体的には、酸化シリコン膜からなる層間絶縁膜ＩＬのエッチングに対して選択性の高い、例えば窒化シリコン膜などであれば、ＣＭＰ停止層として形成して同様に効果的である。ただし、本実施の形態１の製造方法では、上記のようなサリサイドブロック膜ＳＡＢを適用する方が、よりこのましい。理由を以下で説明する。サリサイドブロック膜ＳＡＢは、金属シリサイド層ｓｃを選択的に形成するための、金属シリサイド化反応のブロック膜としての機能を持っている。これは本来、ＣＭＰ停止層としての機能とは関係ない。本実施の形態１では、そのようなサリサイドブロック膜ＳＡＢを併用して、ＣＭＰ停止層に適用する方法を説明している。即ち、新たな層を導入することなく、ＣＭＰ停止層として効果的なサリサイドブロック膜ＳＡＢを形成できる。これにより、半導体装置の製造方法の工程数を削減できる。
【００８２】
また、本実施の形態１の半導体装置の製造方法では、上記図２で説明したような不揮発性メモリＮＶＭを構成するメモリ用ゲートＧ２を、同じシリコン基板１上に形成する例を説明した。上記の効果は、不揮発性メモリＮＶＭを持たない半導体装置の製造方法に適用しても効果的である。ただし、サリサイドブロック膜ＳＡＢをより効率的に形成するという観点からは、上記図２のような不揮発性メモリＮＶＭを有する半導体装置の製造方法に適用して、より効果的である。その理由は、以下の通りである。上記図２を用いて説明したように、不揮発性メモリＮＶＭのメモリ用ゲートＧ２は、特に保護窒化膜ｔ２を有するサリサイドブロック膜ＳＡＢで覆われた構造とすることがより好適である。即ち、このような不揮発性メモリＮＶＭを有する半導体装置には、保護窒化膜ｔ２を備えたサリサイドブロック膜ＳＡＢを形成する工程が含まれている。従って、本実施の形態１の製造工程においても、このようなサリサイドブロック膜ＳＡＢを最も標高の高いゲート（高耐圧）の上面にも残すようにパターニングすれば、上記の効果を発現し得るようなＣＭＰの停止層として適用できる。即ち、新たに工程を追加することなく、本実施の形態１の製造方法を実施できる。これにより、半導体装置の製造方法の工程数を削減できる。
【００８３】
また、本実施の形態１の半導体装置の製造方法では、サリサイドブロック膜ＳＡＢの上層であり、層間絶縁膜ＩＬの下層である位置に、エッチングストップ膜ＳＡＣを形成している。上述のように、エッチングストップ膜ＳＡＣはコンタクトホールＣＨの形成のために適用した膜であり、上記の層間絶縁膜ＩＬのＣＭＰにおける効果を得るためには必須ではない。ただし、サリサイドブロック膜ＳＡＢを構成する保護窒化膜ｔ２としての窒化シリコン膜を、見かけ上さらに厚くできるという観点から、エッチングストップ膜ＳＡＣを形成することは、より好ましい。より具体的には以下の通りである。上記の効果は、層間絶縁膜ＩＬをＣＭＰにより研磨する工程において、サリサイドブロック膜ＳＡＢを用いてその研磨を停止させることで発現する。そこで、そのサリサイドブロック膜ＳＡＢとエッチングストップ膜ＳＡＣとを合わせて配置することで、見かけ上、窒化シリコン膜が更に厚くなり、ＣＭＰの停止層としてより効果的である。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００８４】
なお、高耐圧ゲートＧ１上にはサリサイドブロック膜ＳＡＢを形成せず、エッチングストップ膜ＳＡＣをＣＭＰ停止層として用いる構成も考え得る。以下の観点から、本実施の形態１のように、サリサイドブロック膜ＳＡＢをＣＭＰ停止層として用いるのが望ましい。第１に、エッチングストップ膜ＳＡＣは、上記図１３を用いて説明したように、コンタクトホールＣＨを形成する際のエッチングストッパとして用い、その工程から要求される膜厚を有するように形成される。従って、エッチングストップ膜ＳＡＣを層間絶縁膜ＩＬの研磨の際にＣＭＰ停止層として適用し、目減りしてしまうのは好ましくない。第２に、高耐圧ゲートＧ１の上面にサリサイドブロック膜ＳＡＢを形成しない場合、高耐圧ゲートＧ１上にはエッチングストップ膜ＳＡＣが直接形成されることになる。このようなエッチングストップ膜ＳＡＣをＣＭＰ停止層として適用した場合、層間絶縁膜ＩＬの研磨が高耐圧ゲートＧ１にまで及ぶリスクが高くなる。従って、エッチングストップ膜ＳＡＣを単体でＣＭＰ停止層として用いるのではなく、本実施の形態１の半導体装置の製造方法のように、サリサイドブロック膜ＳＡＢ、または、サリサイドブロック膜ＳＡＢとエッチングストップ膜ＳＡＣとの積層膜をＣＭＰ停止層として用いる方が、より効果的である。
【００８５】
また、本実施の形態１では、高さの異なる複数のＭＩＳトランジスタを有する半導体装置およびその製造方法を説明したが、高さが同程度であるＭＩＳトランジスタを有する半導体およびその製造方法に適用しても、同様に効果的である。ただし、例えば、上面にサリサイドブロック膜ＳＡＢを形成しないゲートへのＣＭＰによる削り込みの影響を考慮した場合、高さに差があり、最も高いゲートの上面にサリサイドブロック膜ＳＡＢを形成し得る本実施の形態１のような半導体装置の製造方法に適用した方が、より効果的である。
【００８６】
また、本実施の形態１の製造方法では、上記図１２の工程で説明したように、金属配線ｍｗと各ゲートとの耐圧を向上させるために、層間絶縁膜ＩＬを積み増す（第２層間絶縁膜ＩＬｂ）。一方、以下のような他の工程によっても、耐圧を確保することができる。
【００８７】
図１４は、上記図７に続く工程であり、上記図８の工程と同様にしてサリサイドブロック膜ＳＡＢを形成する工程を示している。ここでは特に、サリサイドブロック膜ＳＡＢを構成する下層の保護酸化膜ｔ１を８０〜１２０ｎｍ程度、上層の保護窒化膜ｔ２を２０〜３０ｎｍ程度の膜厚となるように厚く形成する。
【００８８】
続いて、上記図９〜上記図１１で説明した工程と同様の工程により、エッチングストップ膜ＳＡＣおよび層間絶縁膜ＩＬを形成し、ＣＭＰ法により層間絶縁膜ＩＬを研磨する。このとき、ＣＭＰによる層間絶縁膜ＩＬの研磨は、サリサイドブロック膜ＳＡＢを停止層として、サリサイドブロック膜ＳＡＢに達したところで止める。
【００８９】
次に、図１５に示すように、上記図１３で示した方法と同様にして、コンタクトプラグｃｐおよび金属配線ｍｗを形成する。ここでは、上記図１２で説明したような層間絶縁膜ＩＬの積み増しは行わない。即ち、この製法によれば、金属配線ｍｗの下面と高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢの上面とは、同じ高さに配置される。この方法では、層間絶縁膜ＩＬを積み増さなくても、サリサイドブロック膜ＳＡＢを十分厚く形成しているため、金属配線ｍｗと各ゲートとの間の耐圧は確保できる。このように、層間絶縁膜ＩＬを積み増さないことで、工程数をより削減できる。また、ＣＭＰ工程を終えたままの層間絶縁膜ＩＬにコンタクトプラグｃｐおよび金属配線ｍｗを形成することから、より平坦な状態で加工を施すことができる。また、コンタクトホールＣＨを形成する層間絶縁膜ＩＬはより薄くなるから、コンタクトホールＣＨのアスペクト比がより小さくなり、加工精度をより向上させることができる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００９０】
一方、金属配線ｍｗと各ゲートとの間の耐圧確保が重要な半導体素子である場合などには、上述のように、層間絶縁膜ＩＬを積み増す方法とした方が好適である。その場合にも、サリサイドブロック膜ＳＡＢを厚く形成することは、より強固なＣＭＰ停止層として機能させることができ、より効果的である。
【００９１】
また、上述のように、本実施の形態１のサリサイドブロック膜ＳＡＢは、金属シリサイド層ｓｃを形成させない領域に形成する膜であり、その厚さが他の工程に及ぼす影響は小さい。従って、サリサイドブロック膜ＳＡＢの設定膜厚の自由度は、例えばコンタクトホールＣＨのエッチングストッパとして用いるエッチングストップ膜ＳＡＣなどと比較して高い。この観点からも、エッチングストップ膜ＳＡＣを単体でＣＭＰ停止層として用いるのではなく、本実施の形態１の半導体装置の製造方法のように、サリサイドブロック膜ＳＡＢ、または、サリサイドブロック膜ＳＡＢとエッチングストップ膜ＳＡＣとの積層膜をＣＭＰ停止層として用いる方が、より効果的である。
【００９２】
（実施の形態２）
本実施の形態２の半導体装置の構造を、図１６を用いて説明する。図１６は、上記実施の形態１において上記図１〜図３を用いて説明した構成と同様の構成を有する高耐圧ＭＩＳトランジスタＱｈ、および、高速ＭＩＳトランジスタＱｗを有する本実施の形態２の半導体装置の要部断面図を示している。これらの構成は、上記実施の形態１で説明した効果と同様の効果を発現し得る。本実施の形態２の半導体装置は、更に、同一シリコン基板１上にダミーゲートＧｄを有している。高耐圧ＭＩＳトランジスタＱｈや高速ＭＩＳトランジスタＱｗはシリコン基板１の主回路領域（第１領域）Ｒａに形成され、ダミーゲートＧｄはシリコン基板１の周辺領域（第２領域）Ｒｐに形成されている。ここで、周辺領域Ｒｐは、主回路領域Ｒａと同一のシリコン基板１上にあり、半導体装置を構成する半導体素子を形成しない余剰の領域である。
【００９３】
ここで、ダミーゲートＧｄは以下の構成を有している。周辺領域ＲｐのダミーゲートＧｄの高さは、主回路領域Ｒａの高耐圧ゲートＧ１の高さと同じである。また、ダミーゲートＧｄはシリコン基板１の主面ｓ１上に順に形成されたダミーゲート絶縁膜ＩＧｄとダミーゲート電極ＥＧｄとを有している。ダミーゲート絶縁膜ＩＧｄは、高耐圧ゲート絶縁膜ＩＧ１と同じ厚さである。また、ダミーゲートＧｄの上面も、高耐圧ゲートＧ１と同様、サリサイドブロック膜ＳＡＢで覆われている。その他、サイドウォールスペーサ６およびエッチングストップ膜ＳＡＣに関しても、高耐圧ＭＩＳトランジスタＱｈと同様の構成となっている。また、本図１６では、ダミーゲートＧｄ下部のシリコン基板１には、特定の構成が配置されていないような構造を示している。ここには、高耐圧ＭＩＳトランジスタＱｈと同様のｐウェルｐｗ１、分離部２、ソース／ドレイン領域ｓｄ１、高濃度ｎ型領域５、または、金属シリサイド層ｓｃなどが配置されていても良い。
【００９４】
上記のようなダミーゲートＧｄを配置することは、製法上において効果的である。以下では、ダミーゲートＧｄを形成する工程を含む本実施の形態２の半導体装置の製造方法を、図１７〜図２０を用いて説明する。
【００９５】
まず、図１７に示すように、上記図４〜上記図７と同様の工程によって、主回路領域Ｒａに高耐圧ＭＩＳトランジスタＱｈおよび高速ＭＩＳトランジスタＱｗを形成する。更に、周辺領域ＲｐにダミーゲートＧｄを形成する。ここで、ダミーゲートＧｄは、高耐圧ＭＩＳトランジスタＱｈの高耐圧ゲートＧ１を形成する工程と同様にして形成する。従って、高耐圧ゲートＧ１とダミーゲートＧｄとは同じ高さになる。なお、上述のように、高速ＭＩＳトランジスタＱｗの高速ゲートＧ４は、高耐圧ゲートＧ１およびダミーゲートＧｄよりも低い。
【００９６】
次に、図１８に示すように、上記図８で説明した工程と同様にして、保護酸化膜ｔ１および保護窒化膜ｔ２からなるサリサイドブロック膜ＳＡＢを形成する。ここでは、高耐圧ゲートＧ１の上面に加え、ダミーゲートＧｄの上面にもサリサイドブロック膜ＳＡＢが残るようにパターニングする。
【００９７】
次に、図１９に示すように、上記図９および上記図１０で説明した工程と同様にして、金属シリサイド層ｓｃ、エッチングストップ膜ＳＡＣ、および、層間絶縁膜ＩＬを形成する。ここでは、主回路領域Ｒａの構成だけでなく、周辺領域ＲｐのダミーゲートＧｄを覆うように、層間絶縁膜ＩＬを形成する。
【００９８】
次に、図２０に示すように、上記図１１で説明した工程と同様にして、ＣＭＰ法によって層間絶縁膜ＩＬを研磨する。特に、上記図１１の方法と同様に、ＣＭＰによる層間絶縁膜ＩＬの研磨は、高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢで停止させる。ここで、本実施の形態２の製造方法では、ダミーゲートＧｄを高耐圧ゲートＧ１と同程度の高さとなるように形成している。従って、ＣＭＰによる層間絶縁膜ＩＬの研磨が高耐圧ゲートＧ１上のサリサイドブロック膜ＳＡＢに達したとき、ダミーゲートＧｄ上のサリサイドブロック膜ＳＡＢにも達していることになる。このように、本実施の形態２の半導体装置の製造方法によれば、高耐圧ゲートＧ１とダミーゲートＧｄとの２つのゲート上のサリサイドブロック膜ＳＡＢによって、ＣＭＰを停止させることができる。言い換えれば、シリコン基板１上において、高いゲートの高耐圧ゲートＧ１と同様の高さのゲートの占有率を増加させることができる。これにより、エロージョンを軽減することができ、より膜厚のばらつきが少なくなるように層間絶縁膜ＩＬを研磨できる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【００９９】
続く工程では、上記図１２および上記図１３で説明した工程と同様にして、層間絶縁膜ＩＬの積み増し、コンタクトホールＣＨの加工、コンタクトプラグｃｐの形成、および、金属配線ｍｗの形成を行う。以上の工程を経て、上記図１６に示した本実施の形態２の半導体装置を形成できる。なお、上記図１４および上記図１５を用いて説明したように、サリサイドブロック膜ＳＡＢを厚く形成し、層間絶縁膜ＩＬを積み増さずに配線構造を形成しても同様の効果が得られる。
【０１００】
また、シリコン基板１面内において、半導体装置を構成する半導体素子を形成する主回路領域Ｒａ以外の周辺領域Ｒｐのうち、特に、以下のような場所にダミーゲートＧｄを配置することがより効果的である。
【０１０１】
図２１は、本実施の形態２の半導体装置の一例として、ＬＣＤドライバＤＤのブロック図を示している。ＬＣＤドライバＤＤでは、処理回路７がほぼ中央に配置され、そこから比較的近い位置に主記憶装置となるＳＲＡＭ（Static Random Access Memory）回路８が配置される。また、処理回路７やＳＲＡＭ回路８の周囲には、ゲートドライバ、ソースドライバ、または、入出力回路などの制御回路９が配置されている。更に、処理回路７から遠い位置に補助記憶装置となる不揮発性メモリ回路１０が配置されている。これらの各回路７〜１０が配置される領域が、上記図１６における主回路領域Ｒａである。
【０１０２】
ＳＲＡＭ回路８は、主に、上記図３の高速ＭＩＳ領域Ｒｗに形成された高速ＭＩＳトランジスタＱｗなどによって構成される。また、制御回路９は、主に、上記図１または上記図３の高耐圧ＭＩＳ領域Ｒｈに形成された高耐圧ＭＩＳトランジスタＱｈなどによって構成される。また、不揮発性メモリ回路１０は、主に、上記図２または上記図３のメモリ領域Ｒｎｖｍに形成された、メモリ部ＭＩＳトランジスタＱｎｖｍを有する不揮発性メモリＮＶＭなどによって構成される。このように、ＬＣＤドライバＤＤには、ゲートの低いトランジスタを備える回路（例えば、高速ＭＩＳトランジスタＱｗを備えるＳＲＡＭ回路８）の領域と、ゲートの高いトランジスタを備える回路（例えば、高耐圧ＭＩＳトランジスタＱｈを備える制御回路９）の領域とが存在する。
【０１０３】
そこで、本実施の形態２のＬＣＤドライバＤＤでは、上記図１６を用いて説明したダミーゲートＧｄを形成する周辺領域Ｒｐを、平面的に見て、ＳＲＡＭ回路８の領域を制御回路９の領域とで挟み込むような位置に配置する。これにより、低いゲートの高速ＭＩＳトランジスタＱｗが主体の領域を、高いゲートの高耐圧ＭＩＳトランジスタＱｈとダミーゲートＧｄとが主体の領域によって、平面的に挟み込んだ構造となる。
【０１０４】
このような配置とすることで、上記図２０のようにして層間絶縁膜ＩＬを研磨する過程では、低いゲートの高速ゲートＧ４にとって、両脇に配置された高いゲートの高耐圧ゲートＧ１とダミーゲートＧｄとの上面で研磨が停止する。従って、ＣＭＰによる層間絶縁膜ＩＬのエロージョン現象は軽減され、低いゲートの削りこみなどを、より起こし難くすることができる。結果として、層間絶縁膜を表面研磨する工程を経て形成される半導体装置の信頼性をより向上させることができる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０６】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施の形態１である半導体装置の要部平面図であって、（ａ）はシリコン基板上の構成要素を省略して示した平面図であって、（ｂ）はシリコン基板上の構成要素を一部省略せずに示した平面図である。
【図２】本発明の実施の形態１である半導体装置の他の要部平面図である。
【図３】本発明の実施の形態１である半導体装置の要部断面図であって、（ａ）の左は図１のＡ−Ａ線に沿って矢印方向に見た断面図、（ａ）の右は図１のＢ−Ｂ線に沿って矢印方向に見た断面図、（ｂ）は他の領域の断面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程中における要部断面図であって、（ａ）の左は図１のＡ−Ａ線に沿って矢印方向に見た断面図、（ａ）の右は図１のＢ−Ｂ線に沿って矢印方向に見た断面図、（ｂ）は他の領域の断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の他の製造工程中であって、図７に続く製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】本発明の実施の形態２である半導体装置の要部断面図である。
【図１７】本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】本発明の実施の形態２である半導体装置のブロック図である。
【符号の説明】
【０１０８】
１ シリコン基板（半導体基板）
２ 分離部
３ 活性領域
４ 開口部
５ 高濃度ｎ型領域
６ サイドウォールスペーサ
７ 処理回路
８ ＳＲＡＭ回路
９ 制御回路
１０ 不揮発性メモリ回路
ＣＡ 容量部
ＣＨ コンタクトホール（接続孔）
ＣＷＥ データ書き込み・消去用の容量部
ｃｐ コンタクトプラグ
ＤＤ ＬＣＤドライバ
ＥＧ ゲート導体膜
ＥＧ１ 高耐圧ゲート電極（ゲート電極）
ＥＧ２ メモリ用ゲート電極（ゲート電極）
ＥＧ３ 中耐圧ゲート電極（ゲート電極）
ＥＧ４ 高速ゲート電極（ゲート電極）
ＥＧｄ ダミーゲート電極
ｅｘ１，ｅｘ２，ｅｘ３ エクステンション領域
Ｇ１ 高耐圧ゲート（第１ゲート）
Ｇ２ メモリ用ゲート（第２ゲート）
Ｇ３ 中耐圧ゲート（第２ゲート）
Ｇ４ 高速ゲート（第２ゲート）
Ｇｄ ダミーゲート
ＩＧ ゲート絶縁膜
ＩＧ１ 高耐圧ゲート絶縁膜（第１ゲート絶縁膜）
ＩＧ２ メモリ用ゲート絶縁膜（第２ゲート絶縁膜）
ＩＧ３ 中耐圧ゲート絶縁膜（第２ゲート絶縁膜）
ＩＧ４ 高速ゲート絶縁膜（第２ゲート絶縁膜）
ＩＧｄ ダミーゲート絶縁膜
ＩＬ 層間絶縁膜
ＩＬａ 第１層間絶縁膜
ＩＬｂ 第２層間絶縁膜
ｍｗ 金属配線
ＮＶＭ 不揮発性メモリセル
ｐｗ１，ｐｗ２，ｐｗ３，ｐｗ４ ｐウェル
Ｑｈ 高耐圧ＭＩＳトランジスタ
Ｑｍ 中耐圧ＭＩＳトランジスタ
Ｑｎｖｍ メモリ部ＭＩＳトランジスタ
ＱＲ 読み出しトランジスタ
ＱＳ 選択トランジスタ
Ｑｗ 高速ＭＩＳトランジスタ
Ｒａ 主回路領域（第１領域）
Ｒｈ 高耐圧ＭＩＳ領域
Ｒｍ 中耐圧ＭＩＳ領域
Ｒｎｖｍ メモリ領域
Ｒｐ 周辺領域（第２領域）
Ｒｗ 高速ＭＩＳ領域
ＳＡＢ サリサイドブロック膜（保護絶縁膜）
ＳＡＣ エッチングストップ膜（接続孔加工用窒化膜）
ｓｃ 金属シリサイド層
ｓｄ１，ｓｄ２，ｓｄ３，ｓｄ４ ソース／ドレイン領域
ｔ１ 保護酸化膜
ｔ２ 保護窒化膜
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の第１領域における主面上に、順にゲート絶縁膜およびゲート電極を形成することで、ゲートを形成する工程と、
（ｂ）前記半導体基板の主面上に保護絶縁膜を形成する工程と、
（ｃ）前記半導体基板の主面上において、前記保護絶縁膜を覆うようにして、層間絶縁膜を形成する工程と、
（ｄ）前記層間絶縁膜をＣＭＰにより研磨する工程とを有し、
前記（ｂ）工程では、
前記保護絶縁膜として、下層から順に保護酸化膜と保護窒化膜とを形成し、
前記保護酸化膜としては酸化シリコンを主体とする絶縁膜、前記保護窒化膜としては窒化シリコンを主体とする絶縁膜とを形成し、
前記（ｄ）工程では、前記ゲート上面の前記保護絶縁膜に達するまで、前記層間絶縁膜を研磨することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、更に、
（ｅ）前記半導体基板上の第２領域における主面上にダミーゲートを形成する工程を有し、
前記（ｅ）工程では、前記（ａ）工程で前記ゲートを形成する工程と同一の工程によって、前記ゲートと同じ高さになるように前記ダミーゲートを形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、更に、
（ｆ）前記（ｂ）工程後、前記（ｃ）工程前に、前記保護絶縁膜の一部を除去する工程と、
（ｇ）前記（ｆ）工程後、前記（ｃ）工程前に、前記保護絶縁膜で覆われていない部分の前記ゲートの上面および前記半導体基板の主面に、金属シリサイド層を自己整合的に形成する工程とを有し、
前記（ｆ）工程では、前記（ｇ）工程で前記金属シリサイド層を形成する領域の前記保護絶縁膜を除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記ゲートとして、互いに高さの異なる第１ゲートと第２ゲートとを形成し、
前記第１ゲートの前記半導体基板の主面からの高さは、前記第２ゲートよりも高くなるようにして形成し、
前記（ｅ）工程では、前記（ａ）工程で前記第１ゲートを形成する工程と同一の工程によって、前記第１ゲートと同じ高さになるように前記ダミーゲートを形成し、
前記（ｆ）工程では、前記第１ゲート上および前記ダミーゲート上の一部には前記保護絶縁膜が残るように、前記保護絶縁膜の一部を除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記第１ゲートの前記ゲート絶縁膜である第１ゲート絶縁膜と、前記第２ゲートの前記ゲート絶縁膜である第２ゲート絶縁膜とを異なる膜厚で形成することで、互いに高さの異なる前記第１ゲートと前記第２ゲートとを形成し、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜よりも厚くなるようにして形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ａ）工程では、不揮発性メモリを構成するメモリ用第２ゲートを有するようにして、前記第２ゲートを形成し、
前記（ｆ）工程では、前記メモリ用第２ゲートをも覆うように前記保護絶縁膜が残るようにして、前記保護絶縁膜の一部を除去することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、更に、
（ｈ）前記（ｇ）工程後、前記（ｃ）工程前に、前記半導体基板の主面を覆うようにして、接続孔加工用窒化膜を形成し、
（ｉ）前記（ｄ）工程後、前記層間絶縁膜を貫通し、前記半導体基板の主面または前記ゲートに達するようなコンタクトプラグと、前記層間絶縁膜の上面に配置し、前記コンタクトプラグと電気的に接続するような金属配線とを形成する工程とを有し、
前記（ｈ）工程では、前記接続孔加工用窒化膜として、窒化シリコンを主体とする絶縁膜を形成し、
前記（ｉ）工程では、前記接続孔加工用窒化膜をエッチング停止層として、前記コンタクトプラグを形成するための接続孔を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記半導体基板の主面を平面的に見て、前記ダミーゲートは、前記第１ゲートとともに、前記第２ゲートを挟み込むような位置に形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、更に、
（ｊ）前記（ｄ）工程後、前記（ｉ）工程前に、前記層間絶縁膜上に、更に前記層間絶縁膜を積み増す工程を有する半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程では、
前記保護酸化膜の厚さは８０〜１２０ｎｍとなるように形成し、
前記保護窒化膜の厚さは２０〜３０ｎｍとなるように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板の第１領域における主面上に順に形成された、ゲート絶縁膜およびゲート電極からなるゲートと、
（ｂ）前記半導体基板の第２領域における主面上に形成された、ダミーゲートと、
（ｃ）前記半導体基板の主面上に形成された保護絶縁膜と、
（ｄ）前記半導体基板の主面上において、前記保護絶縁膜を覆うようにして形成された、層間絶縁膜とを有し、
前記保護絶縁膜は、下層から順に保護酸化膜と保護窒化膜とを有し、
前記保護酸化膜は酸化シリコンを主体とする絶縁膜、前記保護窒化膜は窒化シリコンを主体とする絶縁膜からなり、
前記保護絶縁膜は、前記ゲート上およびダミーゲート上の一部を覆うようにして形成され、
前記第１領域の前記ゲートと前記第２領域の前記ダミーゲートとは同じ高さであることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、更に、
（ｅ）前記ゲートの上面の一部または前記半導体基板の主面の一部に形成された、金属シリサイド層を有し、
前記保護絶縁膜は、前記ゲートまたは前記半導体基板の一部を覆わないようにして形成されており、
前記金属シリサイド層は、前記ゲートの上面および前記半導体基板の主面のうち、前記保護絶縁膜に覆われていない部分に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１領域の前記ゲートは、互いに高さの異なる第１ゲートと第２ゲートとを有し、
前記第１ゲートの前記半導体基板の主面からの高さは、前記第２ゲートよりも高く、
前記第２領域の前記ダミーゲートは、前記第１ゲートと同じ高さであり、
前記保護絶縁膜は、少なくとも、前記第１ゲート上および前記ダミーゲート上の一部を覆っていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１ゲートの前記ゲート絶縁膜である第１ゲート絶縁膜と、前記第２ゲートの前記ゲート絶縁膜である第２ゲート絶縁膜とは、互いに異なる膜厚を有することで、前記第１ゲートと前記第２ゲートとは互いに高さが異なっており、
前記第１ゲート絶縁膜は前記第２ゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第２ゲートは、不揮発性メモリの一部を構成するメモリ用第２ゲートを有し、
前記保護絶縁膜は、前記メモリ用第２ゲートを覆うようにして形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、更に、
（ｆ）前記半導体基板の主面を覆うようにして、かつ、前記層間絶縁膜よりも下の層に形成された接続孔加工用窒化膜と、
（ｇ）前記層間絶縁膜を貫通し、前記半導体基板の主面または前記ゲートに達するようなコンタクトプラグと、前記層間絶縁膜の上面に配置され、前記コンタクトプラグと電気的に接続するような金属配線とを有し、
前記接続孔加工用窒化膜は、前記半導体基板の主面に前記保護絶縁膜が形成されている箇所では、前記保護絶縁膜よりも上に形成され、
前記接続孔加工用窒化膜は、窒化シリコンを主体とする絶縁膜であることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記半導体基板の主面を平面的に見て、前記ダミーゲートは、前記第１ゲートとともに、前記第２ゲートを挟み込むような位置に配置されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記金属配線の下面と前記第１ゲートの上面とは、前記保護絶縁膜の膜厚よりも大きい距離だけ、前記層間絶縁膜によって隔離されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記金属配線の下面と前記保護絶縁膜の上面とは同じ高さに位置し、
前記保護絶縁膜のうち、
前記保護酸化膜の厚さは８０〜１２０ｎｍであり、
前記保護窒化膜の厚さは２０〜３０ｎｍであることを特徴とする半導体装置。
【請求項１】
（ａ）半導体基板の第１領域における主面上に、順にゲート絶縁膜およびゲート電極を形成することで、ゲートを形成する工程と、
（ｂ）前記半導体基板の主面上に保護絶縁膜を形成する工程と、
（ｃ）前記半導体基板の主面上において、前記保護絶縁膜を覆うようにして、層間絶縁膜を形成する工程と、
（ｄ）前記層間絶縁膜をＣＭＰにより研磨する工程とを有し、
前記（ｂ）工程では、
前記保護絶縁膜として、下層から順に保護酸化膜と保護窒化膜とを形成し、
前記保護酸化膜としては酸化シリコンを主体とする絶縁膜、前記保護窒化膜としては窒化シリコンを主体とする絶縁膜とを形成し、
前記（ｄ）工程では、前記ゲート上面の前記保護絶縁膜に達するまで、前記層間絶縁膜を研磨することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、更に、
（ｅ）前記半導体基板上の第２領域における主面上にダミーゲートを形成する工程を有し、
前記（ｅ）工程では、前記（ａ）工程で前記ゲートを形成する工程と同一の工程によって、前記ゲートと同じ高さになるように前記ダミーゲートを形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、更に、
（ｆ）前記（ｂ）工程後、前記（ｃ）工程前に、前記保護絶縁膜の一部を除去する工程と、
（ｇ）前記（ｆ）工程後、前記（ｃ）工程前に、前記保護絶縁膜で覆われていない部分の前記ゲートの上面および前記半導体基板の主面に、金属シリサイド層を自己整合的に形成する工程とを有し、
前記（ｆ）工程では、前記（ｇ）工程で前記金属シリサイド層を形成する領域の前記保護絶縁膜を除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記ゲートとして、互いに高さの異なる第１ゲートと第２ゲートとを形成し、
前記第１ゲートの前記半導体基板の主面からの高さは、前記第２ゲートよりも高くなるようにして形成し、
前記（ｅ）工程では、前記（ａ）工程で前記第１ゲートを形成する工程と同一の工程によって、前記第１ゲートと同じ高さになるように前記ダミーゲートを形成し、
前記（ｆ）工程では、前記第１ゲート上および前記ダミーゲート上の一部には前記保護絶縁膜が残るように、前記保護絶縁膜の一部を除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ａ）工程では、
前記第１ゲートの前記ゲート絶縁膜である第１ゲート絶縁膜と、前記第２ゲートの前記ゲート絶縁膜である第２ゲート絶縁膜とを異なる膜厚で形成することで、互いに高さの異なる前記第１ゲートと前記第２ゲートとを形成し、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜よりも厚くなるようにして形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ａ）工程では、不揮発性メモリを構成するメモリ用第２ゲートを有するようにして、前記第２ゲートを形成し、
前記（ｆ）工程では、前記メモリ用第２ゲートをも覆うように前記保護絶縁膜が残るようにして、前記保護絶縁膜の一部を除去することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、更に、
（ｈ）前記（ｇ）工程後、前記（ｃ）工程前に、前記半導体基板の主面を覆うようにして、接続孔加工用窒化膜を形成し、
（ｉ）前記（ｄ）工程後、前記層間絶縁膜を貫通し、前記半導体基板の主面または前記ゲートに達するようなコンタクトプラグと、前記層間絶縁膜の上面に配置し、前記コンタクトプラグと電気的に接続するような金属配線とを形成する工程とを有し、
前記（ｈ）工程では、前記接続孔加工用窒化膜として、窒化シリコンを主体とする絶縁膜を形成し、
前記（ｉ）工程では、前記接続孔加工用窒化膜をエッチング停止層として、前記コンタクトプラグを形成するための接続孔を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記半導体基板の主面を平面的に見て、前記ダミーゲートは、前記第１ゲートとともに、前記第２ゲートを挟み込むような位置に形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、更に、
（ｊ）前記（ｄ）工程後、前記（ｉ）工程前に、前記層間絶縁膜上に、更に前記層間絶縁膜を積み増す工程を有する半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程では、
前記保護酸化膜の厚さは８０〜１２０ｎｍとなるように形成し、
前記保護窒化膜の厚さは２０〜３０ｎｍとなるように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板の第１領域における主面上に順に形成された、ゲート絶縁膜およびゲート電極からなるゲートと、
（ｂ）前記半導体基板の第２領域における主面上に形成された、ダミーゲートと、
（ｃ）前記半導体基板の主面上に形成された保護絶縁膜と、
（ｄ）前記半導体基板の主面上において、前記保護絶縁膜を覆うようにして形成された、層間絶縁膜とを有し、
前記保護絶縁膜は、下層から順に保護酸化膜と保護窒化膜とを有し、
前記保護酸化膜は酸化シリコンを主体とする絶縁膜、前記保護窒化膜は窒化シリコンを主体とする絶縁膜からなり、
前記保護絶縁膜は、前記ゲート上およびダミーゲート上の一部を覆うようにして形成され、
前記第１領域の前記ゲートと前記第２領域の前記ダミーゲートとは同じ高さであることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、更に、
（ｅ）前記ゲートの上面の一部または前記半導体基板の主面の一部に形成された、金属シリサイド層を有し、
前記保護絶縁膜は、前記ゲートまたは前記半導体基板の一部を覆わないようにして形成されており、
前記金属シリサイド層は、前記ゲートの上面および前記半導体基板の主面のうち、前記保護絶縁膜に覆われていない部分に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１領域の前記ゲートは、互いに高さの異なる第１ゲートと第２ゲートとを有し、
前記第１ゲートの前記半導体基板の主面からの高さは、前記第２ゲートよりも高く、
前記第２領域の前記ダミーゲートは、前記第１ゲートと同じ高さであり、
前記保護絶縁膜は、少なくとも、前記第１ゲート上および前記ダミーゲート上の一部を覆っていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１ゲートの前記ゲート絶縁膜である第１ゲート絶縁膜と、前記第２ゲートの前記ゲート絶縁膜である第２ゲート絶縁膜とは、互いに異なる膜厚を有することで、前記第１ゲートと前記第２ゲートとは互いに高さが異なっており、
前記第１ゲート絶縁膜は前記第２ゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第２ゲートは、不揮発性メモリの一部を構成するメモリ用第２ゲートを有し、
前記保護絶縁膜は、前記メモリ用第２ゲートを覆うようにして形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、更に、
（ｆ）前記半導体基板の主面を覆うようにして、かつ、前記層間絶縁膜よりも下の層に形成された接続孔加工用窒化膜と、
（ｇ）前記層間絶縁膜を貫通し、前記半導体基板の主面または前記ゲートに達するようなコンタクトプラグと、前記層間絶縁膜の上面に配置され、前記コンタクトプラグと電気的に接続するような金属配線とを有し、
前記接続孔加工用窒化膜は、前記半導体基板の主面に前記保護絶縁膜が形成されている箇所では、前記保護絶縁膜よりも上に形成され、
前記接続孔加工用窒化膜は、窒化シリコンを主体とする絶縁膜であることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記半導体基板の主面を平面的に見て、前記ダミーゲートは、前記第１ゲートとともに、前記第２ゲートを挟み込むような位置に配置されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記金属配線の下面と前記第１ゲートの上面とは、前記保護絶縁膜の膜厚よりも大きい距離だけ、前記層間絶縁膜によって隔離されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記金属配線の下面と前記保護絶縁膜の上面とは同じ高さに位置し、
前記保護絶縁膜のうち、
前記保護酸化膜の厚さは８０〜１２０ｎｍであり、
前記保護窒化膜の厚さは２０〜３０ｎｍであることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１０−１５３５２３（Ｐ２０１０−１５３５２３Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３２８９２６（Ｐ２００８−３２８９２６）
【出願日】平成２０年１２月２５日（２００８．１２．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２５日（２００８．１２．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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