半導体装置
【課題】 高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】 複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成した。
【解決手段】 複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを有する半導体装置に関する。特に、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用した半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きな幅（Ｗ幅）を有するトランジスタで形成されることが多い。
【０００４】
このため、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多い。
【０００５】
しかしながら、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００６】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした方法も提案されている（例えば、特許文献１の第２図参照。）。
【特許文献１】特開平７−４５８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、例えばオフトランジスタの動作を均一にしようとＷ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また上記特許文献１では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト位置を確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、あるいは、トランジスタに導入される配線がトランジスタの幅方向と垂直の方向から導入される場合に適応が困難であることなどの課題を有していた。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域は外部接続端子と電気的に接続され、ソース領域はグランド電位供給ラインと電気的に接続されており、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成した。
【００１０】
また、第１のメタル配線以外の複数層のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な方向から配線されており、第１のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に配置されており、第１のメタル配線以外の複数層のメタル配線と第１のメタル配線とは、ドレイン領域の上あるいは、ソース領域の上の領域にてビアホールにより接続されるようにした。
【００１１】
また、ビアホールはドレイン領域あるいは、ソース領域の上の領域において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布するように配置するようにした。
【００１２】
あるいは、ビアホールはドレイン領域あるいは、ソース領域の一部の領域の上に固まるように配置されるようにした。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、これらの手段によって、高融点金属を含む高速配線多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの全体で均一に動作させることができるようにした。
【００１４】
このため、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１５】
【実施例１】
【００１６】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【００１７】
Ｎ型の高濃度不純物領域からなる第１のソース領域１０１と第１のドレイン領域３０１が形成されており、第１のソース領域１０１と第１のドレイン領域３０１の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極２０１が形成されている。続いて、繰り返しパタン的に、第１のドレイン領域３０１からゲート電極２０１を介して第２のソース領域１０２、またゲート電極２０１を介して第２のドレイン領域３０２、さらにゲート電極２０１を介して第３のソース領域１０３が形成されている。第１の実施例においては、ソース領域を３つ、ドレイン領域を２つ、ゲート電極を４つ配置した形の例を示した。ＭＯＳトランジスタとしては４つのものが組み合わさった形である。
【００１８】
ここで、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３には、高融点金属を含むメタル材料などで形成され太く低抵抗な配線で形成されるグランド電位供給ライン７０１に接続された高融点金属を含む材料などで形成された第２のメタル配線７１１によりグランド電位が供給される。第２のメタル配線７１１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な向きでグランド電位供給ライン７０１から配線されており、ビアホール６０１を介して、高融点金属を含む材料などからなる第１のメタル配線９０１と接続され、さらに簡単のため図示は省略するが、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３へコンタクトホールを介して接続される。
【００１９】
ここで、ビアホール６０１の数は、グランド電位供給ライン７０１から最も離れた位置に配置された第３のソース領域１０３上で、最も多く設置され、グランド電位供給ライン７０１に最も近い位置に配置された第１のソース領域１０１上で最も少なくなるように設置される。
【００２０】
ビアホール数を適正な値に設定することにより、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３において、グランド電位供給ライン７０１に接続された第２のメタル配線７１１の配線抵抗と、ビアホール６０１による接続抵抗とを組み合わせた抵抗値の合計を略等しくすることができ、グランド電位供給ライン７０１に近い部分に偏ることなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
【００２１】
また、第２のメタル配線７１１は、グランド電位供給ライン７０１から遠ざかるほど、太くなる例を示したが、このような形態をとることで、第２のメタル配線７１１の配線抵抗の影響を緩和することができる。
【００２２】
一方、外部接続端子８０１には、高融点金属を含む材料などからなる第１のメタル配線８１１が接続され、第１のドレイン領域３０１、および第２のドレイン領域３０２に導入される。そして図示は省略するが、コンタクトホールを介して第１のドレイン領域３０１、および第２のドレイン領域３０２と第１のメタル配線８１１が接続されている。
【００２３】
図１に示した第１の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、反対にソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要である。
【００２４】
また、図１に示した第１の実施例に置いては、２層のメタル配線を用いた例を示したが、３層以上の複数層の配線を用いても構わない。その際には２層の例で説明した事項と同様の点に留意することが必要である。
【００２５】
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１と対応する部分には同じ番号が付してある。図１に示した第１の実施例と異なる点は、ビアホール６０１の配置である。図１に示した第１の実施例では、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３の上に配置されたビアホール６０１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布する形で配置した。一方、図２に示した第２の実施例においては、ビアホール６０１は、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３の一部の領域の上に集合して配置されるようにした。
【００２６】
これは、第１のドレイン領域３０１、および第２のドレイン領域３０２と第１のメタル配線８１１の接続に注意した結果である。即ち、外部接続端子８０１から配線されたメタル配線８１１は、第１のドレイン領域３０１、および第２のドレイン領域３０２の一端から第１のドレイン領域３０１、および第２のドレイン領域３０２に導入されるため、チャネル幅方向において外部接続端子８０１に近い側と遠い側とでメタル配線８１１の配線抵抗値が異なることになり、第１のドレイン領域３０１、および第２のドレイン領域３０２のそれぞれの外部接続端子８０１に近い側の方が、比較的動作し易い状態になる。
【００２７】
この状況に鑑みて、第１のドレイン領域３０１、および第２のドレイン領域３０２と対になる第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３において外部接続端子８０１から遠い領域に集中するようにビアホール６０１を設置することで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの動作に際してチャネル幅方向における外部接続端子８０１との距離依存性が生じることを緩和することを目的としている。
【００２８】
図２に示した第２の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、図１の例と同様に、ソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。
【００２９】
その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要であるという点、および３層以上の複数層のメタル配線にも適用可能である点も図１の例と同様である。その他の説明については、図１と同一の符号を付記することで説明に代える。
【図面の簡単な説明】
【００３０】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【符号の説明】
【００３１】
１０１ 第１のソース領域
１０２ 第２のソース領域
１０３ 第２のソース領域
２０１ ゲート電極
３０１ 第１のドレイン領域
３０２ 第２のドレイン領域
６０１ ビアホール
７０１ グランド電位供給ライン
７１１ 第２のメタル配線
８０１ 外部接続端子
８１１ 第１のメタル配線
９０１ 第１のメタル配線
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを有する半導体装置に関する。特に、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用した半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きな幅（Ｗ幅）を有するトランジスタで形成されることが多い。
【０００４】
このため、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多い。
【０００５】
しかしながら、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００６】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした方法も提案されている（例えば、特許文献１の第２図参照。）。
【特許文献１】特開平７−４５８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、例えばオフトランジスタの動作を均一にしようとＷ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また上記特許文献１では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト位置を確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、あるいは、トランジスタに導入される配線がトランジスタの幅方向と垂直の方向から導入される場合に適応が困難であることなどの課題を有していた。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域は外部接続端子と電気的に接続され、ソース領域はグランド電位供給ラインと電気的に接続されており、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成した。
【００１０】
また、第１のメタル配線以外の複数層のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な方向から配線されており、第１のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に配置されており、第１のメタル配線以外の複数層のメタル配線と第１のメタル配線とは、ドレイン領域の上あるいは、ソース領域の上の領域にてビアホールにより接続されるようにした。
【００１１】
また、ビアホールはドレイン領域あるいは、ソース領域の上の領域において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布するように配置するようにした。
【００１２】
あるいは、ビアホールはドレイン領域あるいは、ソース領域の一部の領域の上に固まるように配置されるようにした。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、これらの手段によって、高融点金属を含む高速配線多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの全体で均一に動作させることができるようにした。
【００１４】
このため、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１５】
【実施例１】
【００１６】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【００１７】
Ｎ型の高濃度不純物領域からなる第１のソース領域１０１と第１のドレイン領域３０１が形成されており、第１のソース領域１０１と第１のドレイン領域３０１の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極２０１が形成されている。続いて、繰り返しパタン的に、第１のドレイン領域３０１からゲート電極２０１を介して第２のソース領域１０２、またゲート電極２０１を介して第２のドレイン領域３０２、さらにゲート電極２０１を介して第３のソース領域１０３が形成されている。第１の実施例においては、ソース領域を３つ、ドレイン領域を２つ、ゲート電極を４つ配置した形の例を示した。ＭＯＳトランジスタとしては４つのものが組み合わさった形である。
【００１８】
ここで、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３には、高融点金属を含むメタル材料などで形成され太く低抵抗な配線で形成されるグランド電位供給ライン７０１に接続された高融点金属を含む材料などで形成された第２のメタル配線７１１によりグランド電位が供給される。第２のメタル配線７１１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な向きでグランド電位供給ライン７０１から配線されており、ビアホール６０１を介して、高融点金属を含む材料などからなる第１のメタル配線９０１と接続され、さらに簡単のため図示は省略するが、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３へコンタクトホールを介して接続される。
【００１９】
ここで、ビアホール６０１の数は、グランド電位供給ライン７０１から最も離れた位置に配置された第３のソース領域１０３上で、最も多く設置され、グランド電位供給ライン７０１に最も近い位置に配置された第１のソース領域１０１上で最も少なくなるように設置される。
【００２０】
ビアホール数を適正な値に設定することにより、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３において、グランド電位供給ライン７０１に接続された第２のメタル配線７１１の配線抵抗と、ビアホール６０１による接続抵抗とを組み合わせた抵抗値の合計を略等しくすることができ、グランド電位供給ライン７０１に近い部分に偏ることなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
【００２１】
また、第２のメタル配線７１１は、グランド電位供給ライン７０１から遠ざかるほど、太くなる例を示したが、このような形態をとることで、第２のメタル配線７１１の配線抵抗の影響を緩和することができる。
【００２２】
一方、外部接続端子８０１には、高融点金属を含む材料などからなる第１のメタル配線８１１が接続され、第１のドレイン領域３０１、および第２のドレイン領域３０２に導入される。そして図示は省略するが、コンタクトホールを介して第１のドレイン領域３０１、および第２のドレイン領域３０２と第１のメタル配線８１１が接続されている。
【００２３】
図１に示した第１の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、反対にソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要である。
【００２４】
また、図１に示した第１の実施例に置いては、２層のメタル配線を用いた例を示したが、３層以上の複数層の配線を用いても構わない。その際には２層の例で説明した事項と同様の点に留意することが必要である。
【００２５】
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１と対応する部分には同じ番号が付してある。図１に示した第１の実施例と異なる点は、ビアホール６０１の配置である。図１に示した第１の実施例では、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３の上に配置されたビアホール６０１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布する形で配置した。一方、図２に示した第２の実施例においては、ビアホール６０１は、第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３の一部の領域の上に集合して配置されるようにした。
【００２６】
これは、第１のドレイン領域３０１、および第２のドレイン領域３０２と第１のメタル配線８１１の接続に注意した結果である。即ち、外部接続端子８０１から配線されたメタル配線８１１は、第１のドレイン領域３０１、および第２のドレイン領域３０２の一端から第１のドレイン領域３０１、および第２のドレイン領域３０２に導入されるため、チャネル幅方向において外部接続端子８０１に近い側と遠い側とでメタル配線８１１の配線抵抗値が異なることになり、第１のドレイン領域３０１、および第２のドレイン領域３０２のそれぞれの外部接続端子８０１に近い側の方が、比較的動作し易い状態になる。
【００２７】
この状況に鑑みて、第１のドレイン領域３０１、および第２のドレイン領域３０２と対になる第１のソース領域１０１、第２のソース領域１０２、および第３のソース領域１０３において外部接続端子８０１から遠い領域に集中するようにビアホール６０１を設置することで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの動作に際してチャネル幅方向における外部接続端子８０１との距離依存性が生じることを緩和することを目的としている。
【００２８】
図２に示した第２の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、図１の例と同様に、ソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。
【００２９】
その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要であるという点、および３層以上の複数層のメタル配線にも適用可能である点も図１の例と同様である。その他の説明については、図１と同一の符号を付記することで説明に代える。
【図面の簡単な説明】
【００３０】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【符号の説明】
【００３１】
１０１ 第１のソース領域
１０２ 第２のソース領域
１０３ 第２のソース領域
２０１ ゲート電極
３０１ 第１のドレイン領域
３０２ 第２のドレイン領域
６０１ ビアホール
７０１ グランド電位供給ライン
７１１ 第２のメタル配線
８０１ 外部接続端子
８１１ 第１のメタル配線
９０１ 第１のメタル配線
【特許請求の範囲】
【請求項１】
複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ドレイン領域は外部接続端子と電気的に接続され、前記ソース領域はグランド電位供給ラインと電気的に接続されており、前記ドレイン領域に接続される第１のメタル配線と前記ソース領域に接続される前記第１のメタル配線の片方あるいは両方が、前記第１のメタル配線以外の複数層のメタル配線と接続されており、前記第１のメタル配線と前記第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数が、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のメタル配線以外の複数層のメタル配線は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な方向から配線されており、前記第１のメタル配線は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に配置されており、前記第１のメタル配線以外の複数層のメタル配線と前記第１のメタル配線とは、前記ドレイン領域の上あるいは、前記ソース領域の上の領域にて前記ビアホールにより接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトは前記ドレイン領域あるいは、前記ソース領域の上の領域において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布するように配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ビアホールは前記ドレイン領域あるいは、前記ソース領域の一部の領域の上に固まるように配置されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１のメタル配線および前記第１のメタル配線以外の複数層のメタル配線には高融点金属が含まれていることを特徴とする請求項１記載の半導体装置。
【請求項１】
複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ドレイン領域は外部接続端子と電気的に接続され、前記ソース領域はグランド電位供給ラインと電気的に接続されており、前記ドレイン領域に接続される第１のメタル配線と前記ソース領域に接続される前記第１のメタル配線の片方あるいは両方が、前記第１のメタル配線以外の複数層のメタル配線と接続されており、前記第１のメタル配線と前記第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数が、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のメタル配線以外の複数層のメタル配線は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な方向から配線されており、前記第１のメタル配線は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に配置されており、前記第１のメタル配線以外の複数層のメタル配線と前記第１のメタル配線とは、前記ドレイン領域の上あるいは、前記ソース領域の上の領域にて前記ビアホールにより接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトは前記ドレイン領域あるいは、前記ソース領域の上の領域において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布するように配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ビアホールは前記ドレイン領域あるいは、前記ソース領域の一部の領域の上に固まるように配置されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第１のメタル配線および前記第１のメタル配線以外の複数層のメタル配線には高融点金属が含まれていることを特徴とする請求項１記載の半導体装置。
【図１】
【図２】
【図２】
【公開番号】特開２００９−４９２５９（Ｐ２００９−４９２５９Ａ）
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００７−２１５５５０（Ｐ２００７−２１５５５０）
【出願日】平成１９年８月２２日（２００７．８．２２）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１９年８月２２日（２００７．８．２２）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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