【課題】トリプル・ウェル構造を有する半導体装置において、製造歩留まり及び製品信頼性を向上させることのできる技術を提供する。
【解決手段】ｐ型の基板Ｓｕｂ内に形成された深いｎ型ウェルＤＮＷ０、浅いｐ型ウェルＰＷ及び浅いｎ型ウェルＮＷが形成された領域と異なる領域に浅いｐ型ウェルＰＷ１００を形成し、この浅いｐ型ウェルＰＷ１００内に形成されたｐ型拡散タップＰＤ１００と、深いｎ型ウェルＤＮＷ０内の浅いｎ型ウェルＮＷ０内に形成されたｐ型拡散タップＰＤ０とを第２層目の配線を用いて結線し、深いｎ型ウェルＤＮＷ０内に形成されたｎＭＩＳ２００ｎのゲート電極及びｐＭＩＳ２００ｐのゲート電極と、基板Ｓｕｂ内に形成されたｎＭＩＳ１００ｎのドレイン電極及びｐＭＩＳ１００ｐのドレイン電極とを第２層目以上の配線を用いて結線する。 （もっと読む）

【課題】アンテナエラーを低減すること等が可能なセルライブラリ等を提供する。
【解決手段】セルライブラリに含まれるセル３０は、セル３０の内部に信号を入力するための入力ピン３２と、セル３０の左辺と入力ピン３２との間に配置され、最上層以外の配線層の配線の配置を防止するための仮想的な第１の障害物３４と、第１の障害物３４を挟んでセル３０の左辺に沿って配置され、全ての配線層の配線の配置を防止するための仮想的な一対の第２の障害物３５、３６と、を含む。 （もっと読む）

【課題】所定の配線層に形成されたＣＭＰ用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層Ｍ２に形成されたダミーパターン２４と、配線層Ｍ２と積層方向で対向する配線層Ｍ３に形成され所定の固定電位（電源電圧／グランド）が供給される固定電位用配線３０、３１、３２と、ダミーパターン２４と固定電位用配線３０、３１、３２とを電気的に接続するビア４０とを備えて構成される。 （もっと読む）

【課題】局所的に発生する不良を容易に検出すること。
【解決手段】バッファ回路３１ａの寿命を予測するためのモニタ回路３８ａは、駆動電圧ＶＣａを供給する配線Ｌ２１と、低電圧ＶＳＳを供給する配線Ｌ２４と、バッファ部Ｂ２と、電源配線Ｌ２１とバッファ部Ｂ２とを接続する配線Ｌ２２と、電源配線Ｌ２４とバッファ部Ｂ１とを接続する配線Ｌ２３とを有している。配線Ｌ２２は、バッファ回路３１ａの配線Ｌ１２と同じ幅に形成され、配線Ｌ２３は、バッファ回路３１ａの配線Ｌ１３と比べて、実質的な幅が狭く形成されている。これにより、モニタ回路３８ａの配線Ｌ２３は、バッファ回路３１ａの配線Ｌ１３と比べて電流密度に対する許容値が小さい。 （もっと読む）

ゲート端子（１２）を備える少なくとも１個のゲート（Ｇ）と、ソース端子（１４）を備える少なくとも１個のソース（Ｓ）と、ドレイン端子（１６）を備える少なくとも１個のドレイン（Ｄ）と、基板端子（１８）を備える少なくとも１個の基板（１０）とを備える、プログラマブルアンチヒューズトランジスタ（１００）、特に、ＮチャネルＭＯＳトランジスタ、及び少なくとも１個のそのようなアンチヒューズトランジスタ（１００）をプログラムする方法を、能動回路／回路素子をアンチヒューズから著しく離れた場所に位置させる必要がなく、従って、処理ステップを全く追加せずに必要とする面積を最小化するように、更に改良するために、前記ソース端子（１４）と前記基板端子（１８）との間の電位差レベルが約０．５ボルト以下、特に、約０．３ボルト以下であり、ドレイン端子（１６）とソース端子（１４）とが異なる電位に置かれ、そしてドレイン−ソース電圧及び／又はゲート−ソース電圧を調節することによって、ソース（Ｓ）とドレイン（Ｄ）との間に荷電キャリアのフローを生じさせ、ソース（Ｓ）とドレイン（Ｄ）との間で半導体材料（２０）を加熱して局所的に融解し、ソース（Ｓ）とドレイン（Ｄ）との間に少なくとも１個の固定伝導チャネルを形成することが提案される。
（もっと読む）

【課題】本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与の製造方法を提供することを目的とする。
【解決手段】
本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。 （もっと読む）

【課題】異なる配線層間で互いに直交する配線群を接続する際、接続信頼性が高く良好なスペース効率でレイアウト可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、予め設定された配列順で第１配線層に形成されそれぞれＹ方向（第１の方向）に延伸される複数の第１の配線２０と、第２配線層に形成される複数の第２の配線２１と、配列順が互いに一致する第１の配線２０及び第２の配線２１の間を電気的に接続する複数のコンタクト２３とを備えている。各々の第２の配線２１は、Ｙ方向に直交するＸ方向（第２の方向）に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部２１ａと、他方のトラックに沿って延伸される配線部２１ｂと、２つの配線部２１ａ、２１ｂの間を接続する接続部２１ｃとにより構成され、接続部２１ｃに複数のコンタクト２３が形成されている。 （もっと読む）

【課題】 読み出し処理時の通電による劣化を軽減し、電気ヒューズ素子の信頼性をより長期間維持可能な電気ヒューズ回路を提供する。
【解決手段】 電源端子ＶＤＤとノードＮＣ１に接続する電気ヒューズ素子Ｈ１、接地端子ＶＳＳとノードＮＣ２に接続する電気ヒューズ素子Ｈ２、ノードＮＣ１とノードＮＣ２に接続するスイッチ回路ＳＷＣ、ゲート端子がノードＮＤ１にソース端子が電源端子ＶＤＤにドレイン端子がノードＮＣ２に接続するＰＭＯＳトランジスタＴＰ１、ゲート端子がノードＮＤ２にソース端子が接地端子ＶＳＳにドレイン端子がノードＮＣ１に接続するＮＭＯＳトランジスタＴＮ１、ゲート端子がノードＮＣ１にソース端子が電源端子ＶＤＤにドレイン端子がノードＮＤ２に接続するＰＭＯＳトランジスタＴＰ２、ゲート端子がノードＮＣ２にソース端子が接地端子ＶＳＳにドレイン端子がノードＮＤ１に接続するＮＭＯＳトランジスタＴＮ２を備える。 （もっと読む）

【課題】乱数生成回路から出力される１ビットのシードの不規則性を高める。
【解決手段】乱数生成回路５０には発振回路１１、平滑化回路１２、及び真性化回路１３が設けられる。発振回路１１と平滑化回路１２の間は、信号線路ＤＬ１で接続される。信号線路ＤＬ１の発振回路１１側には、クロック信号ＣＬＫＡを伝送する信号線路ＤＬ１1が所定の長さの期間Ｌだけ信号線路ＤＬ１に近接配置される。近接配置された信号線路ＤＬ１1を伝送するクロック信号ＣＬＫＡにより、信号線路ＤＬ１を伝送する発振回路の出力信号Ｓ１にクロストークノイズが付加され、時系列的に見て乱数性が非常に高い乱数データとしての出力信号Ｓ１Ａが平滑化回路１２に入力され、平滑化回路１２で平滑された出力信号Ｓ２が真性化回路１３に入力される。 （もっと読む）

【課題】低電圧検出レベルの設定を細かくでき、検出レベルを下げることも可能で、多くの検出レベルに対応可能な二次電池保護用半導体装置の提供。
【解決手段】二次電池の過充電、過放電、充電過電流、放電過電流などを検出し、放電制御用トランジスタと充電制御用トランジスタをオン／オフ制御して二次電池を保護する二次電池保護用半導体装置に、二次電池の電圧が所定の電圧以下まで低下している場合に充電制御用トランジスタをオフにして充電を禁止する低電圧充電禁止回路を設けた。低電圧充電禁止回路は、充電動作モード時にハイレベルCinが入力され、電源端子が二次電池の電源端子に接続された第１インバータ回路２１と、該第１インバータ回路２１の出力が入力され、電源端子が充電器の電源端子に接続された第２インバータ回路２２を備え、第１インバータ回路２１の入力閾値電圧をヒューズＦ1，F2のトリミングにより変更可能とした。 （もっと読む）

【課題】電気ヒューズ回路の省面積化を達成し、かつ電気ヒューズ誤切断防止回路を構築する。
【解決手段】独立した１つの電源スイッチ回路３００に加えて、一端が該電源スイッチ回路の出力に接続されたヒューズ素子２０１と、該ヒューズ素子の他端に接続された第１のＭＯＳトランジスタ２０２とから構成されるヒューズビットセル２００を複数有し、更にＥＳＤ対策として接地電位と電源スイッチ回路の出力ＶＧＢとの間にダイオード４００が接続されている。ヒューズビットセル２００を構成するトランジスタのゲート酸化膜厚は、高電圧Ｉ／Ｏ系トランジスタではなく、低電圧ロジック系トランジスタのゲート酸化膜厚と等しくする。 （もっと読む）

【課題】ＥＳＤ保護回路上の接続配線の存在に起因する、ＥＳＤ保護回路近傍における信号配線の混雑を緩和する。
【解決手段】ＥＳＤ保護回路１０に接続される接続配線１３，１４，１５，１６は、各配線層の配線優先方向に一致する方向に配置されている。このため、接続配線１５が横方向に延びるように配置された配線層には、横方向に延びる信号配線１７を配置でき、接続配線１４が縦方向に延びるように配置された配線層には、縦方向に延びる信号配線１８を配置できる。すなわち、ＥＳＤ保護回路１０上の領域において、接続配線が存在するにもかかわらず、信号配線を横方向にも縦方向にも配置可能になる。 （もっと読む）

【課題】静電保護素子のクランプ能力を十分に発揮し、内部回路を静電気によるサージから保護することができる半導体装置を提供することを目的とする。
【解決手段】半導体基板上に、内部回路と、前記内部回路と接続配線及び接地配線により接続される接続パッド及び接地パッドと、前記接続パッドと前記接地パッドとの間に接続される静電保護素子とが設けられ、前記半導体基板と前記接地配線とが、前記接地配線に所定の密度で形成されたコンタクトにより電気的に接続されている半導体装置であって、前記所定の密度は、前記接続パッドから前記静電保護素子を経由して前記接地パッドに至る部分のインピーダンスが、前記接続パッドから前記内部回路を経由して前記接地パッドに至る部分のインピーダンスよりも低くなるように設定されていることを特徴とする。 （もっと読む）

【課題】 ブローしたヒューズの再結合を防止し、また、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る半導体集積回路を提供する。
【解決手段】 半導体集積回路は、ヒューズ素子１と、ヒューズ素子１の状態を判断するヒュ−ズデータ読み出し回路２と、ヒューズデータ読み出し回路２のデータを保持するヒュ−ズデータ保持回路３と、保持回路３の出力によりヒューズデータ読み出し回路２の読み出しコマンドを制御する読み出し制御回路４とをえる。ブローしたヒューズの再結合を防止し、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る。 （もっと読む）

本発明は、ソフト・エラー（非破壊エラー）に対して論理回路を効果的に保護するためのレイアウト方法、及びソフト・エラーに対して保護されるレイアウトを有する回路セルを含む。特に、この方法は、回路内の多数のノードがシングル・イベントによって影響されるケースに対して保護する。これらのイベントは回路に多数のエラーをもたらし、単一ノード・エラーに対処するための方法は幾つか存在するが、あらゆる現在存在している保護方法を用いて多ノード・エラーに対処するのは非常に難しい。この方法は、多ノード・パルスの発生が高くなる（高い集積レベルのために）、現代技術（＜９０ｎｍ）のＣＭＯＳベースの論理回路に、特に有用である。これは、シングル・イベントにより生じるソフト・エラーに対して回路を保護された状態にする固有のレイアウト構成を使用する。 （もっと読む）

【課題】 小さな占有面積でＥＳＤ保護用のＮ型ＭＯＳトランジスタを形成し、できる限り多くの割合の静電気パルスを引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから内部回路素子へ伝えるようにした、十分なＥＳＤ保護機能を果たせるＥＳＤ保護素子を有する半導体装置を得る。
【解決手段】 外部接続端子と内部回路領域との間にゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、外部接続端子はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に形成し、ドレイン領域はチャネル領域を介してソース領域に囲まれるようにした。またドレイン領域の平面形状は角部分が丸められた形状とした。 （もっと読む）

【課題】電気ヒューズを切断する際のショートを防ぐことができる。
【解決手段】半導体装置１００は、半導体基板（不図示）上に形成され、それぞれ異なる層に形成された第１の配線１２２と、第２の配線１３４と、第１の配線１２２と第２の配線１３４の間の層に設けられ、第２の配線１３４の一端部分に接続されるとともに第１の配線１２２に接続されたビア１２８とを含む電気ヒューズ２００と、第２の配線１３４と同層に形成され、第２の配線１３４の一端部分の周囲を取り囲むように形成されたガード配線部１６０とを含む。平面視において、第２の配線１３４は、他端から一端部分の方向に延在して形成され、ガード配線部１６０は、第２の配線１３４の一端部分を中心として、当該一端部分の周囲三方を取り囲むように形成される。 （もっと読む）

【課題】要素回路ブロック間の配線構造に拘わらずアンテナフリーな回路構造の半導体装置を得ることを目的とする。
【解決手段】配線データＤ２１で規定される配線が入力端子ＰＩに接続される。入力端子ＰＩはトランスファゲートＴＦ３を介して入力用素子であるインバータＧ１の入力部に接続される。このトランスファゲートＴＦ３はＮＭＯＳゲートＱ３Ｎに電源電圧が付与され、ＰＭＯＳゲートＱ３Ｐに接地レベルが設定されることにより常時オン状態に設定される。 （もっと読む）

【課題】本発明は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供する。
【解決手段】本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。 （もっと読む）

【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。
【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 （もっと読む）