【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、シンボル回路図や選択画面から回路シンボルを選択する回路記号選択部１２と、回路図の表示制御を行う回路図表示制御部１８と、パラメータ設定可能な回路シンボルに対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部２０と、設定されたパラメータが正しいか誤りかを判定するパラメータ判定部２２と、パラメータの設定内容に誤りがあるときに正しい設定内容に修正するパラメータ修正部２４と、予め設定されたルールと回路シンボルに対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２６と、を含んだ構成とした。 （もっと読む）

【課題】 ＭＯＳトランジスタなどの回路素子を共有部分を介して連続接続してなるマルチ素子回路を含む半導体集積回路に係る回路図を設計するのに好適な回路図設計装置、回路図設計プログラム及び回路図設計方法を提供する。
【解決手段】 回路図設計装置１００を、レイアウトされた回路図や選択画面から回路記号を選択する回路記号選択部１２と、表示情報に基づき回路図の表示制御を行う回路図表示制御部１６と、パラメータ設定可能な回路記号に対してマルチ素子回路を生成するためのパラメータを設定するパラメータ設定部１８と、予め設定されたルールと回路記号に対して設定されたパラメータとに基づきマルチ素子回路の接続関係情報を生成する接続関係情報生成部２０と、予め設定された表示方法のルールに基づきマルチ素子回路の回路記号の表示情報を生成する回路表示情報生成部２２とを含んだ構成とした。 （もっと読む）

【課題】切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】半導体装置２００は、基板上に形成された下層配線１２０と、下層配線１２０上に下層配線１２０に接続して設けられたビア１３０と、ビア１３０上にビア１３０に接続して設けられた上層配線１１０とを含む電気ヒューズ１００であって、切断状態において、電気ヒューズ１００を構成する導電体が外方に流出してなる流出部が形成されることにより切断される電気ヒューズ１００と、上層配線１１０および下層配線１２０の一方と同層に上層配線１１０および下層配線１２０の一方の側方に形成されるとともに、上層配線１１０および下層配線１２０と電気的に接続された熱拡散用上層配線１５２ａを含む熱拡散部１５０ａとを含む。 （もっと読む）

【課題】本発明は、配線抵抗成分をセンス抵抗として利用しながら、過電流保護回路の検出精度を向上することが可能な半導体装置を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、監視対象となる電流ラインの配線抵抗成分であるセンス抵抗Ｒｓと、センス抵抗Ｒｓでの降下電圧と所定の閾値電圧を比較して過電流保護信号Ｓｏｃｐを生成する過電流保護回路ＯＣＰと、前記電流ラインの形成工程と同一の工程により、他の回路要素から電気的に分離して形成されたダミーラインの配線抵抗成分であって、センス抵抗Ｒｓよりも大きな抵抗値を有するダミー抵抗Ｒｄと；ダミー抵抗Ｒｄの両端に各々接続されたダミーパッドＴ１、Ｔ２と；を集積化して成り、過電流保護回路ＯＣＰは、前記閾値電圧を調整するための閾値電圧調整部を有する構成とされている。 （もっと読む）

【課題】従来よりも簡便に半導体集積回路の動作を解析できること。
【解決手段】シミュレーション実行部は、回路接続情報とＥＳＤデバイスモデル（２４）とに基づいて、半導体集積回路への過電圧としてＥＳＤサージ電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。ＥＳＤデバイスモデル（２４）は、半導体デバイスの端子としてドレイン端子（２１）、ソース端子（２２）を有するＭＯＳＦＥＴに適用される。ＥＳＤデバイスモデル（２４）は、ドレイン端子（２１）からソース端子（２２）に電流が流れる第１のＥＳＤデバイスモデル（２５）と、第１のＥＳＤデバイスモデル（２５）と構成要素が同じであり、ソース端子（２２）からドレイン端子（２１）に電流が流れる第２のＥＳＤデバイスモデル（２６）と、を備えている。 （もっと読む）

【課題】基板上に形成された第１導電型のウェルと第２導電型のウェルとの間でデカップリング容量を形成する際に、高い周波数まで追随できるようにする。
【解決手段】半導体装置１００は、Ｐ型基板１０２上に形成された埋込Ｐウェル１０４と、その上に形成され、互いに隣接して交互に設けられた複数のＰウェル１０６および複数のＮウェル１０８と、を含む。各Ｎウェル１０８が埋込Ｐウェル１０４と接する領域の幅は、２μｍ以下である。Ｐウェル１０６およびＮウェル１０８には、それぞれ接地電圧および電源電圧が印加される。Ｎウェル１０８と埋込Ｐウェル１０４との間でデカップリング容量が形成される。 （もっと読む）

Ｉ／Ｏクラスタ（３００）及びその製造方法が開示される。Ｉ／Ｏクラスタは、第１のＩ／Ｏパッド（３０２）と、第２のＩ／Ｏパッド（３０４）と、を備える。第１のＩ／Ｏパッドは、第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタ（３１８）と、第１の端部から離して配置された第２のタイプのトランジスタ（３２２）と、を備える。第２のＩ／Ｏパッドは、第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタ（３２０）と、第１の端部から離して配置された他の第２のタイプトランジスタ（３２４）と、を備え、第２のＩ／Ｏパッドは、第１のＩ／Ｏパッドと隣り合わせであり、このため、第１のタイプのトランジスタは、他の第２のタイプのトランジスタ（３２２）よりも他の第１のタイプのトランジスタ（３１８）により近い。このＩ／Ｏパッド配列は、静電気放電及びラッチアップのリスクを低減させる。
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【課題】本発明による半導体集積回路の設計方法、設計プログラムによれば、信頼性の高い累積故障確率の計算を行なうことができる。
【解決手段】本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報に基づいて、半導体集積回路全体のゲート面積を算出するステップと、経時絶縁破壊に対する累積故障確率を算出するステップと、累積故障確率を用いて半導体集積回路全体の累積故障確率を算出するステップとを具備する。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】レイアウトパターンに依存した基本論理セル２の特性ばらつきを抑制する。
【解決手段】論理回路の部品として機能する基本論理セル（２）と、論理回路の部品としての機能を含まないダミーセル（１、２１）とを具備する半導体集積回路を構成する。基本論理セル（２）は、基板に形成される拡散層（１３、１４）を含むものとする。そして、拡散層（１３、１４）は、基本論理セル（２）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ３）が、第１長さとなる位置に設けられていることが好ましい。また、ダミーセル（１、２１）は、基板に形成されるダミー拡散層（３、４）を備えるものとする。そして、ダミー拡散層（３、４）は、ダミーセル（１、２１）が、他のセル（１、２、２１）に隣接して配置されるときに、それらの境界からの距離（Ｌ１）が、第１長さになる位置に設けられることが好ましい。 （もっと読む）

【課題】半導体チップ内の回路の破損等により流れる過剰電流を遮断して、半導体チップの発熱を防止することができる半導体装置を提供する。
【解決手段】本発明の実施の形態に係る半導体装置は、半導体装置を形成する能動素子と、外部接続端子とを電気的に接続する配線を具備し、前記配線内に配置され、前記配線の配線抵抗よりも高抵抗の高抵抗配線領域を有し、前記高抵抗配線領域は過電流に対して溶断するヒューズ機能をもつ半導体装置である。 （もっと読む）

【課題】ＳＲＡＭ等のメモリセルを構成するトランジスタの不良を大幅に低減するトランジスタの設計方法を提供する。
【解決手段】半導体ウエハのＴＥＧに形成された測定用トランジスタを用いて定ストレス時間でのＮＢＴＩ劣化量ばらつきを評価し、ｍｅｄｉａｎ（中央値）値を取得する（Ｓ１０１）。測定用トランジスタは、ＴＥＧに形成された４０個程度のＴＥＧトランジスタが並列接続された構成からなる。そして、ＮＢＴＩ劣化量ｍｅｄｉａｎ値評価をストレス電圧を変えて行い（Ｓ１０２）、定ストレス時間におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値の加速性から実使用電圧におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値（ΔＶｔｈｃ）を取得する（Ｓ１０３）。続いて、ＮＢＴＩ劣化量の時間変化の傾きｎを用いて、１０年後のＮＢＴＩ劣化量を予測し（Ｓ１０４）、そのＮＢＴＩ劣化量を考慮して、ＳＲＡＭなどにおけるＲｅａｄ Ｖｔｈ Ｃｕｒｖｅを設計する（Ｓ１０５）。 （もっと読む）

【課題】発振回路を内蔵した場合であっても低コスト化を図ることができる集積回路装置及び電子機器を提供する。
【解決手段】集積回路装置１０は、基板と、前記基板の縁部に沿って設けられたＩ／Ｏ（Input/Output）セル領域に配置された複数のＩ／Ｏセルと、前記Ｉ／Ｏセル領域に配置され発振回路を有する発振回路ブロックとを含み、前記発振回路ブロックが、前記Ｉ／Ｏセル領域内において前記基板のコーナー領域を含む配置領域に配置される。 （もっと読む）

【課題】調整用フューズの切断が失敗しても半導体基板に形成された回路が安全性高く保護される構造の半導体装置を提供すること。
【解決手段】この半導体装置は、半導体基板１上において、能動素子や受動素子のデバイス（略図する）を含む内部回路へ接続される本配線側パターン３ｂと、高電圧印加により切断される調整用フューズ５が介在されたフューズ配線側パターン３ａと、これらのフューズ配線側パターン３ａと本配線側パターン３ｂとにそれぞれ接続された電極としてのプローブ検査用パッド２とを備えており、本配線側パターン３ｂについては、調整用フューズ５の切断不良時に生じる電気的な負荷（大電圧、大電流）を受けて切断される回路保護用フューズ６が介在されている。 （もっと読む）

【課題】外部端子が共有化された複数の半導体チップの静電保護機能を損なうことなく、外部端子に付加される容量を低減する。
【解決手段】ｍ個の半導体チップＣＰａ〜ＣＰｍを１個の半導体パッケージＰＫ１上に実装し、半導体パッケージＰＫ１の外部端子Ｔは、ｍ個の半導体チップＣＰａ〜ＣＰｍのパッド電極ＰＤａ〜ＰＤｍにて共有し、ｍ個の半導体チップＣＰａ〜ＣＰｍのうちの半導体チップＣＰｍについてのみ静電保護回路ＣＤを搭載する。 （もっと読む）

【課題】溶断ヒューズを用いてビットデータの書き込みを行い、これに基づいて抵抗値を調整することにより、パッケージング後に高精度の電圧設定を実現できる電圧設定回路及び電圧設定方法、並びに二次電池用保護回路及び半導体集積回路装置を提供する。
【解決手段】電圧設定値のシリアルデータをパラレルデータに変換して出力するデータ変換手段１０と、該データ変換手段１０の出力線１１に並列に接続され、前記パラレルデータに基づいて各々の溶断ヒューズを溶断する複数の溶断ヒューズ回路２０、２２〜２７と、該溶断ヒューズ回路２０、２２〜２７の前記溶断ヒューズの溶断状態に基づいて抵抗値を設定し、前記電圧設定値を出力するように抵抗値設定を行う抵抗値設定回路３０と、を有することを特徴とする。 （もっと読む）

【課題】本発明は、ＥＭＩノイズの低減の効果を最大限に発揮させる配線パターンを有する半導体装置及び半導体集積回路装置を提供することを目的とする。
【解決手段】内部回路１０と、
該内部回路よりも外側に配置され、外部接続用の電源端子パッドＰｄｖ及び接地端子パッドＰｄｇと接続されて電源電位及び接地電位が供給される外周電源配線２０と、
前記内部回路と前記外周電源配線との間に設けられ、前記外周電源配線から前記内部回路に前記電源電位を供給する内部回路電源電位供給用配線３１及び前記接地電位を供給する内部回路接地電位供給用配線３２を有する半導体装置１００であって、
前記内部回路電源電位供給用配線と前記内部回路接地電位供給用配線は、配線間容量Ｃが発生するように近接して配置され、前記内部回路との接続点Ｙｖ、Ｙｇ及び前記外周電源配線との接続点Ｘｖ、Ｘｇが各々１箇所のみであることを特徴とする。 （もっと読む）

【課題】電源ピンの配置場所を短時間で決定すること、および完成した回路の、ノイズによる誤動作やタイミングマージンの減少を防止すること。
【解決手段】入力受付手段２は、電源端子に電圧を供給することにより発生するノイズ種別の入力および電源端子に印加する電圧の極性の入力を受け付ける。経路特定手段３は、入力受付手段２によって受け付けられたノイズ種別および電圧の極性に基づいて、受け付けた極性の電圧を電源端子に供給した場合に、受け付けたノイズ種別のノイズが発生する半導体装置内の電流経路を特定する。算出手段４は、所定の配置箇所に電源端子を配置した場合に、経路特定手段３によって特定された電流経路に応じて他の各信号配線に発生するノイズの量をそれぞれ算出する。表示手段５は、算出手段４の算出結果に基づいて、各信号配線へのノイズの影響を低減できる電源端子の配置箇所を表示する。 （もっと読む）

【課題】配線幅やビアの個数がＥＳＤサージが印加されたときに流れる電流に対して充分であるかを検証する際に、ＥＳＤサージが印加されたときの電流の振舞いを簡便に再現するための技術を提供する。
【解決手段】レイアウト検証装置が、半導体集積回路の回路図に対応する回路図データ１１から、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データ１２を生成する回路図エディタと、変更回路図データ１２に対して回路シミュレーションを行う回路シミュレータと、前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する検証ツール（レイアウト・回路図照合ツール、抵抗網抽出ツール、及び配線／ビア検証ツール）とを具備している。 （もっと読む）

【課題】チップサイズの増大を防ぎ、かつ、電源ノイズに対する耐性が向上した基本セルを提供する。
【解決手段】基板の表面から所定の深さまでの領域に第１の導電性不純物が拡散された第１のウェル拡散層と、第１のウェル拡散層の上に設けられた絶縁膜と、絶縁膜上に設けられた第１のダミーパターンとからなる容量素子を有する。 （もっと読む）