集積回路（９５０）のための向上した静電放電（「ＥＳＤ」）保護が記載される。一実施例は概して、ＥＳＤに対する保護のための回路（９５０）に関する。回路（９５０）は、入力／出力ノード（４０１）およびドライバ（９９１，９９２，９９３，９９４）を有する。ドライバは、第１のトランジスタ（９９１，９９２）および第２のトランジスタ（９９２，９９１）を有する。第１のトランジスタ（９９１，９９２）の第１のソース／ドレインノードは、入力／出力ノード（４０１）に結合される。第１のトランジスタ（９９１，９９２）の第２のソース／ドレインノードは、電気的に浮動すると電荷を蓄積することが可能な第１の内部ノード（４６５，４６６）を形成する。第１の電流フロー制御回路（９０１，９０２）は、放電ノード（４３０，４３１）および第１のトランジスタ（９９１，９９２）の第２のソース／ドレインノードに結合される。第１の電流フロー制御回路（９０１，９０２）は、蓄積された電荷を第１の内部ノード（４６５，４６６）から第１の電流フロー制御回路（９０１，９０２）を介して放電ノード（４３０，４３１）に放電させるためにバイアス方向に電気的に方向付けられる。
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【課題】フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにする。
【解決手段】半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。複数のパッド１０１、１０２は、半導体チップ１００の中央部おいて四角格子状に配置され、且つ、半導体チップ１００の４つの隅部のうちの少なくとも一隅部において千鳥状に配置されている。 （もっと読む）

【課題】 実装前は、高いＥＳＤ耐量を有し、実装後は、内部回路が動作することにより発生するサージ電圧やラッチアップ等によるＥＳＤ保護素子の破壊を防ぐことができる半導体装置及びその製造方法を提供する。
【解決手段】 通常のＥＳＤ保護素子に加え、ヒューズ素子を備えたＥＳＤ耐量の高いＥＳＤ保護素子を並列に配置する。実装後に、サージ電圧やラッチアップ等によりＥＳＤ耐量の高いＥＳＤ保護素子が動作し導通電流を流すためヒューズ素子を切断する。これにより、ＥＳＤ耐量の高いＥＳＤ保護素子を切り離し、ＥＳＤ保護素子が焼損に至るのを防ぐことができる。 （もっと読む）

【課題】半導体集積回路装置上で発生する誤動作状態を効率的に再現し、その誤動作状態による影響の効率的な解析を実現する。
【解決手段】ＦＰＧＡ１１００の開発は、ＨＤＬベースで行われることに着目し、誤動作状態の検証を行う為の誤動作挿入論理を自動的に付与し、ＦＰＧＡ１１００上での動作が可能となる仕組みを構成する。また、検証の総数を、ＦＰＧＡ１１００と誤動作挿入論理を動的に制御する言語と制御機能によって削減する。 （もっと読む）

【課題】レイアウト検証の時間を短縮し、設計ＴＡＴを改善する。
【解決手段】本発明によるレイアウト検証方法は、記憶装置内に記録されたレイアウト情報２０１に基づいて、ゲート電極に接続される金属配線の面積を算出するステップと、レイアウト情報２０１に基づいて、金属配線に対してゲート電極と並列接続される拡散層の面積を算出するステップと、ゲート電極の面積を使用せず、金属配線の面積と拡散層の面積を用いて第１アンテナ比を算出するステップと、記憶装置内に記録されたアンテナ基準２０２に基づいて第１アンテナ比を検証する第１検証ステップとを具備する。 （もっと読む）

【課題】半導体を実装するプリント基板の不要輻射経路の複雑化、不要輻射の影響を抑制するとともに、コスト増を抑制することが可能な半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１動作周波数又はサンプリング周波数により動作する第１論理回路ブロック１０と、第１論理回路ブロック１０に、第１電源配線１２を介して接続された第１電源端子１１及び第１接地配線１４を介して接続された第１接地端子１３と、第１動作周波数又はサンプリング周波数と異なる第２動作周波数又はサンプリング周波数により動作する第２論理回路ブロック２０と、第２論理回路ブロック２０に第２電源配線２２を介して接続された第２電源端子２１及び第２接地配線２４を介して接続された第２接地端子２３とを備える。 （もっと読む）

【課題】種々の半導体用途において使用されるヒューズ回路を提供する。
【解決手段】ヒューズ回路は、インタクト状態とブロー状態を有するヒューズを備える。上記ヒューズは、上記ヒューズにブロー電流を流すことにより、ブロー状態に切り換えられる。上記ヒューズは、第１のトランジスタと第２のトランジスタとの間に直列に接続される。上記第１のトランジスタおよび第２のトランジスタは、相補的なトランジスタであり、上記ヒューズを流れる静電放電電流を低減するように作動する。第１のトランジスタおよび第２のトランジスタは、ターンオンされて、上記ヒューズにブロー電流を流す。 （もっと読む）

【課題】ヒューズを含む電流経路で駆動される出力端の電圧レベルを所定の電圧レベルと比較できるヒューズ回路を提供すること。
【解決手段】本発明のヒューズ回路は、ヒューズイネーブル信号EN_ADDに応答してヒューズ４１２を含む電流経路を介して出力端COMを駆動するヒューズ部４１０と、所定レベルの基準電圧VREFと前記出力端の電圧レベルとを比較し、ヒューズ状態信号FOUTを生成する比較部４５０とを備える。 （もっと読む）

【課題】Ｉ／Ｏセルを効率良く配置できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、各Ｉ／ＯセルがＩ／Ｏ回路及びパッドで構成される複数のＩ／Ｏセルと、コア回路１０２とを含み、チップ外縁部１０１からコア回路１０２へ向かう方向を第１の方向とした場合に、複数のＩ／Ｏセルのうちの第１のＩ／Ｏセル１０の第１のＩ／Ｏ回路１１及び複数のＩ／Ｏセルのうちの第２のＩ／Ｏセル２０の第２のＩ／Ｏ回路２１は、第１の方向に沿って並んで配置され、第１の方向に直交する方向を第２の方向とした場合に、第１のＩ／Ｏセル１０の第１のパッド１２は、第１のＩ／Ｏ回路１１の第２の方向に配置される。 （もっと読む）

【課題】回路動作に必要な配線を形成するための領域が広く、回路の高速動作が可能なスタンダードセルを提供する。
【解決手段】第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。 （もっと読む）

【課題】
使用現場で使用者や顧客の要望に応じて、回路システムを形成することのできる薄膜トランジスタ装置およびその製造方法を提供する。
【解決手段】
薄膜トランジスタ装置において、ＴＦＴにより構成した複数の集積回路ブロック１，２と、これらの集積回路ブロックを相互に接続するための網目状に交差したマトリックス配線３、４、５、６を設ける。相互の集積回路ブロック間の接続は、使用現場で使用者や顧客の要望に応じて導電性材料を印刷等により、マトリックス配線の各々の配線交差部に選択的に設けることにより行い、所望の回路システムを構成する。 （もっと読む）

【課題】製品ダイ(2011,300)の製品回路(202,302,304)をテストするためのテストアセンブリ(2000)を提供すること。
【解決手段】一実施形態では、テストアセンブリは、テストダイ(2010,400)及び該テストダイをホストコントローラ(2002)へ電気的に結合する相互接続基板(2008)を含む。該テストダイは、テスト回路(202A,402,404)及び製品回路を統合化された設計(102)に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論(100)に従って設計可能である。テスト回路は、該テスト回路により必要とされるシリコン領域の量にほぼ関係なく、対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計可能である。次いで該設計方法論は、統合化された設計をテストダイ及び製品ダイへと分割する(104)。テストダイはテスト回路を含み、製品ダイは製品回路を含む。 （もっと読む）

【目的】シールド配線自体からのノイズ混入を防止しつつ、このシールド配線によって隣接信号線からのノイズ混入を防止することが可能な半導体集積チップを提供することを目的とする。
【構成】半導体の回路素子が構築されている機能ブロック各々の間で信号伝送を担うブロック間信号ラインに沿って配線されたシールドラインを、半導体の回路素子、ブロック間信号ライン及び入出力パッド各々の内の１の入出力パッドのみに電気的に接続する。 （もっと読む）

【課題】 信号転送速度や波形品質の維持と静電保護とを両立すると共にチップ面積の肥大化を抑制した半導体集積回路装置を提供する。
【解決手段】 静電保護の効果を維持しつつ、信号転送速度や波形品質を維持すると共に、差動入力対を一つの静電保護素子で同時に保護し面積的優位性を得る為、任意に分離可能な静電保護素子を終端抵抗の中点に配置する。 （もっと読む）

【課題】回路素子の経時劣化を考慮した回路劣化シミュレーションを実現する。
【解決手段】電流電圧特性の劣化を、回路を構成する各ＭＯＳＦＥＴのゲート電極に電圧源として組み込み、回路シミュレーションと劣化量計算により劣化量を算出し、その後の所定時間の変動を外挿により算出し、この作業を繰り返すことにより、長期間に亘る回路劣化シミュレーションを実施する。 （もっと読む）

【課題】回路セル内の領域を有効活用して十分な補償容量を確保し、電源電圧の変動を確実に抑制し得る半導体装置等を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セル２と、この回路セル２の第１の方向に隣接して配置され回路セル２の電源に接続可能な補償容量Ｃ１、Ｃ２を有する基本端セル１（１ａ）とを備えて構成される。補償容量Ｃ１、Ｃ２を構成する拡散層１０、１１は、回路セル２の所定領域（素子間接続領域Ｒ１）を第１の方向に沿って延伸形成されている。また、拡散層１０、１１の上部にはゲート配線１６、１７が延伸形成されている。本発明の構成により、回路セル２の素子間接続領域Ｒ１を有効に活用しつつ、補償容量のＣ１、Ｃ２の容量値を増加させて電源変動の変動を確実に抑えることが可能となる。 （もっと読む）

【課題】チップ面積の増大を抑制し、且つ、電源がオフ状態である領域から電源がオンである領域に不定信号が伝播されることを防止すること。
【解決手段】本発明では、第１電源分離領域の出力が第２電源分離領域の入力に接続されているときに、第１電源分離領域に供給される第１電源をオフする場合、第１電源分離領域の出力に最も近いリテンションフリップフロップを表す第１検索セルを検索し（Ｓ１０、Ｓ１１−Ｙｅｓ）、第１検索セルと第１電源分離領域の出力との間の第２検索セルを検索する（Ｓ１３、Ｓ１１−Ｎｏ）。この場合、第１検索セルの出力に供給される電源を、第１電源から、第１電源と同じ電圧であり、且つ、常にオンしている第２電源に置き換え（Ｓ１６）、第２検索セルに供給される電源を第１電源から第２電源に置き換える（Ｓ１７）。 （もっと読む）

【課題】信頼性の高いＥＳＤ保護検証を高速に実行する。
【解決手段】本発明の例に関わるＥＳＤ保護検証装置は、第１のパッドに接続された素子を抽出する素子抽出部１１と、抽出された素子の中から第１のパッドに第１の端子が接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第１の演算値を算出する第１の素子情報調査／演算部１２と、第１の基準値と第１の演算値とを比較し、素子が所定のＥＳＤ耐圧を有するか否か判定する第１のエラー検出部１３と、第１のパッドに第１の端子が接続された素子の中から第２の端子が第２のパッドに接続された１つ以上の素子を判別し、その素子の寸法情報に基づく第２の演算値を算出する第２の素子情報調査／演算部１４と、第２の基準値と第２の演算値とを比較して、素子が所定のＥＳＤ耐圧を有するか否か判定する第２のエラー検出部１５と、を備える。 （もっと読む）

【課題】高精度の抵抗回路が設計できるように比精度良く多結晶シリコン抵抗が作成できる方法を提供する。
【解決手段】多結晶シリコン抵抗を構成する低濃度不純物領域の低濃度不純物領域を覆う金属部分の占有面積を調節する構成をもつことで、抵抗値のあわせ込みをおこなったあともさらに比精度のあわせ込みを行える半導体装置。 （もっと読む）

【課題】微細プロセスによって製造されたＬＳＩのブリッジ不良発生率を低減する。
【解決手段】ブリッジ故障除去装置１０は、半導体集積回路のレイアウト情報１６ｃからブリッジ故障を抽出するブリッジ故障抽出部１４ｂと、ブリッジ故障抽出部１４ｂによって抽出されたブリッジ故障を対象とするテストパターン１６ｆを生成するテストパターン生成部１４ｃと、テストパターン生成部１４ｃによって生成されたテストパターン１６ｆを半導体集積回路の論理接続情報１６ｂに適用して半導体集積回路の全信号の論理値情報１６ｊを算出する論理値情報算出部１４ｅと、論理値情報算出部１４ｅによって算出された論理値情報１６ｊに基づいて、テストパターン１６ｆに対して未検出ブリッジ故障信号の交換信号候補を選択するブリッジ故障除去部１４ｆと、を備えている。 （もっと読む）