半導体回路劣化シミュレーション方法およびコンピュータプログラム媒体
【課題】回路素子の経時劣化を考慮した回路劣化シミュレーションを実現する。
【解決手段】電流電圧特性の劣化を、回路を構成する各MOSFETのゲート電極に電圧源として組み込み、回路シミュレーションと劣化量計算により劣化量を算出し、その後の所定時間の変動を外挿により算出し、この作業を繰り返すことにより、長期間に亘る回路劣化シミュレーションを実施する。
【解決手段】電流電圧特性の劣化を、回路を構成する各MOSFETのゲート電極に電圧源として組み込み、回路シミュレーションと劣化量計算により劣化量を算出し、その後の所定時間の変動を外挿により算出し、この作業を繰り返すことにより、長期間に亘る回路劣化シミュレーションを実施する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体回路の劣化シミュレーション方法、およびそのコンピュータプログラム媒体に関する。
【背景技術】
【0002】
半導体回路の高集積化が進むにつれて、MOSFETの微細化が加速度的に進行している。これは微細化によってスイッチング速度が向上したり、ドレイン電流が増加したりするためである。しかし、必ずしも微細化に応じて電源電圧が下がるとは限らないため、微細化が進むほどトランジスタ内部に高電界領域が発生しやすくなる。そのため、信頼性劣化も世代が進むごとに深刻になりつつある。MOSFETの代表的な劣化現象であるBTI(Bias Temperature Instability)は、ゲート絶縁膜電界が強まることによって、またホットキャリア劣化はソース・ドレイン間の横方向電界が強まることによって起こり、いずれも閾値電圧の増加やドレイン電流の低下をもたらす。
【0003】
BTIとはMOSFETがオン状態にある時に進行するトランジスタ劣化現象であり、時間とともに閾値電圧の絶対値が増加したり、ドレイン電流が減少したりする。ゲート絶縁膜がシリコン酸化膜またはシリコン窒化膜のトランジスタではpMOSFETでしか起こらないが、高誘電率(High-K)ゲート絶縁膜を用いたトランジスタではnMOSFET、pMOSFETともに発生する。nMOSFETで起こるBTIはPBTI(Positive Bias Temperature Instability)、pMOSFETで起こるBTIはNBTI(Negative Bias Temperature Instability)と一般的に呼ばれている。ホットキャリア劣化とはソース・ドレイン間の横方向電界によってキャリアが高エネルギー状態となり、ゲート絶縁膜にトラップされる現象である。これもNBTI同様に、時間とともに閾値電圧の絶対値が増加したり、ドレイン電流が減少したりする。
【0004】
回路の動作保障をするためには、回路を構成するMOSFETの信頼性を評価することが重要となる。しかし、これらを直接測定することはできないので、代わりに後述のディーティ比を用いた信頼性評価方法、更にそれを発展させた「回路信頼性シミュレーション技術」が用いられるようになってきた。これはSPICE(Simulation Program with Integrated Circuit Emphasis)などの回路シミュレーションで計算される端子電圧、端子電流から、各デバイスの劣化量ならびに劣化後の回路特性を予測する方法である。
【0005】
回路信頼性シミュレーション技術については、米国カリフォルニア大学バークレー校が開発した回路信頼性シミュレータであるBERTが知られている(非特許文献1参照)。
【0006】
非特許文献1のFIG.2に示されるように、まず回路構成を記述した入力ファイル(Input Deck)とシミュレーションに用いるパラメータファイル(Device Parameters)を準備する。なお、この時準備されるデバイスパラメータにBTIやホットキャリア劣化の影響は反映されていない。BTIやホットキャリア劣化によりSPICEシミュレーションに用いるパラメータがどのように変化するかは、信頼性パラメータ(Reliability Parameters)に記述される。そしてプリプロセッサ(Pre-Processor)でSPICEシミュレーションの準備をした後に、SPICEにて回路シミュレーションを行う。この時得られるのは、劣化を考慮しない理想状態での回路特性である。そして、ポストプロセッサ(Post-Processor)にて回路シミュレーションの結果をもとにした回路内の各MOSFETの劣化量が計算され、その劣化計算結果を反映した新しいSPICEシミュレーション用パラメータファイルが生成される。ポストプロセッサで生成されたパラメータファイルを用いることで、回路内各MOSFETの劣化を反映させた回路シミュレーションが実行可能となる。
【0007】
また、NBTIを反映したトランジスタ劣化モデルをプロセッサに組み込み、劣化後のパラメータを用いて回路シミュレーションを再実行する技術も開示されている(特許文献1参照)。さらに、ホットキャリア等の要因で劣化したデバイスの連続的な劣化状況をテーブル化して取り込むことにより、時間経過後の回路シミュレーション方法も開示されている(特許文献2参照)。然しながら、特許文献1と2の技術は、いずれも過渡解析の最中にMOSFETが劣化することを想定していない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2008−225961号公報
【特許文献2】米国特許7,292,968号公報
【非特許文献】
【0009】
【非特許文献1】“Berkeley Reliability Tools - BERT,” R. H. Tu, et al., IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, vol.12, No.10, Oct., 1991
【発明の概要】
【発明が解決しようとする課題】
【0010】
上記のようにBERTをベースとした回路信頼性シミュレーションは、回路内各MOSFETの閾値変化を計算することができるので、回路設計上非常に有効である。しかしながら、BERTをベースとした公知の手法には次のような技術的な課題が存在する。
【0011】
技術的課題の第1は、公知技術では回路シミュレーションのパラメータを変化させて、MOSFETまたはTFTの劣化をシミュレーションに反映させていることである。上述のBERTでは、ポストプロセッサで各デバイスの劣化量(閾値電圧シフト、電流劣化率など)を反映させたパラメータファイルを生成し、それを用いて劣化後の回路特性をシミュレーションする。しかしながら、この方法では事前にBTIやホットキャリア劣化による閾値電圧シフト、電流劣化が、どのパラメータに反映されるのかを多くの実験データから正確に調べておかなければならない。一般的に回路シミュレーションに用いられるパラメータの数は非常に多いので、多大なコストと時間を必要とする。
【0012】
技術的課題の第2は、デューティ比(duty ratio)を一定として、長時間劣化後の回路特性を予測することである。デューティ比は、時刻tにおけるAC動作のMOSFETの閾値変化とDC動作の閾値変化の比であるが、詳細は後述する。公知技術では、回路動作初期も15年経ったあともデューティ比は一定であると仮定して劣化後の回路特性を予測している。これは15年後におけるMOSFETの閾値シフトや電流劣化の進行具合が、回路動作初期から見積もられるものと一致することを意味している。しかし、実際の回路では回路内の各MOSFETの劣化に伴って、各端子の電圧や電流値は劣化初期に予測された値から変化する。すなわち、回路内の各MOSFETのデューティ比は劣化に伴って動的に(時間関数的に)変化する。これは回路信頼性シミュレーションの予測精度を低下させ、回路設計をより困難なものとしてしまう。
【0013】
このため、回路を構成する各デバイス(MOSFETやTFT)の劣化を回路シミュレーションのパラメータ変更を介さずに回路シミュレーションに反映させ、かつ予測されたデバイスの劣化量を動的に回路シミュレーションに反映させることが可能な回路信頼性シミュレーション技術ならびに回路信頼性シミュレーションを短時間で実行させるシミュレーション方法の実現が望まれていた。
【0014】
本発明は上記事情に鑑みてなされたもので、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能な半導体回路劣化シミュレーション方法、およびそのコンピュータプログラム媒体を提供することにある。
【課題を解決するための手段】
【0015】
上記の課題を解決するために、本発明の半導体回路劣化シミュレーション方法は、MOSFETを含む回路の回路劣化シミュレーション方法であって、複数のMOSFETを含む回路を記述した第1の入力ファイルにおいて、前記複数のMOSFETの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第2の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第1の劣化計算用条件ファイルを作成し、前記第2の入力ファイルに対し第1の回路シミュレーションを実施し、前記第1の劣化計算用条件ファイルを用いて、前記複数のMOSFETの、時刻ti (ti=0を含む)から微小時間dt経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第3の入力ファイルを作成し、前記第3の入力ファイルに基づき、時間ti+1(但し、ti+1−ti>dt)における動的変動量を外挿により予測計算して第2の劣化計算用条件ファイルを作成し、前記第2の劣化計算用条件ファイルの内容で、前記複数のMOSFETの、ti+1〜dtの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第2の回路シミュレーションを実施し、前記ti がシミュレーション目標時間tfinalに到達するまで、前記外挿による予測計算から前記第2の回路シミュレーションまでを繰り返し、前記ti が前記tfinalに到達したら、前記第2の回路シミュレーションを反映した出力ファイルを出力して作業を終了することを特徴とする。
【0016】
また、本発明のコンピュータプログラム媒体は、コンピュータに実行させるためのプログラムが記録されたコンピュータプログラム媒体であって、前記プログラムは上記回路劣化シミュレーション方法の各ステップを記述したものである。
【発明の効果】
【0017】
本発明によれば、回路素子の劣化に伴い生じる回路の動的変化を、劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を、短時間で予測することが可能な半導体回路劣化シミュレーション方法、そのコンピュータプログラム媒体が提供される。
【図面の簡単な説明】
【0018】
【図1】第1の実施形態に係る回路劣化シミュレーション方法を説明する為の模式図で、(a)はMOSFETの動的劣化量を表現する関数の説明図、(b)はこの関数を電圧源としてMOSFETのゲートに挿入することを説明する図。
【図2】第1の実施形態における過渡解析における時間軸を公知技術のそれと比較した表。
【図3】第1の実施形態における劣化量の計算方法を説明する為のグラフ。
【図4】第1の実施形態の回路劣化シミュレーション方法の構成と流れを示す模式図。
【図5】プリプロセッサでのフローチャート。
【図6】メインプロセッサでのフローチャート。
【図7】ポストプロセッサでのフローチャート。
【図8】第1の実施形態における劣化量の外挿方法を説明するためのフローチャート。
【図9】フィッティング関数の計算方法を説明する為のグラフ。
【図10】実施形態の効果を評価するために用いたMOSFET回路の回路図。
【図11】第1の実施形態の効果を示す図で、pMOSのNBTI,ホットキャリア、nMOSのホットキャリアの各々におけるΔVth、ΔID/IDを、従来の方法で得られた値との比で表わしたグラフ。
【図12】第1の実施形態における、pMOSFETとnMOSFETの劣化による出力波形の立ち上がりと立下りの遅れを、劣化前と15年後をシミュレーションで比較した図。
【図13】第1の実施形態の効果を評価するために用いたインバータ回路の回路図である。
【図14】従来技術で、回路シミュレーションの起動時間がCPUの計算時間を律束する様子を説明するための図。
【図15】本実施形態が従来技術に比べて、CPU使用時間が優れていることを示す図。
【図16】第2の実施形態における劣化量の外挿方法を説明するためのフローチャート。
【図17】第2の実施形態の外挿方法のフローチャート。
【図18】第2の実施形態の効果を示す図で、pMOSのNBTI,ホットキャリア、nMOSのホットキャリアの各々におけるΔVth、ΔID/IDを、従来の方法で得られた値との比で表わしたグラフ。
【図19】第2の実施形態における、pMOSFETとnMOSFETの劣化による出力波形の立ち上がりと立下りの遅れを、劣化前と15年後をシミュレーションで比較した図。
【図20】デューティ比を説明する為のグラフ。
【図21】MOSFETを用いた回路例。
【図22】DC評価に用いた単体MOSFETのシンボル図。
【発明を実施するための形態】
【0019】
実施形態の説明に先立ち、前述のデューティ比についてより詳細に説明する。回路の動作保障を行うためにも、回路内のMOSFETに対するBTIやホットキャリア劣化は信頼性上重要な問題となる。しかしながら、回路内のMOSFETの信頼性を直接評価することは困難であるので、式(1)で定義されるデューティ比を用いて設計が行われてきた。
【0020】
ΔVth_circuit(t) = ΔVth_dc(t×Duty Ratio) (1)
ここでΔVth_circuit(t)は回路内に存在するnMOSFETまたはpMOSFETの時刻tにおける閾値電圧シフト、ΔVth_dc(t)は単体のnMOSFETまたはpMOSFETに対するDC条件下での閾値シフト量である。
【0021】
図20は式(1)の関係を模式的に示したものである。例えば図21に示す回路におけるpMOS1のNBTI劣化に着目した場合、実線が図22に示す単体pMOSFETに対してNBTI信頼性試験を行ったときの時刻tでの閾値シフト量 ΔVth_dc(t)となる。定常的にストレス電圧がpMOSFETに印加されているので、閾値シフト量は時間に対して単調に増加する。
【0022】
一方、点線が図21の回路に適当な波形を入力したときのNBTIによるpMOS1の閾値シフト量 ΔVth_circuit(t)になる。回路にはAC波形が入力されるため、pMOS1へのストレス電圧が印加されていない時間帯が存在する。そのため、閾値シフト量は時間に対して基本的に階段状に増加していく。デューティ比とは、回路内のMOSFET劣化量を ΔVth_dcで表現する際に用いる変換係数に相当する。
【0023】
なお、式(1)は閾値電圧シフトに関するデューティであるが、電流劣化率に関しても同様の手法でデューティが定義される。また、他の劣化現象に関しても同様である。従来の回路設計では、一定時間経てばデューティ比は一定値になると仮定して、実測から求められるΔVth_dc(t)と組み合わせることで長時間、例えば15年経ったあとのΔVth_circuit(t)を計算する。
【0024】
ただし、回路設計者がΔVth_circuit(t)を見積もれるのは、単純な回路に単純な波形が入力されたときに限られる。さらにtの範囲も、動作保障年月に比べて短い時間しか知ることができない。そこで、実際の回路に対してSPICEなどの回路シミュレーションを行い、得られた各MOSFETに対する端子電圧、端子電流の情報からΔVth_circuit(t)を予測する「回路信頼性シミュレーション技術」が用いられるようになってきた。本発明は、これを発展させ、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能な半導体回路劣化シミュレーション方法、そのコンピュータプログラ媒体を提供する。
【0025】
以下、本発明の実施の形態について、詳細に説明する。
【0026】
(第1の実施形態)
まず、本実施形態におけるMOSFETの閾値電圧シフトおよび電流劣化率の計算方法と、それを回路シミュレーションに反映させる方法を述べる。
本実施形態では、BTIおよびホットキャリア劣化に伴う閾値電圧シフトΔVthのほかに、電流劣化率ΔID/ID から劣化量を計算している。閾値電圧シフトに加えて電流劣化率を用いるのは、劣化による移動度低下の影響を考慮するためである。
【0027】
BTIやホットキャリアによる閾値電圧シフト、電流劣化率はストレス電圧をかけるほど増加するので、時間の関数として表現することが可能である。その関数形状は様々であるが、例えば、式(2)や式(3)のような形を用いることができる。
【0028】
ΔVth=A×tB≡F(t) (2)
ΔID/ID=C×tD≡G(t) (3)
なお、パラメータA〜Dは端子電圧や端子電流の関数であり、DC条件下の信頼性評価試験の結果からモデリングされている。また、電流劣化率は劣化前におけるVG=VD=VDD(nMOS)またはVSS(pMOS)でのドレイン電流と、ストレス電圧が時間tの間印加されたときのドレイン電流量との比率
ΔID/ID=ΔID(t)/ID(0) (4)
としている。
【0029】
回路内の各MOSFETの劣化量は、端子電圧や端子電流の情報をもとに計算されるが、図20に示すように、回路内の各MOSFETの閾値電圧シフトや電流劣化率は常に進行するとは限らない。そのため、F(t)やG(t)を回路信頼性シミュレーションに直接組み込むことはできない。そこで、時刻tにおける閾値電圧シフトや電流劣化率はMOSFETにストレス電圧が実効的に印加された時間Duty×t(≡teff)で表現されるとして、以下のような方法に従って劣化量を計算した。
【0030】
・閾値電圧シフト
teff_dvth=F-1(ΔVth(t)) (5)
ΔVth(t+δt)=ΔVth(t)+dF/dt(teff_dvth)×δt (6)
・電流劣化率
teff_dld=G−1(ΔID/ID(t)) (7)
ΔID0/ID(t+δt)=ΔID/ID(t)+dG/dt(teff_dld)×δt (8)
MOSFETの劣化が進行しない条件ではdF/dtやdG/dtが0、劣化が進行する条件ではdF/dtやdG/dtが0ではない値となるため、t+δtでの劣化量を精度よく見積もることができる。
【0031】
このような方法で計算された閾値電圧シフトと電流劣化率は、図1に示す方法を用いた回路シミュレーションに反映させている。図1は第1の実施形態に係る回路劣化シミュレーション方法を説明する為の模式図で、(a)はMOSFETの動的劣化量を表現する関数の説明図であり、(b)はこの関数を電圧源としてMOSFETのゲート電極に直列に挿入する様子を示している。本実施形態では、閾値電圧シフトも電流劣化もフラットバンド電圧をシフトさせる現象と考え、劣化量に相当する電圧源をゲート電極に挿入している。閾値電圧シフトは直接電圧源として、電流劣化率は
ΔVth,gm(t)=ΔID(t)/gm(0) (9)
ΔID(t)=ΔID/ID(t)×ID(0) (10)
gm(0)=dID/dVG(0) (11)
と電圧源に変換している。
【0032】
ただしデータ定義の都合上、電流劣化率のデータには、閾値電圧シフトの影響が含まれてしまっている。また、電流劣化率のデータは、あくまでVG=VD=VDDあるいはVSSでの劣化データである。そこで、実際には式(12)と式(13)に則ってΔVth,shift(以下、ΔVth,shiftをΔVth,shと略記する。)とΔVth,gmからΔVを計算し、劣化を表す電圧源としてを用いている。これにより閾値電圧シフトの影響を2重にカウントすることなく、任意のゲート電圧に対する劣化量を表現することができる。なお、式(12)と式(13)はnMOSFETに対する式であるが、pMOSFETに関しても同様の計算を行っている。なお、Vthは劣化前のMOSFETの閾値電圧である。
【0033】
VG−Vth−ΔVth,sh<0のとき
ΔV=ΔVth,sh (12)
VG−Vth−ΔVth,sh>0のとき
ΔV=ΔVth,sh+(ΔVth,gm−ΔVth,sh)×
(VG−Vth−ΔVth,sh)/(VDD−Vth−ΔVth,sh) (13)
また、回路シミュレーションで過渡解析が行われる間ΔVは、図2にΔV1、ΔV2、…、ΔV100などと示すように動的に変化する特徴を持つ。これは本実施形態固有の特徴であり、前述の特許文献2などの公知技術では過渡解析であっても劣化量は時間によらず一定値となる(ΔVave)。例えば、劣化初期は劣化量の時間変化が非常に大きいので、本実施形態と公知技術による計算結果の違いは明確に表れ、本実施形態の方がより高精度なシミュレーションができる。但し、このような「時間変化する電圧源」は特殊な機能ではなく、一般的な回路シミュレーションでは標準的に備えられている機能である。
【0034】
すなわち、t=ti〜ti+dtでの回路信頼性シミュレーションにおいて、公知技術では「t=0〜tiの間MOSFETは劣化するが、シミュレーションを行うt=ti〜ti+dtの間は劣化しない」としているのに対し、本実施形態では「シミュレーションを行うt=ti〜ti+dtも同様に劣化する」と考えている。
【0035】
本実施形態のシミュレーション手順を説明する前に、特性劣化の計算方法を図3の概念図を用いて説明する。本実施形態では、劣化に伴うMOSFETのデューティ比変動の影響を動的に回路シミュレーションにフィードバックできることを特徴として持つ。しかしながら、この特徴を有効に活用しつつ、例えば15年後の回路特性を把握するためには、15年分の回路信頼性シミュレーションを行わなければならず、多大なシミュレーション時間を要する。
【0036】
そのため、本実施形態では「t=ti 〜ti+dtにおける短時間の回路信頼性シミュレーション」と「外挿によるt=ti+1でのMOFET劣化量の予測」を交互に繰り返すことによって、シミュレーション時間の大幅な短縮を実現している。回路信頼性シミュレーションを行う時刻t=ti+1をt=tiに対してどのように定めるかは任意であるが、例えば本実施形態では式(14)に従って定めている。
【0037】
ti+1=(ti+dt)×Factor (Factor>0) (14)
Factorは、シミュレーションの要求精度に応じて、適当な数字を選定すればよい。
【0038】
図4は、本実施形態の構成と全体の流れを示す概念図である。本実施形態の機能を、便宜的にプリプロセッサ(Pre-processor)11、メインプロセッサ(Main-processor)12、そしてポストプロセッサ(Post-processor)13の3つのプロセッサにより分けて説明する。
【0039】
プリプロセッサ11にてユーザーが用意した回路シミュレーション入力ファイル1を、回路信頼性シミュレーションに適した状態に加工して、入力ファイル2を作成する。入力ファイル1は通常の回路シミュレーション入力ファイルであり、入力ファイル2は入力ファイル1を回路信頼性評価用にフォーマットを変更したものである。
【0040】
メインプロセッサ12では、SPICEなどの回路シミュレーションと、その結果と劣化計算を行なうデバイスの条件(リスト)ファイル4、劣化計算用パラメータファイル6からの読み込みとに基づいた各MOSFET劣化量の計算とを夫々1回、若しくは交互に行う。この「計算を行う機能」は新たに考案された仕組みであり、これにより計算精度が向上するとともに、劣化に伴う各MOSFET端子電圧、端子電流の変化を動的(時間関数的)に劣化量計算に反映させることができる。
【0041】
メインプロセッサ13の結果(閾値電圧シフト、電流変化率等)を反映した入力ファイル3を作成し、回路シミュレーションにフィードバックする。その後、ポストプロセッサ13にて外挿処理を行い、ポストプロセッサ13の結果を反映した条件ファイル5を条件ファイル4に入れ替えて、デバイス劣化量の読み込みにフィードバックする。
【0042】
デバイス劣化を読み込んだ回路シミュレーションを再度実施し、これを繰り返して所望の寿命時間まで達したら、出力ファイル8を出力して作業を終了する。
【0043】
図5は、プリプロセッサでの作業手順を示すフローチャートである。図4の参照番号も引用しつつ説明する。まず、ステップ1(S1)にてユーザーが用意した回路シミュレーションの入力ファイル1を読みこみ、ステップ2(S2)にて入力ファイル1内にあるMOSFETの情報を抽出する。そして、S2にて抽出された全てのMOSFETのゲート電極に対して、図1で述べたMOSFETの劣化を表現する電圧源を挿入した入力ファイル2を作成する(S3)。ただし、この段階では各MOSFETは劣化していないので、閾値電圧シフトならびに電流劣化を表現するΔVth,shとΔVth,gmはいずれも0Vである。
【0044】
それと同時にステップ4(S4)にて、S2にて抽出されたMOSFETの名前、適用する劣化モデル(本実施形態ではBTIまたはホットキャリア)、計算の初期値として用いるΔVth,shとΔVth,gmが記述されたリストファイル4が作成される。このリストファイル4に記述されたMOSFETが、本実施形態では劣化するMOSFETの対象として扱われる。
【0045】
通常はこのままメインプロセッサ12への処理に移行するが、シミュレーション目的によっては回路内の一部のMOSFETのみを劣化させたい場合がある。例えば、回路内のどのMOSFETが回路全体の劣化に最も寄与するか、などの感度解析を行う場合である。その場合、S4にて作成されたリストから劣化させないMOSFETの名前を削除する。
【0046】
また、ΔVth,shとΔVth,gmの初期値を修正することも可能である。これにより、ある程度劣化が進行した状態をt=0としたシミュレーションが可能になる。ただし、ここはユーザーが手動で行う必要がある。これをステップ5(S5)とする。
【0047】
メインプロセッサ12での作業手順を示すフローチャートを図6に示す。まずステップ11(S11)にてS3で作成した入力ファイル2と回路シミュレーション用のパラメータを読み込み、ステップ12(S12)にてt=ti 〜ti+dt(ti =0を含む)の回路シミュレーションを行う。S11〜S12が既存の回路シミュレーション本体の機能であり、これにより回路内各MOSFETの端子電圧、端子電流の情報が出力される。
【0048】
その後ステップ13(S13)にてシミュレーション結果の出力ファイル7を読み込むと共に、ステップ14(S14)にてMOSFET劣化量計算用のパラメータファイル6とS4にて作成された条件ファイル4を読み込む。S14で読み込む劣化量計算用パラメータとは、例えば式(2)と式(3)で用いられているパラメータA〜Dであり、公知技術で使用されるパラメータ数に比べて非常に少ない(例えば、”An integrated Modeling Paradigm of Circuit Reliability for 65 nm CMOS Technology” by Wenping Wang et al., IEEE 2007 CICC 参照)。
【0049】
次にステップ15(S15)にて、各MOSFETに対して各劣化モデルに対する閾値電圧シフトΔVthと電流劣化率ΔID/IDを計算する。そしてステップ16(S16)にて、図1に示した方法に則って閾値電圧シフトΔVthと電流劣化率ΔID/IDをΔVth,shとΔVth,gmに換算し、これらを反映した入力ファイル3を作成する。
【0050】
最後にステップ17(S17)にて入力ファイル2と入力ファイル3に記述されたΔVth,shとΔVth,gmが一致するか収束判定を行う。変動量が大きければステップ18(S18)にて入力ファイル3の名前を入力ファイル2に変更し、再度S11以降の処理を行う。変動量が十分に小さければ収束したと判断し、t=ti 〜ti+dt(ti =0を含む)の回路信頼性シミュレーションを終了し、ポストプロセッサ13による処理へ移行する。
【0051】
ここで注意すべきは、最初にプリプロセッサ11で読み込まれたとき、劣化量の記述が無いので、条件ファイル4でのΔVthは0である。メインプロセッサ12での作業が行われて入力ファイル3の内容が入力ファイル2にフィードバックされると、何かしらの値が入るので、劣化量の計算の結果ΔVthに何かしらの値が入る。このフィードバックが繰り返されることにより、その時点(t=ti〜ti+dt)でのΔVthの動的劣化量が決定される。
【0052】
次に、ポストプロセッサ13での作業の手順を示すフローチャートを図7に示す。t=ti 〜ti+dtまでの回路信頼性シミュレーションが終了しているとき、t=0〜0+dt、t1 〜t1+dt、t2 〜t2+dt、……、ti 〜ti+dtにおける閾値電圧シフトΔVthと電流劣化率ΔID/IDのデータが既に保存されている。そこで、ステップ21(S21)にてこれら全てのデータを最初に読み込む。
【0053】
次に、ステップ22(S22)にて、S21で読み込んだ時刻ti+dtの情報と式(14)からti+1を決定する。そして、S21とS22で得られた情報からt=ti+1における各MOSFETの劣化モデルごとの閾値電圧シフトΔVthと電流劣化率ΔID/IDを外挿予測する(S23)。なお、具体的な外挿方法については後述する。
【0054】
ついでステップ24(S24)にて、外挿結果を記述した条件ファイル5を作成する。条件ファイル5の内容は、具体的には抽出されたMOSFETの名前、適用される劣化モデル、t=ti+1での閾値電圧シフトΔVthと電流劣化率ΔID/IDである。そしてステップ25(S25)にて、t=ti とユーザーによって指定された時刻tfinal、例えば15年後との大小関係を比較して、15年に未達であればメインプロセッサ12による処理へと戻る。このとき、S24にて条件ファイル5に記述されたt=ti+1ででの劣化量は、メインプロセッサのステップ14に戻って、改めて読み込まれてS15の劣化量計算に用いられることになる。t=ti がtfinalに達していれば、出力ファイル8を出力して作業は終了となる。
【0055】
図8に、本実施形態のステップ23(S23)にて用いられる劣化量の外挿方法に関するフローチャート図を示す。図7で説明したように、t=0〜ti〜ti+dtにおける劣化量(閾値電圧シフトΔVthまたは電流劣化率ΔID/IDデータ)とti+1が外挿用のデータとして入力される。
【0056】
本実施形態では、最小二乗法を用いてこれらのデータに対するフィッティング関数を導出し、それを用いてt=ti+1での劣化量を予測する。ただし、フィッティング関数導出に当たってはt=0〜δtをフィッティングの対象から外している。これは図9に示すように、劣化初期のデータまで含めるとフィッティングの精度が低下する場合があるためである。
【0057】
本実施形態で示したシミュレーション方法の効果を確認するために、図10に示す回路に対して回路信頼性シミュレーションを行なった。図11は、実施形態により求められた図10のnMOSFETまたはpMOSFET21の15年後の閾値シフトと電流劣化率を、従来の方法により求められた閾値シフトと電流劣化率に対する比率として示したものである。なお、nMOSFETの劣化量を計算するときにはnMOSFETのみを劣化させている。これはpMOSFET22の劣化によって生じる端子電圧、端子電流の変化がnMOSFET21の劣化量を変調させないようにするためである。pMOSFET21の劣化量計算についても同様である。
【0058】
従来方法では、基本的に「理想状態の端子電圧、端子電流から劣化量を見積もる」という方法を用いている。すわなち、各MOSFETの劣化量は独立に計算されている。これと比較するために、本実施形態の効果を評価する際にも、nMOSFETまたはpMOSFETの劣化のみを考慮した。
【0059】
図11に示すように、本実施形態により計算される劣化量は従来の方法と比べて小さいことがわかる。これは本実施例が劣化に伴ってデューティ比が劣化する様子を適切にシミュレーションに反映させることができるためである。
【0060】
図12は、本実施形態により得られた15年後の回路特性である。ここではpMOSFET21とnMOSFET22との劣化両方を考慮して、シミュレーションしている。pMOSFET21およびnMOSFET22の劣化による、出力波形の立ち上がりと立ち下がり時間の遅延が確認できる。
【0061】
ここで、本実施形態が公知技術に比較して、作業時間が改善されていることを例をあげて説明する。公知技術で最も予測精度の良い計算手法(例えば、特許文献2の手法)では、時間t=0〜tendでの回路信頼性シミュレーションを行なうにあたり、計算区間を[0,t1],[t1,t1*2],[t1*2,t1*3],……,[tend−t1,tend]に分割する。そして、各区間の計算が終わるごとに劣化パラメータを更新する。しかしながら、公知技術で本実施形態と同等の予測精度を得るためには区間を細かく分割する必要があり、その結果現実的な時間でシミュレーションを行なうことができない。
【0062】
例えば、図13に示す回路に対して、t=0〜1000nsの回路信頼性シミュレーションを行なう場合を考える。本実施形態では、劣化量を動的にフィードバックすることができるので、最低限必要な回路シミュレーションの回数は1回である。この評価を行なうにあたり、比較例と同一条件とするために、メインプロセッサ内は1回とした。
【0063】
一方、公知技術では劣化量予測精度向上のためにt1 を細かくする必要がある。t1 が小さくなるほど一つの区間あたり要するCPU処理時間は減ると期待されるが、実際は図14に示すようにCPU時間は一定値に漸近する。これは、CPU時間が回路シミュレーションの起動時間で律速されるようになるためである。
さらに、t1 を細かくすると、回路シミュレーションを何度も再起動する必要があり、それだけでも膨大な時間を消費することに留意すべきである。
【0064】
図15は、公知技術にてt=0〜1000nsの回路シミュレーションを行なうのに必要な全CPU時間のt1 依存性を示している。図14で述べた要因によって、t=0〜1000nsのの回路信頼性シミュレーションを行なうのに10,000秒以上の時間がかかることが分かる。一方、本実施形態における所要CPU時間は10秒強である。
【0065】
このように本実施形態のシミュレーション時間が短いのは、MOSFETの劣化を回路シミュレーションのパラメータ変更ではなく、時刻tに対して動的に変化する電圧源として考慮しているためである。
【0066】
前述のように、本実施形態においては、劣化計算が時間の関数で表現されている。その決定方法として、実験からバイアス条件依存性を測定し、フィッティング関数(例えば、y=AtB)を仮定する。そして、AやBを電圧や電流の関数として求める。但し、AやBの関数形状は特に決まっているわけではなく、実測を再現するように、適切な関数を選ぶ。なお、フィッティング関数は、上記に限られるものでなく、種々変更することができる。
【0067】
また、本実施形態では、劣化計算ごとにパラメータを用意するのではなく、電圧源という形式で劣化を表現するので、回路シミュレーションモデルの枠組みによらず用いることができる。
【0068】
このように、第1の実施形態によれば、フィッティング関数を用いて、劣化を時間の関数とし、回路シミュレーションと劣化の計算を交互に行なうことにより、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能となる。
【0069】
(第2の実施形態)
第2の実施形態の劣化シミュレーション方法は、外挿方法以外は第1の実施形態と同じなので、外挿方法についてのみ記述する。
第2の実施形態では、図20に示したデューティ比を用いた外挿方法を用いている。回路内のMOSFETに対してデューティ比を計算すると、一般的に図16のような振る舞いを示す。デューティ比は劣化初期には大きく振動するが、次第に一定値に漸近するようになる。本実施形態ではこの特徴を利用している。
【0070】
本実施形態における外挿方法に関するフローチャートを、図17に示す。図16で説明したように、t=0〜ti+dtにおける劣化量(閾値電圧シフトΔVthまたは電流劣化率ΔID/ID)データとti+1が外挿用のデータとして入力される。次にステップ41(S41)にてMOSFET劣化量計算用にパラメータファイル7を読み込み、ステップ42(S42)にて、デューティ比計算の際に参照するDCストレス条件下における、単体MOSFETのt=0〜ti+dtでの劣化量を計算する。
【0071】
次にステップ43(S43)にてt=ti+dt−δt’〜 ti+dtにおけるデューティ比の平均値を計算する。ここで得られたデューティ比が外挿される時間t=ti+dt〜 ti+1の間保存されると仮定すれば、このデューティ比とt=ti+1でのDCストレス条件下における単体MOSFETの劣化量の積から、回路内のMOSFETのt=ti+1における劣化量を予測することができる。
【0072】
なお、デューティ比の計算の際にt=ti〜 ti+dtではなくt=ti+dt−δt’〜 ti+dtを用いるのは、図16に示すように、場合によってはt=ti〜ti+dt−δt’のデューティ比が大きく振動してしまうためである。また、デューティ比は、時間t=ti +dt−δt’〜ti +dtでの読み取り劣化量の平均値を、DC劣化量のうち時間t=ti +dt−δt’〜ti +dtにおける劣化量で除したものである。
【0073】
第2の実施形態では、プリプロセッサ、メインプロセッサでの作業は第1の実施形態と同じであり、プリプロセッサでの外挿法が異なるだけなので、第1の実施形態で述べた作業時間の効率向上は、同様に奏することができる。
【0074】
図18は、本実施形態により計算される劣化量と従来の方法と比べたグラフであるが、殆ど差が無い。これは、ti〜ti+dtの結果から、ti+1での外挿量を計算するにあたり、デューティ比を一定と仮定しているためと思われる。従って、精度向上の効果は得られないものの、作業時間の効率向上は、第1の実施形態と同様に得ることができる。
【0075】
さらに、第2の実施形態の外挿方法は、第1の実施形態の外挿方法に比べて、外挿処理時の頑健性に優れているという特徴がある。第1の実施形態のシミュレーションは、回路には周期的な波形を入力して劣化が時間と共に増加する場合(y=AtBで増加)を考えているが、何かしらの原因で、想定しない振る舞いをした場合(y=AtBで増加しない場合)、外挿値は不自然な値となる。
これに対し、デューティ比を用いた外挿方法では、不自然な値が発生せず、妥当な外挿結果を得ることができる。
【0076】
図19は、本実施形態により得られた15年後の回路特性である。ここではpMOSFET21の劣化とnMOSFET22の劣化と両方を考慮して、シミュレーションしている。pMOSFET21およびnMOSFET22の劣化による、出力波形の立ち上がりと立ち下がり時間の遅延が確認できる。
【0077】
なお、上記の第1及び第2の実施形態で説明した手法は、コンピュータに実行させることができるプログラムとして、例えば磁気ディスク、CD、DVD,およびMO等の光ディスク、あるいは半導体メモリ等の記録媒体に書き込んで各種装置に適用したり、通信媒体により伝達して各種装置に適用したりすることができる。
【0078】
また、上記実施形態では、MOSFETの劣化モデルとしてBTIとホットキャリア劣化を導入した場合について説明した。しかし、これは本発明はこれに限られるものではなく、デバイスの端子電圧や端子電流でモデルが記述さえすれば、他の劣化モデル(例えばTDDB破壊など)を導入することも可能である。
【符号の説明】
【0079】
1…入力ファイル1、2…入力ファイル2、3…入力ファイル3、4…劣化計算を行なうデバイスのリストファイル、5…ポストプロセッサの結果を反映したリストファイル、6…劣化計算用パラメータファイル、7…回路シミュレーションの出力ファイル、8…ポストプロセッサの出力ファイル、11…プリプロセッサ、12…メインプロセッサ、13…ポストプロセッサ、21…pMOSFET、22…nMOSFET、31…インバータ回路
【技術分野】
【0001】
本発明は、半導体回路の劣化シミュレーション方法、およびそのコンピュータプログラム媒体に関する。
【背景技術】
【0002】
半導体回路の高集積化が進むにつれて、MOSFETの微細化が加速度的に進行している。これは微細化によってスイッチング速度が向上したり、ドレイン電流が増加したりするためである。しかし、必ずしも微細化に応じて電源電圧が下がるとは限らないため、微細化が進むほどトランジスタ内部に高電界領域が発生しやすくなる。そのため、信頼性劣化も世代が進むごとに深刻になりつつある。MOSFETの代表的な劣化現象であるBTI(Bias Temperature Instability)は、ゲート絶縁膜電界が強まることによって、またホットキャリア劣化はソース・ドレイン間の横方向電界が強まることによって起こり、いずれも閾値電圧の増加やドレイン電流の低下をもたらす。
【0003】
BTIとはMOSFETがオン状態にある時に進行するトランジスタ劣化現象であり、時間とともに閾値電圧の絶対値が増加したり、ドレイン電流が減少したりする。ゲート絶縁膜がシリコン酸化膜またはシリコン窒化膜のトランジスタではpMOSFETでしか起こらないが、高誘電率(High-K)ゲート絶縁膜を用いたトランジスタではnMOSFET、pMOSFETともに発生する。nMOSFETで起こるBTIはPBTI(Positive Bias Temperature Instability)、pMOSFETで起こるBTIはNBTI(Negative Bias Temperature Instability)と一般的に呼ばれている。ホットキャリア劣化とはソース・ドレイン間の横方向電界によってキャリアが高エネルギー状態となり、ゲート絶縁膜にトラップされる現象である。これもNBTI同様に、時間とともに閾値電圧の絶対値が増加したり、ドレイン電流が減少したりする。
【0004】
回路の動作保障をするためには、回路を構成するMOSFETの信頼性を評価することが重要となる。しかし、これらを直接測定することはできないので、代わりに後述のディーティ比を用いた信頼性評価方法、更にそれを発展させた「回路信頼性シミュレーション技術」が用いられるようになってきた。これはSPICE(Simulation Program with Integrated Circuit Emphasis)などの回路シミュレーションで計算される端子電圧、端子電流から、各デバイスの劣化量ならびに劣化後の回路特性を予測する方法である。
【0005】
回路信頼性シミュレーション技術については、米国カリフォルニア大学バークレー校が開発した回路信頼性シミュレータであるBERTが知られている(非特許文献1参照)。
【0006】
非特許文献1のFIG.2に示されるように、まず回路構成を記述した入力ファイル(Input Deck)とシミュレーションに用いるパラメータファイル(Device Parameters)を準備する。なお、この時準備されるデバイスパラメータにBTIやホットキャリア劣化の影響は反映されていない。BTIやホットキャリア劣化によりSPICEシミュレーションに用いるパラメータがどのように変化するかは、信頼性パラメータ(Reliability Parameters)に記述される。そしてプリプロセッサ(Pre-Processor)でSPICEシミュレーションの準備をした後に、SPICEにて回路シミュレーションを行う。この時得られるのは、劣化を考慮しない理想状態での回路特性である。そして、ポストプロセッサ(Post-Processor)にて回路シミュレーションの結果をもとにした回路内の各MOSFETの劣化量が計算され、その劣化計算結果を反映した新しいSPICEシミュレーション用パラメータファイルが生成される。ポストプロセッサで生成されたパラメータファイルを用いることで、回路内各MOSFETの劣化を反映させた回路シミュレーションが実行可能となる。
【0007】
また、NBTIを反映したトランジスタ劣化モデルをプロセッサに組み込み、劣化後のパラメータを用いて回路シミュレーションを再実行する技術も開示されている(特許文献1参照)。さらに、ホットキャリア等の要因で劣化したデバイスの連続的な劣化状況をテーブル化して取り込むことにより、時間経過後の回路シミュレーション方法も開示されている(特許文献2参照)。然しながら、特許文献1と2の技術は、いずれも過渡解析の最中にMOSFETが劣化することを想定していない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2008−225961号公報
【特許文献2】米国特許7,292,968号公報
【非特許文献】
【0009】
【非特許文献1】“Berkeley Reliability Tools - BERT,” R. H. Tu, et al., IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, vol.12, No.10, Oct., 1991
【発明の概要】
【発明が解決しようとする課題】
【0010】
上記のようにBERTをベースとした回路信頼性シミュレーションは、回路内各MOSFETの閾値変化を計算することができるので、回路設計上非常に有効である。しかしながら、BERTをベースとした公知の手法には次のような技術的な課題が存在する。
【0011】
技術的課題の第1は、公知技術では回路シミュレーションのパラメータを変化させて、MOSFETまたはTFTの劣化をシミュレーションに反映させていることである。上述のBERTでは、ポストプロセッサで各デバイスの劣化量(閾値電圧シフト、電流劣化率など)を反映させたパラメータファイルを生成し、それを用いて劣化後の回路特性をシミュレーションする。しかしながら、この方法では事前にBTIやホットキャリア劣化による閾値電圧シフト、電流劣化が、どのパラメータに反映されるのかを多くの実験データから正確に調べておかなければならない。一般的に回路シミュレーションに用いられるパラメータの数は非常に多いので、多大なコストと時間を必要とする。
【0012】
技術的課題の第2は、デューティ比(duty ratio)を一定として、長時間劣化後の回路特性を予測することである。デューティ比は、時刻tにおけるAC動作のMOSFETの閾値変化とDC動作の閾値変化の比であるが、詳細は後述する。公知技術では、回路動作初期も15年経ったあともデューティ比は一定であると仮定して劣化後の回路特性を予測している。これは15年後におけるMOSFETの閾値シフトや電流劣化の進行具合が、回路動作初期から見積もられるものと一致することを意味している。しかし、実際の回路では回路内の各MOSFETの劣化に伴って、各端子の電圧や電流値は劣化初期に予測された値から変化する。すなわち、回路内の各MOSFETのデューティ比は劣化に伴って動的に(時間関数的に)変化する。これは回路信頼性シミュレーションの予測精度を低下させ、回路設計をより困難なものとしてしまう。
【0013】
このため、回路を構成する各デバイス(MOSFETやTFT)の劣化を回路シミュレーションのパラメータ変更を介さずに回路シミュレーションに反映させ、かつ予測されたデバイスの劣化量を動的に回路シミュレーションに反映させることが可能な回路信頼性シミュレーション技術ならびに回路信頼性シミュレーションを短時間で実行させるシミュレーション方法の実現が望まれていた。
【0014】
本発明は上記事情に鑑みてなされたもので、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能な半導体回路劣化シミュレーション方法、およびそのコンピュータプログラム媒体を提供することにある。
【課題を解決するための手段】
【0015】
上記の課題を解決するために、本発明の半導体回路劣化シミュレーション方法は、MOSFETを含む回路の回路劣化シミュレーション方法であって、複数のMOSFETを含む回路を記述した第1の入力ファイルにおいて、前記複数のMOSFETの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第2の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第1の劣化計算用条件ファイルを作成し、前記第2の入力ファイルに対し第1の回路シミュレーションを実施し、前記第1の劣化計算用条件ファイルを用いて、前記複数のMOSFETの、時刻ti (ti=0を含む)から微小時間dt経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第3の入力ファイルを作成し、前記第3の入力ファイルに基づき、時間ti+1(但し、ti+1−ti>dt)における動的変動量を外挿により予測計算して第2の劣化計算用条件ファイルを作成し、前記第2の劣化計算用条件ファイルの内容で、前記複数のMOSFETの、ti+1〜dtの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第2の回路シミュレーションを実施し、前記ti がシミュレーション目標時間tfinalに到達するまで、前記外挿による予測計算から前記第2の回路シミュレーションまでを繰り返し、前記ti が前記tfinalに到達したら、前記第2の回路シミュレーションを反映した出力ファイルを出力して作業を終了することを特徴とする。
【0016】
また、本発明のコンピュータプログラム媒体は、コンピュータに実行させるためのプログラムが記録されたコンピュータプログラム媒体であって、前記プログラムは上記回路劣化シミュレーション方法の各ステップを記述したものである。
【発明の効果】
【0017】
本発明によれば、回路素子の劣化に伴い生じる回路の動的変化を、劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を、短時間で予測することが可能な半導体回路劣化シミュレーション方法、そのコンピュータプログラム媒体が提供される。
【図面の簡単な説明】
【0018】
【図1】第1の実施形態に係る回路劣化シミュレーション方法を説明する為の模式図で、(a)はMOSFETの動的劣化量を表現する関数の説明図、(b)はこの関数を電圧源としてMOSFETのゲートに挿入することを説明する図。
【図2】第1の実施形態における過渡解析における時間軸を公知技術のそれと比較した表。
【図3】第1の実施形態における劣化量の計算方法を説明する為のグラフ。
【図4】第1の実施形態の回路劣化シミュレーション方法の構成と流れを示す模式図。
【図5】プリプロセッサでのフローチャート。
【図6】メインプロセッサでのフローチャート。
【図7】ポストプロセッサでのフローチャート。
【図8】第1の実施形態における劣化量の外挿方法を説明するためのフローチャート。
【図9】フィッティング関数の計算方法を説明する為のグラフ。
【図10】実施形態の効果を評価するために用いたMOSFET回路の回路図。
【図11】第1の実施形態の効果を示す図で、pMOSのNBTI,ホットキャリア、nMOSのホットキャリアの各々におけるΔVth、ΔID/IDを、従来の方法で得られた値との比で表わしたグラフ。
【図12】第1の実施形態における、pMOSFETとnMOSFETの劣化による出力波形の立ち上がりと立下りの遅れを、劣化前と15年後をシミュレーションで比較した図。
【図13】第1の実施形態の効果を評価するために用いたインバータ回路の回路図である。
【図14】従来技術で、回路シミュレーションの起動時間がCPUの計算時間を律束する様子を説明するための図。
【図15】本実施形態が従来技術に比べて、CPU使用時間が優れていることを示す図。
【図16】第2の実施形態における劣化量の外挿方法を説明するためのフローチャート。
【図17】第2の実施形態の外挿方法のフローチャート。
【図18】第2の実施形態の効果を示す図で、pMOSのNBTI,ホットキャリア、nMOSのホットキャリアの各々におけるΔVth、ΔID/IDを、従来の方法で得られた値との比で表わしたグラフ。
【図19】第2の実施形態における、pMOSFETとnMOSFETの劣化による出力波形の立ち上がりと立下りの遅れを、劣化前と15年後をシミュレーションで比較した図。
【図20】デューティ比を説明する為のグラフ。
【図21】MOSFETを用いた回路例。
【図22】DC評価に用いた単体MOSFETのシンボル図。
【発明を実施するための形態】
【0019】
実施形態の説明に先立ち、前述のデューティ比についてより詳細に説明する。回路の動作保障を行うためにも、回路内のMOSFETに対するBTIやホットキャリア劣化は信頼性上重要な問題となる。しかしながら、回路内のMOSFETの信頼性を直接評価することは困難であるので、式(1)で定義されるデューティ比を用いて設計が行われてきた。
【0020】
ΔVth_circuit(t) = ΔVth_dc(t×Duty Ratio) (1)
ここでΔVth_circuit(t)は回路内に存在するnMOSFETまたはpMOSFETの時刻tにおける閾値電圧シフト、ΔVth_dc(t)は単体のnMOSFETまたはpMOSFETに対するDC条件下での閾値シフト量である。
【0021】
図20は式(1)の関係を模式的に示したものである。例えば図21に示す回路におけるpMOS1のNBTI劣化に着目した場合、実線が図22に示す単体pMOSFETに対してNBTI信頼性試験を行ったときの時刻tでの閾値シフト量 ΔVth_dc(t)となる。定常的にストレス電圧がpMOSFETに印加されているので、閾値シフト量は時間に対して単調に増加する。
【0022】
一方、点線が図21の回路に適当な波形を入力したときのNBTIによるpMOS1の閾値シフト量 ΔVth_circuit(t)になる。回路にはAC波形が入力されるため、pMOS1へのストレス電圧が印加されていない時間帯が存在する。そのため、閾値シフト量は時間に対して基本的に階段状に増加していく。デューティ比とは、回路内のMOSFET劣化量を ΔVth_dcで表現する際に用いる変換係数に相当する。
【0023】
なお、式(1)は閾値電圧シフトに関するデューティであるが、電流劣化率に関しても同様の手法でデューティが定義される。また、他の劣化現象に関しても同様である。従来の回路設計では、一定時間経てばデューティ比は一定値になると仮定して、実測から求められるΔVth_dc(t)と組み合わせることで長時間、例えば15年経ったあとのΔVth_circuit(t)を計算する。
【0024】
ただし、回路設計者がΔVth_circuit(t)を見積もれるのは、単純な回路に単純な波形が入力されたときに限られる。さらにtの範囲も、動作保障年月に比べて短い時間しか知ることができない。そこで、実際の回路に対してSPICEなどの回路シミュレーションを行い、得られた各MOSFETに対する端子電圧、端子電流の情報からΔVth_circuit(t)を予測する「回路信頼性シミュレーション技術」が用いられるようになってきた。本発明は、これを発展させ、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能な半導体回路劣化シミュレーション方法、そのコンピュータプログラ媒体を提供する。
【0025】
以下、本発明の実施の形態について、詳細に説明する。
【0026】
(第1の実施形態)
まず、本実施形態におけるMOSFETの閾値電圧シフトおよび電流劣化率の計算方法と、それを回路シミュレーションに反映させる方法を述べる。
本実施形態では、BTIおよびホットキャリア劣化に伴う閾値電圧シフトΔVthのほかに、電流劣化率ΔID/ID から劣化量を計算している。閾値電圧シフトに加えて電流劣化率を用いるのは、劣化による移動度低下の影響を考慮するためである。
【0027】
BTIやホットキャリアによる閾値電圧シフト、電流劣化率はストレス電圧をかけるほど増加するので、時間の関数として表現することが可能である。その関数形状は様々であるが、例えば、式(2)や式(3)のような形を用いることができる。
【0028】
ΔVth=A×tB≡F(t) (2)
ΔID/ID=C×tD≡G(t) (3)
なお、パラメータA〜Dは端子電圧や端子電流の関数であり、DC条件下の信頼性評価試験の結果からモデリングされている。また、電流劣化率は劣化前におけるVG=VD=VDD(nMOS)またはVSS(pMOS)でのドレイン電流と、ストレス電圧が時間tの間印加されたときのドレイン電流量との比率
ΔID/ID=ΔID(t)/ID(0) (4)
としている。
【0029】
回路内の各MOSFETの劣化量は、端子電圧や端子電流の情報をもとに計算されるが、図20に示すように、回路内の各MOSFETの閾値電圧シフトや電流劣化率は常に進行するとは限らない。そのため、F(t)やG(t)を回路信頼性シミュレーションに直接組み込むことはできない。そこで、時刻tにおける閾値電圧シフトや電流劣化率はMOSFETにストレス電圧が実効的に印加された時間Duty×t(≡teff)で表現されるとして、以下のような方法に従って劣化量を計算した。
【0030】
・閾値電圧シフト
teff_dvth=F-1(ΔVth(t)) (5)
ΔVth(t+δt)=ΔVth(t)+dF/dt(teff_dvth)×δt (6)
・電流劣化率
teff_dld=G−1(ΔID/ID(t)) (7)
ΔID0/ID(t+δt)=ΔID/ID(t)+dG/dt(teff_dld)×δt (8)
MOSFETの劣化が進行しない条件ではdF/dtやdG/dtが0、劣化が進行する条件ではdF/dtやdG/dtが0ではない値となるため、t+δtでの劣化量を精度よく見積もることができる。
【0031】
このような方法で計算された閾値電圧シフトと電流劣化率は、図1に示す方法を用いた回路シミュレーションに反映させている。図1は第1の実施形態に係る回路劣化シミュレーション方法を説明する為の模式図で、(a)はMOSFETの動的劣化量を表現する関数の説明図であり、(b)はこの関数を電圧源としてMOSFETのゲート電極に直列に挿入する様子を示している。本実施形態では、閾値電圧シフトも電流劣化もフラットバンド電圧をシフトさせる現象と考え、劣化量に相当する電圧源をゲート電極に挿入している。閾値電圧シフトは直接電圧源として、電流劣化率は
ΔVth,gm(t)=ΔID(t)/gm(0) (9)
ΔID(t)=ΔID/ID(t)×ID(0) (10)
gm(0)=dID/dVG(0) (11)
と電圧源に変換している。
【0032】
ただしデータ定義の都合上、電流劣化率のデータには、閾値電圧シフトの影響が含まれてしまっている。また、電流劣化率のデータは、あくまでVG=VD=VDDあるいはVSSでの劣化データである。そこで、実際には式(12)と式(13)に則ってΔVth,shift(以下、ΔVth,shiftをΔVth,shと略記する。)とΔVth,gmからΔVを計算し、劣化を表す電圧源としてを用いている。これにより閾値電圧シフトの影響を2重にカウントすることなく、任意のゲート電圧に対する劣化量を表現することができる。なお、式(12)と式(13)はnMOSFETに対する式であるが、pMOSFETに関しても同様の計算を行っている。なお、Vthは劣化前のMOSFETの閾値電圧である。
【0033】
VG−Vth−ΔVth,sh<0のとき
ΔV=ΔVth,sh (12)
VG−Vth−ΔVth,sh>0のとき
ΔV=ΔVth,sh+(ΔVth,gm−ΔVth,sh)×
(VG−Vth−ΔVth,sh)/(VDD−Vth−ΔVth,sh) (13)
また、回路シミュレーションで過渡解析が行われる間ΔVは、図2にΔV1、ΔV2、…、ΔV100などと示すように動的に変化する特徴を持つ。これは本実施形態固有の特徴であり、前述の特許文献2などの公知技術では過渡解析であっても劣化量は時間によらず一定値となる(ΔVave)。例えば、劣化初期は劣化量の時間変化が非常に大きいので、本実施形態と公知技術による計算結果の違いは明確に表れ、本実施形態の方がより高精度なシミュレーションができる。但し、このような「時間変化する電圧源」は特殊な機能ではなく、一般的な回路シミュレーションでは標準的に備えられている機能である。
【0034】
すなわち、t=ti〜ti+dtでの回路信頼性シミュレーションにおいて、公知技術では「t=0〜tiの間MOSFETは劣化するが、シミュレーションを行うt=ti〜ti+dtの間は劣化しない」としているのに対し、本実施形態では「シミュレーションを行うt=ti〜ti+dtも同様に劣化する」と考えている。
【0035】
本実施形態のシミュレーション手順を説明する前に、特性劣化の計算方法を図3の概念図を用いて説明する。本実施形態では、劣化に伴うMOSFETのデューティ比変動の影響を動的に回路シミュレーションにフィードバックできることを特徴として持つ。しかしながら、この特徴を有効に活用しつつ、例えば15年後の回路特性を把握するためには、15年分の回路信頼性シミュレーションを行わなければならず、多大なシミュレーション時間を要する。
【0036】
そのため、本実施形態では「t=ti 〜ti+dtにおける短時間の回路信頼性シミュレーション」と「外挿によるt=ti+1でのMOFET劣化量の予測」を交互に繰り返すことによって、シミュレーション時間の大幅な短縮を実現している。回路信頼性シミュレーションを行う時刻t=ti+1をt=tiに対してどのように定めるかは任意であるが、例えば本実施形態では式(14)に従って定めている。
【0037】
ti+1=(ti+dt)×Factor (Factor>0) (14)
Factorは、シミュレーションの要求精度に応じて、適当な数字を選定すればよい。
【0038】
図4は、本実施形態の構成と全体の流れを示す概念図である。本実施形態の機能を、便宜的にプリプロセッサ(Pre-processor)11、メインプロセッサ(Main-processor)12、そしてポストプロセッサ(Post-processor)13の3つのプロセッサにより分けて説明する。
【0039】
プリプロセッサ11にてユーザーが用意した回路シミュレーション入力ファイル1を、回路信頼性シミュレーションに適した状態に加工して、入力ファイル2を作成する。入力ファイル1は通常の回路シミュレーション入力ファイルであり、入力ファイル2は入力ファイル1を回路信頼性評価用にフォーマットを変更したものである。
【0040】
メインプロセッサ12では、SPICEなどの回路シミュレーションと、その結果と劣化計算を行なうデバイスの条件(リスト)ファイル4、劣化計算用パラメータファイル6からの読み込みとに基づいた各MOSFET劣化量の計算とを夫々1回、若しくは交互に行う。この「計算を行う機能」は新たに考案された仕組みであり、これにより計算精度が向上するとともに、劣化に伴う各MOSFET端子電圧、端子電流の変化を動的(時間関数的)に劣化量計算に反映させることができる。
【0041】
メインプロセッサ13の結果(閾値電圧シフト、電流変化率等)を反映した入力ファイル3を作成し、回路シミュレーションにフィードバックする。その後、ポストプロセッサ13にて外挿処理を行い、ポストプロセッサ13の結果を反映した条件ファイル5を条件ファイル4に入れ替えて、デバイス劣化量の読み込みにフィードバックする。
【0042】
デバイス劣化を読み込んだ回路シミュレーションを再度実施し、これを繰り返して所望の寿命時間まで達したら、出力ファイル8を出力して作業を終了する。
【0043】
図5は、プリプロセッサでの作業手順を示すフローチャートである。図4の参照番号も引用しつつ説明する。まず、ステップ1(S1)にてユーザーが用意した回路シミュレーションの入力ファイル1を読みこみ、ステップ2(S2)にて入力ファイル1内にあるMOSFETの情報を抽出する。そして、S2にて抽出された全てのMOSFETのゲート電極に対して、図1で述べたMOSFETの劣化を表現する電圧源を挿入した入力ファイル2を作成する(S3)。ただし、この段階では各MOSFETは劣化していないので、閾値電圧シフトならびに電流劣化を表現するΔVth,shとΔVth,gmはいずれも0Vである。
【0044】
それと同時にステップ4(S4)にて、S2にて抽出されたMOSFETの名前、適用する劣化モデル(本実施形態ではBTIまたはホットキャリア)、計算の初期値として用いるΔVth,shとΔVth,gmが記述されたリストファイル4が作成される。このリストファイル4に記述されたMOSFETが、本実施形態では劣化するMOSFETの対象として扱われる。
【0045】
通常はこのままメインプロセッサ12への処理に移行するが、シミュレーション目的によっては回路内の一部のMOSFETのみを劣化させたい場合がある。例えば、回路内のどのMOSFETが回路全体の劣化に最も寄与するか、などの感度解析を行う場合である。その場合、S4にて作成されたリストから劣化させないMOSFETの名前を削除する。
【0046】
また、ΔVth,shとΔVth,gmの初期値を修正することも可能である。これにより、ある程度劣化が進行した状態をt=0としたシミュレーションが可能になる。ただし、ここはユーザーが手動で行う必要がある。これをステップ5(S5)とする。
【0047】
メインプロセッサ12での作業手順を示すフローチャートを図6に示す。まずステップ11(S11)にてS3で作成した入力ファイル2と回路シミュレーション用のパラメータを読み込み、ステップ12(S12)にてt=ti 〜ti+dt(ti =0を含む)の回路シミュレーションを行う。S11〜S12が既存の回路シミュレーション本体の機能であり、これにより回路内各MOSFETの端子電圧、端子電流の情報が出力される。
【0048】
その後ステップ13(S13)にてシミュレーション結果の出力ファイル7を読み込むと共に、ステップ14(S14)にてMOSFET劣化量計算用のパラメータファイル6とS4にて作成された条件ファイル4を読み込む。S14で読み込む劣化量計算用パラメータとは、例えば式(2)と式(3)で用いられているパラメータA〜Dであり、公知技術で使用されるパラメータ数に比べて非常に少ない(例えば、”An integrated Modeling Paradigm of Circuit Reliability for 65 nm CMOS Technology” by Wenping Wang et al., IEEE 2007 CICC 参照)。
【0049】
次にステップ15(S15)にて、各MOSFETに対して各劣化モデルに対する閾値電圧シフトΔVthと電流劣化率ΔID/IDを計算する。そしてステップ16(S16)にて、図1に示した方法に則って閾値電圧シフトΔVthと電流劣化率ΔID/IDをΔVth,shとΔVth,gmに換算し、これらを反映した入力ファイル3を作成する。
【0050】
最後にステップ17(S17)にて入力ファイル2と入力ファイル3に記述されたΔVth,shとΔVth,gmが一致するか収束判定を行う。変動量が大きければステップ18(S18)にて入力ファイル3の名前を入力ファイル2に変更し、再度S11以降の処理を行う。変動量が十分に小さければ収束したと判断し、t=ti 〜ti+dt(ti =0を含む)の回路信頼性シミュレーションを終了し、ポストプロセッサ13による処理へ移行する。
【0051】
ここで注意すべきは、最初にプリプロセッサ11で読み込まれたとき、劣化量の記述が無いので、条件ファイル4でのΔVthは0である。メインプロセッサ12での作業が行われて入力ファイル3の内容が入力ファイル2にフィードバックされると、何かしらの値が入るので、劣化量の計算の結果ΔVthに何かしらの値が入る。このフィードバックが繰り返されることにより、その時点(t=ti〜ti+dt)でのΔVthの動的劣化量が決定される。
【0052】
次に、ポストプロセッサ13での作業の手順を示すフローチャートを図7に示す。t=ti 〜ti+dtまでの回路信頼性シミュレーションが終了しているとき、t=0〜0+dt、t1 〜t1+dt、t2 〜t2+dt、……、ti 〜ti+dtにおける閾値電圧シフトΔVthと電流劣化率ΔID/IDのデータが既に保存されている。そこで、ステップ21(S21)にてこれら全てのデータを最初に読み込む。
【0053】
次に、ステップ22(S22)にて、S21で読み込んだ時刻ti+dtの情報と式(14)からti+1を決定する。そして、S21とS22で得られた情報からt=ti+1における各MOSFETの劣化モデルごとの閾値電圧シフトΔVthと電流劣化率ΔID/IDを外挿予測する(S23)。なお、具体的な外挿方法については後述する。
【0054】
ついでステップ24(S24)にて、外挿結果を記述した条件ファイル5を作成する。条件ファイル5の内容は、具体的には抽出されたMOSFETの名前、適用される劣化モデル、t=ti+1での閾値電圧シフトΔVthと電流劣化率ΔID/IDである。そしてステップ25(S25)にて、t=ti とユーザーによって指定された時刻tfinal、例えば15年後との大小関係を比較して、15年に未達であればメインプロセッサ12による処理へと戻る。このとき、S24にて条件ファイル5に記述されたt=ti+1ででの劣化量は、メインプロセッサのステップ14に戻って、改めて読み込まれてS15の劣化量計算に用いられることになる。t=ti がtfinalに達していれば、出力ファイル8を出力して作業は終了となる。
【0055】
図8に、本実施形態のステップ23(S23)にて用いられる劣化量の外挿方法に関するフローチャート図を示す。図7で説明したように、t=0〜ti〜ti+dtにおける劣化量(閾値電圧シフトΔVthまたは電流劣化率ΔID/IDデータ)とti+1が外挿用のデータとして入力される。
【0056】
本実施形態では、最小二乗法を用いてこれらのデータに対するフィッティング関数を導出し、それを用いてt=ti+1での劣化量を予測する。ただし、フィッティング関数導出に当たってはt=0〜δtをフィッティングの対象から外している。これは図9に示すように、劣化初期のデータまで含めるとフィッティングの精度が低下する場合があるためである。
【0057】
本実施形態で示したシミュレーション方法の効果を確認するために、図10に示す回路に対して回路信頼性シミュレーションを行なった。図11は、実施形態により求められた図10のnMOSFETまたはpMOSFET21の15年後の閾値シフトと電流劣化率を、従来の方法により求められた閾値シフトと電流劣化率に対する比率として示したものである。なお、nMOSFETの劣化量を計算するときにはnMOSFETのみを劣化させている。これはpMOSFET22の劣化によって生じる端子電圧、端子電流の変化がnMOSFET21の劣化量を変調させないようにするためである。pMOSFET21の劣化量計算についても同様である。
【0058】
従来方法では、基本的に「理想状態の端子電圧、端子電流から劣化量を見積もる」という方法を用いている。すわなち、各MOSFETの劣化量は独立に計算されている。これと比較するために、本実施形態の効果を評価する際にも、nMOSFETまたはpMOSFETの劣化のみを考慮した。
【0059】
図11に示すように、本実施形態により計算される劣化量は従来の方法と比べて小さいことがわかる。これは本実施例が劣化に伴ってデューティ比が劣化する様子を適切にシミュレーションに反映させることができるためである。
【0060】
図12は、本実施形態により得られた15年後の回路特性である。ここではpMOSFET21とnMOSFET22との劣化両方を考慮して、シミュレーションしている。pMOSFET21およびnMOSFET22の劣化による、出力波形の立ち上がりと立ち下がり時間の遅延が確認できる。
【0061】
ここで、本実施形態が公知技術に比較して、作業時間が改善されていることを例をあげて説明する。公知技術で最も予測精度の良い計算手法(例えば、特許文献2の手法)では、時間t=0〜tendでの回路信頼性シミュレーションを行なうにあたり、計算区間を[0,t1],[t1,t1*2],[t1*2,t1*3],……,[tend−t1,tend]に分割する。そして、各区間の計算が終わるごとに劣化パラメータを更新する。しかしながら、公知技術で本実施形態と同等の予測精度を得るためには区間を細かく分割する必要があり、その結果現実的な時間でシミュレーションを行なうことができない。
【0062】
例えば、図13に示す回路に対して、t=0〜1000nsの回路信頼性シミュレーションを行なう場合を考える。本実施形態では、劣化量を動的にフィードバックすることができるので、最低限必要な回路シミュレーションの回数は1回である。この評価を行なうにあたり、比較例と同一条件とするために、メインプロセッサ内は1回とした。
【0063】
一方、公知技術では劣化量予測精度向上のためにt1 を細かくする必要がある。t1 が小さくなるほど一つの区間あたり要するCPU処理時間は減ると期待されるが、実際は図14に示すようにCPU時間は一定値に漸近する。これは、CPU時間が回路シミュレーションの起動時間で律速されるようになるためである。
さらに、t1 を細かくすると、回路シミュレーションを何度も再起動する必要があり、それだけでも膨大な時間を消費することに留意すべきである。
【0064】
図15は、公知技術にてt=0〜1000nsの回路シミュレーションを行なうのに必要な全CPU時間のt1 依存性を示している。図14で述べた要因によって、t=0〜1000nsのの回路信頼性シミュレーションを行なうのに10,000秒以上の時間がかかることが分かる。一方、本実施形態における所要CPU時間は10秒強である。
【0065】
このように本実施形態のシミュレーション時間が短いのは、MOSFETの劣化を回路シミュレーションのパラメータ変更ではなく、時刻tに対して動的に変化する電圧源として考慮しているためである。
【0066】
前述のように、本実施形態においては、劣化計算が時間の関数で表現されている。その決定方法として、実験からバイアス条件依存性を測定し、フィッティング関数(例えば、y=AtB)を仮定する。そして、AやBを電圧や電流の関数として求める。但し、AやBの関数形状は特に決まっているわけではなく、実測を再現するように、適切な関数を選ぶ。なお、フィッティング関数は、上記に限られるものでなく、種々変更することができる。
【0067】
また、本実施形態では、劣化計算ごとにパラメータを用意するのではなく、電圧源という形式で劣化を表現するので、回路シミュレーションモデルの枠組みによらず用いることができる。
【0068】
このように、第1の実施形態によれば、フィッティング関数を用いて、劣化を時間の関数とし、回路シミュレーションと劣化の計算を交互に行なうことにより、回路素子の劣化に伴い生じる回路の動的変化を劣化量予測にフィードバックする機能を持ち、かつ長時間劣化した後の回路特性を短時間で予測することが可能となる。
【0069】
(第2の実施形態)
第2の実施形態の劣化シミュレーション方法は、外挿方法以外は第1の実施形態と同じなので、外挿方法についてのみ記述する。
第2の実施形態では、図20に示したデューティ比を用いた外挿方法を用いている。回路内のMOSFETに対してデューティ比を計算すると、一般的に図16のような振る舞いを示す。デューティ比は劣化初期には大きく振動するが、次第に一定値に漸近するようになる。本実施形態ではこの特徴を利用している。
【0070】
本実施形態における外挿方法に関するフローチャートを、図17に示す。図16で説明したように、t=0〜ti+dtにおける劣化量(閾値電圧シフトΔVthまたは電流劣化率ΔID/ID)データとti+1が外挿用のデータとして入力される。次にステップ41(S41)にてMOSFET劣化量計算用にパラメータファイル7を読み込み、ステップ42(S42)にて、デューティ比計算の際に参照するDCストレス条件下における、単体MOSFETのt=0〜ti+dtでの劣化量を計算する。
【0071】
次にステップ43(S43)にてt=ti+dt−δt’〜 ti+dtにおけるデューティ比の平均値を計算する。ここで得られたデューティ比が外挿される時間t=ti+dt〜 ti+1の間保存されると仮定すれば、このデューティ比とt=ti+1でのDCストレス条件下における単体MOSFETの劣化量の積から、回路内のMOSFETのt=ti+1における劣化量を予測することができる。
【0072】
なお、デューティ比の計算の際にt=ti〜 ti+dtではなくt=ti+dt−δt’〜 ti+dtを用いるのは、図16に示すように、場合によってはt=ti〜ti+dt−δt’のデューティ比が大きく振動してしまうためである。また、デューティ比は、時間t=ti +dt−δt’〜ti +dtでの読み取り劣化量の平均値を、DC劣化量のうち時間t=ti +dt−δt’〜ti +dtにおける劣化量で除したものである。
【0073】
第2の実施形態では、プリプロセッサ、メインプロセッサでの作業は第1の実施形態と同じであり、プリプロセッサでの外挿法が異なるだけなので、第1の実施形態で述べた作業時間の効率向上は、同様に奏することができる。
【0074】
図18は、本実施形態により計算される劣化量と従来の方法と比べたグラフであるが、殆ど差が無い。これは、ti〜ti+dtの結果から、ti+1での外挿量を計算するにあたり、デューティ比を一定と仮定しているためと思われる。従って、精度向上の効果は得られないものの、作業時間の効率向上は、第1の実施形態と同様に得ることができる。
【0075】
さらに、第2の実施形態の外挿方法は、第1の実施形態の外挿方法に比べて、外挿処理時の頑健性に優れているという特徴がある。第1の実施形態のシミュレーションは、回路には周期的な波形を入力して劣化が時間と共に増加する場合(y=AtBで増加)を考えているが、何かしらの原因で、想定しない振る舞いをした場合(y=AtBで増加しない場合)、外挿値は不自然な値となる。
これに対し、デューティ比を用いた外挿方法では、不自然な値が発生せず、妥当な外挿結果を得ることができる。
【0076】
図19は、本実施形態により得られた15年後の回路特性である。ここではpMOSFET21の劣化とnMOSFET22の劣化と両方を考慮して、シミュレーションしている。pMOSFET21およびnMOSFET22の劣化による、出力波形の立ち上がりと立ち下がり時間の遅延が確認できる。
【0077】
なお、上記の第1及び第2の実施形態で説明した手法は、コンピュータに実行させることができるプログラムとして、例えば磁気ディスク、CD、DVD,およびMO等の光ディスク、あるいは半導体メモリ等の記録媒体に書き込んで各種装置に適用したり、通信媒体により伝達して各種装置に適用したりすることができる。
【0078】
また、上記実施形態では、MOSFETの劣化モデルとしてBTIとホットキャリア劣化を導入した場合について説明した。しかし、これは本発明はこれに限られるものではなく、デバイスの端子電圧や端子電流でモデルが記述さえすれば、他の劣化モデル(例えばTDDB破壊など)を導入することも可能である。
【符号の説明】
【0079】
1…入力ファイル1、2…入力ファイル2、3…入力ファイル3、4…劣化計算を行なうデバイスのリストファイル、5…ポストプロセッサの結果を反映したリストファイル、6…劣化計算用パラメータファイル、7…回路シミュレーションの出力ファイル、8…ポストプロセッサの出力ファイル、11…プリプロセッサ、12…メインプロセッサ、13…ポストプロセッサ、21…pMOSFET、22…nMOSFET、31…インバータ回路
【特許請求の範囲】
【請求項1】
MOSFETを含む回路の回路劣化シミュレーション方法であって、
複数のMOSFETを含む回路を記述した第1の入力ファイルにおいて、前記複数のMOSFETの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第2の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第1の劣化計算用条件ファイルを作成し、
前記第2の入力ファイルに対し第1の回路シミュレーションを実施し、前記第1の劣化計算用条件ファイルを用いて、前記複数のMOSFETの、時刻ti (i=0以上の整数)から微小時間dt経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第3の入力ファイルを作成し、
前記第3の入力ファイルに基づき、時間ti+1(但し、ti+1−ti>dt)における動的変動量を外挿により予測計算して第2の劣化計算用条件ファイルを作成し、
前記第2の劣化計算用条件ファイルの内容で、前記複数のMOSFETの、ti+1〜dtの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第2の回路シミュレーションを実施し、
前記ti がシミュレーション目標時間tfinalに到達するまで、前記外挿による予測計算から前記第2の回路シミュレーションまでを繰り返し、
前記ti が前記tfinalに到達したら、前記第2の回路シミュレーションを反映した出力ファイルを出力して作業を終了する、
を含む半導体回路劣化シミュレーション方法。
【請求項2】
前記動的電圧源は、閾値電圧変化に対応する第1の電圧源と、ドレイン電流変化率に対応する第2の電圧源との関数として表現されることを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項3】
前記第2の電圧源は、ドレイン電流変化率を、時間関数である相互コンダクタンスで除したものであることを特徴とする請求項2に記載の半導体回路劣化シミュレーション方法。
【請求項4】
前記第1の劣化計算用条件ファイルは、前記複数のMOSFET毎の前記動的劣化モデルと前記電圧電流特性の初期値が記載されたリストを含むことを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項5】
前記第1の劣化計算用条件ファイルの作成の後に、必要に応じて前記第1の劣化計算用条件ファイルを手動処理により修正するをさらに有することを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項6】
前記第2の劣化計算用条件ファイルの作成は、初期値より時間ti +dtまでのデータを用いて、最小二乗法によりフィッティング関数を導出し、前記動的変動量を予測計算するを含むことを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項7】
前記初期値は、時間ゼロから微小時間δt(但し、δt<dt)経過後の値であることを特徴とする請求項6に記載の半導体回路劣化シミュレーション方法。
【請求項8】
前記第2の劣化計算用条件ファイルの作成は、
時間0〜ti +dtでの前記電圧電流特性の劣化量を読み取り、
DCストレス条件下での単体MOSFETの0〜ti+1 におけるDC劣化量を予測し、
時間t=ti +dt−δt’〜ti +dt(但しδt’は、δt’<dtの微小時間)でのデューティ比を計算し、
前記DC劣化量と前記デューティ比の積からt=ti+1での劣化量を予測する、
を含むことを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項9】
前記デューティ比は、前記時間t=ti +dt−δt’〜ti +dtでの読み取り劣化量の平均値を、前記DC劣化量のうち前記時間t=ti +dt−δt’〜ti +dtにおける劣化量で除したものであることを特徴とする請求項8に記載の半導体回路劣化シミュレーション方法。
【請求項10】
コンピュータに実行させるためのプログラムが記録されたコンピュータプログラム媒体であって、前記プログラムはMOSFETを含む回路の回路劣化シミュレーション方法を含み、当該方法は、
複数のMOSFETを含む回路を記述した第1の入力ファイルにおいて、前記複数のMOSFETの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第2の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第1の劣化計算用条件ファイルを作成し、
前記第2の入力ファイルに対し第1の回路シミュレーションを実施し、前記第1の劣化計算用条件ファイルを用いて、前記複数のMOSFETの、時刻ti (i=0以上の整数)から微小時間dt経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第3の入力ファイルを作成し、
前記第3の入力ファイルに基づき、時間ti+1(但し、ti+1−ti>dt)における動的変動量を外挿により予測計算して第2の劣化計算用条件ファイルを作成し、
前記第2の劣化計算用条件ファイルの内容で、前記複数のMOSFETの、ti+1〜dtの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第2の回路シミュレーションを実施し、
前記ti がシミュレーション目標時間tfinalに到達するまで、前記外挿による予測計算から前記第2の回路シミュレーションまでを繰り返し、
前記ti が前記tfinalに到達したら、前記第2の回路シミュレーションを反映した出力ファイルを出力して作業を終了する、
を含むことを特徴とするコンピュータプログラム媒体。
【請求項1】
MOSFETを含む回路の回路劣化シミュレーション方法であって、
複数のMOSFETを含む回路を記述した第1の入力ファイルにおいて、前記複数のMOSFETの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第2の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第1の劣化計算用条件ファイルを作成し、
前記第2の入力ファイルに対し第1の回路シミュレーションを実施し、前記第1の劣化計算用条件ファイルを用いて、前記複数のMOSFETの、時刻ti (i=0以上の整数)から微小時間dt経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第3の入力ファイルを作成し、
前記第3の入力ファイルに基づき、時間ti+1(但し、ti+1−ti>dt)における動的変動量を外挿により予測計算して第2の劣化計算用条件ファイルを作成し、
前記第2の劣化計算用条件ファイルの内容で、前記複数のMOSFETの、ti+1〜dtの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第2の回路シミュレーションを実施し、
前記ti がシミュレーション目標時間tfinalに到達するまで、前記外挿による予測計算から前記第2の回路シミュレーションまでを繰り返し、
前記ti が前記tfinalに到達したら、前記第2の回路シミュレーションを反映した出力ファイルを出力して作業を終了する、
を含む半導体回路劣化シミュレーション方法。
【請求項2】
前記動的電圧源は、閾値電圧変化に対応する第1の電圧源と、ドレイン電流変化率に対応する第2の電圧源との関数として表現されることを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項3】
前記第2の電圧源は、ドレイン電流変化率を、時間関数である相互コンダクタンスで除したものであることを特徴とする請求項2に記載の半導体回路劣化シミュレーション方法。
【請求項4】
前記第1の劣化計算用条件ファイルは、前記複数のMOSFET毎の前記動的劣化モデルと前記電圧電流特性の初期値が記載されたリストを含むことを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項5】
前記第1の劣化計算用条件ファイルの作成の後に、必要に応じて前記第1の劣化計算用条件ファイルを手動処理により修正するをさらに有することを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項6】
前記第2の劣化計算用条件ファイルの作成は、初期値より時間ti +dtまでのデータを用いて、最小二乗法によりフィッティング関数を導出し、前記動的変動量を予測計算するを含むことを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項7】
前記初期値は、時間ゼロから微小時間δt(但し、δt<dt)経過後の値であることを特徴とする請求項6に記載の半導体回路劣化シミュレーション方法。
【請求項8】
前記第2の劣化計算用条件ファイルの作成は、
時間0〜ti +dtでの前記電圧電流特性の劣化量を読み取り、
DCストレス条件下での単体MOSFETの0〜ti+1 におけるDC劣化量を予測し、
時間t=ti +dt−δt’〜ti +dt(但しδt’は、δt’<dtの微小時間)でのデューティ比を計算し、
前記DC劣化量と前記デューティ比の積からt=ti+1での劣化量を予測する、
を含むことを特徴とする請求項1に記載の半導体回路劣化シミュレーション方法。
【請求項9】
前記デューティ比は、前記時間t=ti +dt−δt’〜ti +dtでの読み取り劣化量の平均値を、前記DC劣化量のうち前記時間t=ti +dt−δt’〜ti +dtにおける劣化量で除したものであることを特徴とする請求項8に記載の半導体回路劣化シミュレーション方法。
【請求項10】
コンピュータに実行させるためのプログラムが記録されたコンピュータプログラム媒体であって、前記プログラムはMOSFETを含む回路の回路劣化シミュレーション方法を含み、当該方法は、
複数のMOSFETを含む回路を記述した第1の入力ファイルにおいて、前記複数のMOSFETの各ゲート端子に、電圧電流特性の変動に対応する動的電圧源を直列に挿入できるように前処理を施した第2の入力ファイルを作成するとともに、時間経過に対応した動的劣化モデルを含む第1の劣化計算用条件ファイルを作成し、
前記第2の入力ファイルに対し第1の回路シミュレーションを実施し、前記第1の劣化計算用条件ファイルを用いて、前記複数のMOSFETの、時刻ti (i=0以上の整数)から微小時間dt経過後の動的劣化量を前記動的劣化モデルに基づき計算して、第3の入力ファイルを作成し、
前記第3の入力ファイルに基づき、時間ti+1(但し、ti+1−ti>dt)における動的変動量を外挿により予測計算して第2の劣化計算用条件ファイルを作成し、
前記第2の劣化計算用条件ファイルの内容で、前記複数のMOSFETの、ti+1〜dtの動的劣化量を前記動的劣化モデルに基づき計算した後、前記動的劣化量を反映した第2の回路シミュレーションを実施し、
前記ti がシミュレーション目標時間tfinalに到達するまで、前記外挿による予測計算から前記第2の回路シミュレーションまでを繰り返し、
前記ti が前記tfinalに到達したら、前記第2の回路シミュレーションを反映した出力ファイルを出力して作業を終了する、
を含むことを特徴とするコンピュータプログラム媒体。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2010−225056(P2010−225056A)
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願番号】特願2009−73907(P2009−73907)
【出願日】平成21年3月25日(2009.3.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願日】平成21年3月25日(2009.3.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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