【課題】 予めオンチップキャパシタを近傍に配置したいファンクションブロックを指定し、その近辺に散在する小さな空き地を配置したいファンクションブロックの近傍に移動・合成することにより、オンチップキャパシタをより効果的に配置すること。
【解決手段】 ファンクションブロックを配置するための配置情報を記憶する配置配線用ライブラリ２０２と、近傍にキャパシタを配置するように指定された指定ファンクションブロックに関する情報を記憶する配置改良用ライブラリ２０３と、入力データ２０１と前記配置情報とに従ってファンクションブロックを配置する配置部１０１と、配置結果に対して指定ファンクションブロックの近傍に空き地を集めるようにファンクションブロックを移動する配置改良部１０２と、配置改良後に配線を実行する配線部１０３と、集められた空き地にキャパシタを配置するキャパシタ発生部１０５とを有する。 （もっと読む）

【課題】 半導体集積回路のセル配置方法において、セルの配置に要する処理時間を短縮する。
【解決手段】 特定セル抽出部１０２は、特定セル指定情報１０８によって指定されたセルを特定セルとして抽出し、特定セル情報１１０に格納する。特定セル配置部１０３は、特定セルの配置を行う。セル配置部１０４は、特定セルの位置情報を利用し、一般的な配置アルゴリズムを用いて残りのセルを配置する。 （もっと読む）

【課題】結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成を可能にする。
【解決手段】薄膜トランジスタ回路は各々所定サイズを越える結晶粒ＳＸを収容する複数の結晶粒規定領域１０に２次元的に区画される結晶化半導体薄膜５と、各々のチャネル領域ＣＨが対応結晶粒規定領域１０内の中央に配置される複数の薄膜トランジスタと、複数の薄膜トランジスタを相互接続する配線部とを備える。 （もっと読む）

【課題】パターン検証を効率的に行う。
【解決手段】半導体集積回路パターンの検証方法は、処理基板上で所望する半導体集積回路の設計パターンＡに基づいて補正処理を施すシミュレーションを実施し、処理基板上で形成されるシミュレーションパターンＣを作成する工程（ＳＴ１，２）と、シミュレーションパターンＣと設計パターンＡとを比較し、第１の差分値Ｘを検出する工程（ＳＴ３）と、第１の差分値Ｘが第１の所定値Ｖ１以上である危険点を抽出する工程（ＳＴ４）と、危険点のパターン形状をそれぞれ比較し、第２の差分値Ｙを検出する工程（ＳＴ５）と、第２の差分値Ｙが第２の所定値Ｖ２内であるパターンを１つのグループとする工程（ＳＴ６）と、グループ毎のパターンを所定数ずつ抽出し、この抽出されたパターンの危険点の検証を行う工程（ＳＴ８，９）とを具備する。 （もっと読む）

【課題】高速のオンチップ配線を介して信号を受信するように構成された分散型レシーバを備えるように構成された集積回路等において、ワイヤ密度を高めることなく、タイミング問題を緩和するシステムを提供する。
【解決手段】例示的なシステム100は、分散したレシーバに配線を介して信号１２０を送る事に関連したセットアップ時間、およびホールド時間のタイミング問題を緩和するように構成されたシステムであり、信号を受信し、受信した前記信号を複製し、その複製信号にタイミング遅延を導入するように構成された遅延回路110を含む事を特徴とする。 （もっと読む）

【課題】３値出力多チャンネル半導体集積回路のレイアウトに関し、半導体集積回路の集積度向上と、出力特性を安定化させるための、最適な半導体集積回路レイアウトの設計を提供する。
【解決手段】３値出力回路は、出力ボンディングパッドを中心に一方に第２ハイサイドトランジスタ５、ダイオード８、第２レベルシフト回路７を配置し、もう一方にはローサイドトランジスタ１０、第１ハイサイドトランジスタ４、第１レベルシフト回路６、プリドライバ９を配置することによって、各セルを１列に配置し、第２ハイサイドトランジスタ５とローサイドトランジスタ１０は出力ボンディングパッド１１を挟み、前記第１レベルシフト回路６と前記第２レベルシフト回路７と前記プリドライバ９のセル幅は、前記ローサイドトランジスタ１０のセル幅に相当する。 （もっと読む）

【課題】レイアウト面積の増大を伴うことなく、トランジスタのウェル電位（基板電位）を設定するための構成を設けることができる半導体集積回路を提供する。
【解決手段】第１導電型の半導体基板（１１）に形成された第２導電型の第１、第２半導体領域（１２）と、第１半導体領域と第２半導体領域との間の半導体基板に形成された第１導電型の第３半導体領域（１３）と、第１、第２、第３半導体領域の下方に形成され、第１半導体領域と第２半導体領域とに電気的に接続された第２導電型の第４半導体領域（１４）と、第４半導体領域に電気的に接続され、第４半導体領域を介して第１、第２半導体領域に供給される第１電位が与えられる第１電位端子（１６）と、半導体基板に電気的に接続され、半導体基板を介して第３半導体領域に供給される第２電位が与えられる第２電位端子（１９）とを備える。 （もっと読む）

【課題】素子分離膜が形成された基板表面の平坦化を図るために設けるダミーパターンによって、素子形成領域が素子分離膜から受ける応力効果を低減できるようにし、また、応力効果を積極的に制御して素子の動作特性を向上できるようにする。
【解決手段】回路形成領域Ａの周囲には、素子分離領域２０が各活性領域１１に形成される素子の動作特性に影響を与える応力効果を緩和するための２μｍ以上の幅を持つ応力効果緩和領域Ｂが形成されている。応力効果緩和領域Ｂを含め回路形成領域Ａに形成される各ダミーパターン１２の平面寸法値は、回路形成領域Ａに形成される素子のうち縦方向及び横方向ごとに最も高い頻度で現われる寸法値である。また、ダミーパターン１２同士における間隔は、素子の製造上許される最小値に設定されている。 （もっと読む）

【課題】 本発明の課題は、挿入するセル及び移動させるセルを既配線上に最適に配置することによって、タイミングＥＣＯの回数を削減することを目的とする。
【解決手段】 本発明の課題は、コンピュータが、タイミングエラーを回避するための対象となる既配線上の少なくとも１つ以上の対象セルの出力側の前段セルから該対象セルの入力側の後段セルまでを１つのネットとして定義するネット定義手順と、前記１つのネット内の対象セルの個数より多い数を、前記対象セルを配置する候補となる候補点の個数として算出する候補点個数算出手順と、前記既配線上に複数の前記候補点を配置させ、複数の前記候補点のうち前記タイミングエラーの値が最もゼロに近い候補点を前記対象セルの配置位置として決定する配置位置決定手順とを有する半導体集積回路のレイアウト処理におけるタイミング調整方法によって達成される。 （もっと読む）

【課題】半導体素子の局所的な温度上昇を防止することが可能な半導体集積回路を提供する。
【解決手段】放熱セル２は、発熱セル１に対して隣接して配置され、電源電位配線３又は接地電位配線４と同じ第１配線層に放熱部材６及び放熱部材７を備え、さらに放熱部材６及び放熱部材７は、ビア９を介して第２配線層８に接続される。発熱セル１で発生した熱は、電源配線３、接地配線４に伝導し、放熱部材６及び放熱部材７で放熱される。また、放熱部材６及び放熱部材７からビア９を介して第２配線層８に熱が伝導することにより、更に放熱を促進し、発熱セル１が局部的に高温になることを防ぐ。 （もっと読む）

【課題】最適で品質の高いフロアプランを短時間で作成でき、データや制約の変更に対しても大幅な変更なしに対応できるＬＳＩ用フロアプラン設計支援方法を提供すること。
【解決手段】フロアプラン全体を監視する戦略エージェント／その支配下で機能ブロック毎に用意されブロックの位置を管理するブロックエージェントを作成し、戦略エージェントがブロックの配置に関する制約を選択すると、各ブロックエージェントが各制約について対応する機能ブロックの制約に対する適応度をブロックの位置の関数として表す適応度関数を生成して合成し、合成した適応度関数に基づいて最も適応度の高い位置に対応する機能ブロックを配置する。戦略エージェントは、配置後にフロアプランの必要条件を満たすかを判断し、満たす場合にはフロアプランの設計を終了し、満たさない場合には制約を選択し直す。 （もっと読む）

【課題】 アナログセルレイアウトの設計制約を設計者の熟練度に依らずに回路図データから自動予測することができるようにすること。
【解決手段】 回路図作成部１にて作成されたアナログ回路図のデータが回路図記憶部２に書き込まれる。回路接続情報抽出部３では、回路図記憶部２に記憶されるアナログ回路図データから抽出された回路接続情報が回路接続情報記憶部４に書き込まれる。設計制約予測抽出部５では、回路接続情報記憶部４に記憶される回路接続情報からペアリングの必要な素子が予測・抽出され、回路接続情報に設計制約として付加され、回路接続情報記憶部６に書き込まれる。自動配置部９では、回路接続情報記憶部６に記憶される設計制約を含む回路接続情報に基づきレイアウトセルの配置が実行される。自動配線部１１では、配置後レイアウト記憶部１０に記憶されたレイアウトセル間の配線が実行される。 （もっと読む）

【課題】僅かな開発期間延長で、エンベディッドアレイ中のトランジスタの不要領域を削除することにより消費電力を低減する。
【解決手段】（Ｓ１）基本セルが格子状に配列されたエンベッディッドアレイを備えた半導体集積回路を設計して製造し、（Ｓ２）製造された半導体集積回路の動作が要求仕様を満たすかどうかを試験し、（Ｓ４）該動作が要求仕様を満たす場合に、コンタクトホールのレイアウトデータに基づき基本セルの不使用領域を検出して削除することにより該エンベディッドアレイのレイアウトパターンデータを修正し、（Ｓ５）修正されたレイアウトパターンのマスクを作成し、（Ｓ６）該マスクを修正前のマスクと置き換えて、不使用領域が削除された半導体集積回路を製造する。 （もっと読む）