【課題】各ロジック回路に安定したクロック信号を供給する事が可能な半導体集積回路を提供する。
【解決手段】クロック信号が伝送されるクロック信号ライン上にツリー状に配置されてクロックツリーを形成する複数のクロックツリーセルと、前記クロックツリーセルに接続される第１電源ラインと、前記クロックツリーから供給されるクロック信号を受け取るロジック回路に接続される第２電源ラインと、前記第１電源ライン及び前記第２電源ラインに接続される複数の電源パッドとを備える。 （もっと読む）

【課題】チップの面積増大を抑制し、また、チップレイアウト時のタイミング収束のために繰り返しレイアウトする回数と設計工数を削減する。
【解決手段】相対的な位置が決まっている複数の相対配置位置決定済セル（４３）（４４）を示す相対配置位置決定済セル情報（３１）と、相対的な位置を示す相対位置情報（３２）と、複数の相対配置位置決定済セル（４３）（４４）に対応して配置位置が決まっている配線（４５）を示す配置位置決定済配線情報（３３）（３４）とを有するソフトマクロ（１４）を構成する。そして、ネットリスト（１１）に基づいて、ＩＣチップにおける配置位置と配線とを決定するときに、相対配置位置決定済セル（４３）（４４）と配線（４５）のレイアウトを変更しないソフトマクロ（１４）を構成する。 （もっと読む）

【課題】半導体集積回路のノイズが抑制可能で、設計期間が短縮可能な半導体集積回路の設計方法を提供する。
【解決手段】最低セル配置間隔決定部（配置禁止領域決定部）１３が個々のセルの単位時間当たりの平均動作回数及び使用電圧をもとに、セル間の最低セル配置間隔を個々のセルごとに決定して配置禁止領域を決定し、セル配置部１４が配置禁止領域にセルが配置されないように配置していくことで、ノイズを抑制可能な半導体集積回路の設計ができるとともに、ＴＡＴを短くでき、設計期間が短縮される。 （もっと読む）

【課題】要素回路ブロック間の配線構造に拘わらずアンテナフリーな回路構造の半導体装置を得ることを目的とする。
【解決手段】配線データＤ２１で規定される配線が入力端子ＰＩに接続される。入力端子ＰＩはトランスファゲートＴＦ３を介して入力用素子であるインバータＧ１の入力部に接続される。このトランスファゲートＴＦ３はＮＭＯＳゲートＱ３Ｎに電源電圧が付与され、ＰＭＯＳゲートＱ３Ｐに接地レベルが設定されることにより常時オン状態に設定される。 （もっと読む）

【課題】ＬＳＩチップ全体のレイアウトパターン設計が決定される前の段階で精度の高いダミーパターンの発生と被覆率の検証を行い、最終段階での検証による後戻りによって設計期間が長期化するのを防ぐための手法を提供する。
【解決手段】半導体集積回路のセルインスタンスごとにダミーパターンを含むレイアウトの被覆率を算出し、被覆率が基準値未満のとき前記セルインスタンスとそれの周辺のセルインスタンスとを結合した拡張セルインスタンスのレイアウトパターンを仮決定し、周辺セルインスタンスにダミーパターンを生成したレイアウトパターンに基づいて拡張セルインスタンスに係る被覆率を算出し、算出された被覆率が基準値に達したらそれを拡張セルインスタンスのレイアウトパターンとして確定し、そのようにして得られる各セルインスタンスまた拡張セルインスタンスのレイアウトパターンを結合して最終のレイアウトを得るレイアウトパターン設計方法。 （もっと読む）

【課題】半導体チップのサイズを拡大せずに、高機能化を実現可能な半導体チップを提供すること。
【解決手段】本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 （もっと読む）

【課題】従来よりも広い領域にダミーパターンを配置することにより、基板上に形成され
る層の厚さを均一に近付けた半導体装置を提供する。
【解決手段】この半導体装置は、半導体基板１０と、半導体基板に形成された複数の回路
ブロック１１と、半導体基板において、複数の回路ブロックが形成された第１の領域とダ
ミーパターンの発生が禁止された第２の領域とを除く第３の領域内に形成された複数のダ
ミーパターンであって、第２の領域の境界を画定する直線に接するように形成されたダミ
ーパターン１２ｃ及び１２ｄを含む複数のダミーパターン１２ａ〜１２ｄとを具備する。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、集積回路の設計を効率よく行える集積回路設計装置を提供することを目的とする。
【解決手段】本発明は、チップ領域を分割した領域である複数の実装ブロック毎に、実装ブロックを分割した仮想配置領域であるコートを入力手段により設計者から設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、コートをいずれかの実装ブロックに配置するブロック配置処理部と、論理回路を機能毎にまとめたブロックである機能ブロックを、実装ブロック上に配置されたコート上に配置する領域割付処理部と、実装ブロックにおけるコートの配置状態を評価するブロック評価処理部とを有し、評価処理部は、機能ブロックの面積が実装ブロックに配置されたコートの面積に占める割合を算出し、算出された機能ブロックとコートとの面積の割合をコート毎に図形により表示する。 （もっと読む）

【課題】評価すべき局所パターンを漏れの無い範囲で決定できる評価対象パターン決定装置を提供する。
【解決手段】ＬＳＩチップのパターンがＣＡＤデータとして記憶されており、シミュレーションによりプロセスマージンの小さい局所パターンの座標をＣＡＤデータから抽出し、製造ラインで製造されているＬＳＩチップの局所パターンの観察を支援するパターン評価システムで用いられ、観察すべき局所パターンの座標を決定する評価対象パターン決定装置において、ＣＡＤデータと、製造ラインにおいて取得される製造データとによりプロセスマージンが他の領域より小さい領域であることを数値化した危険度が付与された危険領域をＬＳＩチップのパターン上に配置した危険度マップを作成する危険度マップ作成部２０４と、危険度マップに局所パターンの座標を重ね危険領域内に位置する局所パターンの座標を抽出可能にする重ね合わせ処理部２０７とを有する。 （もっと読む）

【課題】アナログ機能ブロックの設計過程において、アナログレイアウトの観点からアナログ設計の効率改善を図ること。
【解決手段】設計対象回路のネットリスト情報に基づいて設計対象回路は配線リスト形式３０１で表わされる。配列リスト形式３０１では各ＭＯＳトランジスタのレイアウトを、トランジスタタイプ名Ａ、Ｂの左側にソースを示す記号「ｓ」またはドレインを示す記号「ｄ」を付加して表現したもので、各トランジスタはソースｓ、ドレインｄによって相互に連結可能に構成される。配線リスト形式３０１はモデルライブラリ３０４を用いて対応するシンボル図形形式レイアウト３０２に変換される。シンボル図形形式レイアウト３０２ではデバイス配置用のメッシュと配線配置用メッシュに整列してトランジスタや配線が配置される。シンボル図形形式レイアウト３０２の状態で編集された後、ＧＤＳ形式等のレイアウト３０３に変換して出力される。 （もっと読む）

【課題】複数の配線層からなるバス配線について、各配線層の配線幅や配線間隔が異なる場合であっても、レイアウト面積の縮小化に寄与し、また、配線間容量を適切に調整する半導体素子及びそのレイアウト方法を提供する
【解決手段】第１の機能ブロックと第２の機能ブロックとを接続し、複数の配線層上に形成される複数の配線を有する半導体素子であって、複数の配線層は、各配線層毎に一定の配線幅と配線間隔とを有し、各配線層は、各配線層における配線幅と配線間隔との和についての単位長さあたりの配線の割合を各配線層の配線の割合の総和で除算した値と複数の配線の総数とを乗算することによって得られた値に基づいて決定される本数の配線を有する。 （もっと読む）

【課題】製造ばらつきを防止することができる。
【解決手段】半導体特性調整プログラムを実行するコンピュータ１は以下の機能を有する。選択手段２は、所定の回路間に設けられた複数のセルを通過するパスのマージンを示すマージン情報３と、外部から与えられマージンを所定のマージンに調整する調整基準値とに基づいて、調整対象となるセルとこのセルに含まれるデバイスの調整に必要なマージン調整値とを選択する。調整量決定手段４は、選択されたセルに含まれるデバイスのマージン変動に伴うデバイスのサイズ調整量の関係を示すデバイス情報５に基づいて、マージン調整値を満たす当該デバイスのサイズ調整量を決定する。 （もっと読む）

【課題】設計寸法のさらなる微細化に対応できるようにする。
【解決手段】シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。その結果、ビットセル面積は、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。 （もっと読む）

【課題】フレキシブルな汎用タイマ回路の製造を容易にする設計を提供すること。
【解決手段】タイマ４００は、ピン・プログラマブル遅延セルと、１個以上の微調整遅延セルと、を備える。ピン・プログラマブル遅延セル３００は、入力チャンネル３１０と第３の伝送ゲート３２８との間に配置され、各遅延要素が単一の相互接続層の変更によって再構成される第１の遅延要素の組３４４と、各遅延要素が単一の相互接続層の変更によって再構成される、第１の伝送ゲート３３４、第２の伝送ゲート３３６および第３の伝送ゲート３２８が第１の遅延要素の組３４４と第２の遅延要素の組３４６との間に配置されている、第２の遅延要素の組３４６と、バッファリングされた出力信号が伝送されるバッファ付き出力チャンネル３１８と、を含む。 （もっと読む）

一実施形態は、標的密度の範囲内の標的密度を達成するように設計レイアウトでダミーフィルを実施する。動作中、システムは、その密度が標的密度の所望の範囲内ではない領域を含む、設計レイアウトを受容する。次に、システムは、ダミーフィルアレイを配置して、任意にサイズ決定された長方形を充填するために使用することができる、ダミーフィルセルのセットを受容する。ダミーフィルセルは、ダミーフィルアレイのサイズに関係なく、ダミー形状を適切にプリントさせる、補助特徴および光近接効果補正を含有してもよい。次いで、システムは、ダミーフィルセルで充填するために、設計レイアウトにおいて多角形を決定する。次に、システムは、多角形を長方形のセットに破砕する。システムは、長方形を充填するダミーフィルアレイを配置するために、ダミーフィルセルのセットを使用する。
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【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。
【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＮウェルを共有し、スタンダードセル列１２，１３がＰウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＮＭＯＳトランジスタ２１，２２，２３からＰウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＰウェルの幅Ｗ１以上になるように、拡げられている。 （もっと読む）

【課題】設計データ領域での検査データに位置を決めるための様々な方法と装置を提供する。
【解決手段】一つのコンピューター実施の方法はウエハーの画像化により得られる位置合わせ標的の画像を用いてウエハー上に形成される位置合わせ標的の図心を決める工程を含む。その方法はまたその図心をその位置合わせ標的を表わす幾何学的形状の図心と位置合わせすることを含む。さらに、その方法は位置合わせ標的の図心の設計データ領域での位置を設計データ領域での幾何学的形状の図心の位置として割り当てる工程を含む。その方法はさらに位置合わせ標的の図心の設計データ領域での位置に基づいて設計データ領域でのウエハーについて得られる設計データの位置を決める工程を含む。 （もっと読む）

【課題】レイアウト工程における負担を軽減するとともに、ＩＲ−ＤＲＯＰの観測およびＩＲ−ＤＲＯＰ量の算出ができる半導体集積回路を提供する。
【解決手段】半導体集積回路１において、電源ＶＣＣ１が供給される機能ブロック部２と、機能ブロック部２とは独立した電源ＶＣＣ２が供給されるとともに互いに異なるクロック信号が入力されるフリップフロップＦＦ１、ＦＦ２から構成される測定部３と、フリップフロップＦＦ１の出力とフリップフロップＦＦ２の入力の間に接続され、機能ブロック部２のＩＲ−ＤＲＯＰを測定したい位置に配置されたバッファｂｕｆとを有する。そして、バッファｂｕｆの遅延値を、機能ブロック部２が動作状態時と非動作状態時に電源ＶＣＣ１を変化させて測定し、動作状態時の電源ＶＣＣ１の設定値と動作状態時の遅延時間に最も近い非動作状態時の遅延時間に対応する電源ＶＣＣ１の設定値との差がＩＲ−ＤＲＯＰ量となる。 （もっと読む）

【課題】半導体集積回路においてゲートのデータ密度に起因するトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト装置１０は、セルをゲート方向に隣接して配置する際、セルの境界付近に配置済みのゲートを基準ゲート１１１とし、その周辺の所定の領域内に存在するゲート数を規定の範囲内とするように、配置するセルを決定する。 （もっと読む）

【課題】配線の自己発熱による温度上昇を考慮した抵抗計算を行い、回路動作の遅延変動を正確に検証することができる回路動作検証装置を提供する。
【解決手段】半導体集積回路の回路動作を検証する回路動作検証装置１００において、あらかじめ熱解析シミュレーションにより得られた熱分布情報から、該半導体集積回路における温度分布を示す温度分布テーブルを作成する温度分布テーブル作成部１１２と、ネットリスト情報から該半導体集積回路における配線の各部分（配線抵抗素子）の抵抗値をその位置とともに抽出する配線抵抗抽出部１２１と、上記温度分布テーブルを用いて、該各配線抵抗素子の抵抗値からその温度に依存した温度依存抵抗値を計算する温度依存配線抵抗計算部１３１とを備え、該各配線抵抗素子の温度依存抵抗値を用いて上記回路動作の遅延変動を検証するようにした。 （もっと読む）