【課題】メモリセルアレイ等の矩形セルを正方形に配置した半導体集積回路及びそのレイアウト設計方法を提供する。
【解決手段】それぞれ実質的に同一形状を有する第一乃至第四矩形セルが、第一矩形セルの長辺と第二矩形セルの短辺が矩形枠の第一辺に内接し、第二矩形セルの長辺と第三矩形セルの短辺が矩形枠の第二辺に内接し、第三矩形セルの長辺と第四矩形セルの短辺が矩形枠の第三辺に内接し、第四矩形セルの長辺と第一矩形セルの短辺が矩形枠の第四辺に内接するように配置されたレイアウトパターンを有する。 （もっと読む）

【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を
提供する。
【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端
部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２
２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状
で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した
枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２
１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位
電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源
配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源
配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。 （もっと読む）

【課題】エリアバンプ構造の半導体チップに最適化したＩ／Ｏセルのレイアウトを施すことにより、チップサイズを縮小化する。
【解決手段】Ｉ／Ｏセル３は、半導体チップの辺側から中心側にかけて、信号電圧変換回路６、論理部７、プリバッファ部８、ＥＳＤ保護部の抵抗３０、出力バッファ部におけるトランジスタ２８、ＥＳＤ保護部の抵抗３１、ＥＳＤ保護部のダイオード３２、パッド接続口３ａを挟んでダイオード３３、出力バッファ部におけるトランジスタ２９、およびコアバッファ部５が直線状にレイアウトされている。プリバッファ部８をパッド接続口３ａよりも半導体チップ辺側に配置することによって、該パッド接続口３ａをＩ／Ｏセル３の中央部よりも半導体チップの中心側にレイアウトでき、半導体チップの辺部に最も近いパッドをＩ／Ｏセル３の領域からはみ出すことなくレイアウトできる。 （もっと読む）

【課題】半導体集積回路の適切な電源配線レイアウトを容易かつ短期間で実現すること。
【解決手段】設計支援装置４００は、レイアウトデータの中から抽出部４０１により隣接しあうマクロの組み合わせを抽出し、レイアウトデータに含まれているＲＯＷ領域の中から、抽出された組み合わせを構成するマクロ間の領域を特定部４０２により特定する。特定されたＲＯＷ領域から上方の投影領域内において、最下層よりも上の特定の配線層の電源配線を検出部４０３により検出する。挿入した電源配線を伸張したときにマクロが重複するか否かを判断部４０５により判断する。重複しないと判断されると接続部４０６により挿入した電源配線と上位層電源配線を接続する。そして、特定の配線層の電源配線が検出されなかった領域と電源配線を挿入・接続したレイアウトデータを出力部４０７により出力する。 （もっと読む）

【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。
【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。 （もっと読む）

【課題】ＰＡＤ ｏｎ Ｉ／Ｏセル構造において、パッド引き出し部のレイアウトをＩ／Ｏ部の略中心に配置し、半導体チップのレイアウト面積を削減する。
【解決手段】Ｉ／Ｏ部５において、トランジスタ８は、半導体チップの周辺部に最も近い位置にレイアウトされている。このトランジスタ８の上方には、抵抗１２がレイアウトされており、抵抗１２の上方には、ダイオード１０，１１がレイアウトされている。ダイオード１０，１１の上方には、トランジスタ９がレイアウトされており、トランジスタ９の上方には、たとえば、メタル配線層に形成されたパッド引き出し部５ａを挟んでロジック部６がレイアウトされている。これにより、パッド２からトランジスタ９のドレインまでを同じノードとすることができるので、パッド引き出し部５ａをＩ／Ｏ部５の略中央にレイアウトすることが可能となる。 （もっと読む）

【課題】スイッチング素子を具備するマルチプレクサー及びこれの製造方法をを提供すること。
【解決手段】基板上に配置されて第１方向に沿って延伸され、互いに電気的に絶縁され、少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、信号ラインの上部から第２方向に沿って延伸され、データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び凹みに位置し、印加配線と電気的に接続されて印加配線に印加されたコーディング信号に従ってデータ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。コーディング信号が印加される印加配線の組合せであるアドレスラインの２進コードによってデータ配線のうちの１つを選択する。よって、マルチプレクサーの動作安定性及び工程効率を改善させる。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、パッドからチップ内部素子へ加わる応力の影響に起因するタイミング信頼性の劣化を低コストで防止する。
【解決手段】応力の影響を受けるパッド下側のセル配置位置、又はパッド配置位置若しくはバンプ配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておく。 （もっと読む）

【課題】 半導体集積回路の配置配線後の設計変更の自由度を高め、性能向上を図る半導体集積回路の設計方法を提供する。
【解決手段】
スタンダードセルの配置配線を行う配置配線工程Ｓ１と、スタンダードセル配置配線工程Ｓ１により得た配置配線データに対してタイミング解析を行うタイミング解析工程Ｓ２と、タイミング解析工程Ｓ２の結果に基づき、前記配置配線データ上の違反を含むパスにゲートアレイセルを挿入するゲートアレイセル挿入工程Ｓ３と、ゲートアレイセルを挿入することにより違反を含むパスに別の違反が発生した場合に、配置配線データ上からゲートアレイセルと論理的に等価な入替スタンダードセルを抽出する入替スタンダードセル抽出工程（Ｓ５〜Ｓ８）と、ゲートアレイセルと、入替スタンダードセルを配線層の設計変更により入れ替えるスタンダードセル入替工程Ｓ９とを備える。 （もっと読む）

【課題】集積回路の製造後に実施されるテストでＲＡＭが動作しなくなるのを防ぎ、設計への戻りをなくすこと。製造後のテストの回数を減らし、テスト費用の削減を図ること。
【解決手段】集積回路の設計時に、ＲＡＭの消費電流値、ＲＡＭの配置位置に基づいて消費電流値に重み付けをした重み付け消費電流値、または重み付け消費電流値に素子間の距離を考慮した値に基づいて複数のＲＡＭを複数のグループに振り分ける。各グループについてコアノイズを解析し、得られた電源ドロップ量が所定の条件を満たすか否かを判定する。電源ドロップ量が所定の条件を満たすグループについては、そのグループに含まれるＲＡＭを同時に動作させるＲＡＭとする。一方、電源ドロップ量が所定の条件を満たさないグループについては、ＲＡＭの振り分け条件を変更してＲＡＭの振り分けからやり直す。 （もっと読む）

【課題】デジタル回路領域とアナログ回路領域との離間距離を小さくでき、チップ面積の増大を抑制できる半導体集積回路装置を提供することを目的とする。
【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の抵抗又はコンデンサを形成する抵抗容量素子領域１２ｂ，１２ｃとに分離し、抵抗容量素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置する。 （もっと読む）

【課題】半導体装置の回路特性の微調整に必要なトリミング情報を高精度に取得できると共に、測定時間の増大を防ぐことができるようにする。
【解決手段】半導体装置は、複数の被評価素子（ＴＥＧ）２と、複数の被評価素子２のそれぞれに印加される電流値又は電圧値をモニタするモニタ用素子４と、複数の被評価素子２のそれぞれの一端と接続された複数の第１の電極パッド１と、モニタ用素子４の一端と接続された第２の電極パッド３とを有している。複数の被評価素子２のそれぞれの他端は、モニタ用素子４の他端と共通に接続されている。 （もっと読む）

【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】ＬＣＤを駆動するためのドライバ用半導体集積回路装置においては、チップの実装がＣＯＧ構造で行われる。このため、比較的小面積のアルミニウム系パッド上に、長細く、比較的厚い金バンプ電極が形成されている。この金バンプ電極の形成後に行われるウエハ・プローブ・テストでは、一般に金を主要な成分とし、先端がほぼ垂直となるように曲げられたカンチ・レバー型のプローブ針が使用される。このプローブ針の先端付近の径は金バンプ電極の幅と同程度であるのが一般的であり、ウエハ・プローブ・テストの安定した実行が困難である。
【解決手段】本願発明はバンプ電極群の内の一部の電極にプローブ針を当てて、ウエハ・プローブ・テストを実行する表示装置を駆動するための半導体集積回路装置において、表示装置駆動信号出力用のバンプ電極列を複数列構成とし、外側のバンプ電極の幅よりも内側のバンプ電極の幅を広くしたものである。 （もっと読む）

【課題】パッド律則とコア律則を意識しないレイアウト設計を容易に実現し、半導体集積回路の面積の縮小化とコストの低減化を図ること。
【解決手段】レイアウト設計装置３００は、設計対象回路の回路情報の入力を入力部３０１により受け付け、入力された回路情報に含まれているコアの領域が確保された設計対象回路のレイアウト情報を生成部３０２が生成する。生成されたレイアウト情報上のコアの領域以外の領域に、回路情報に含まれているＩ／Ｏ回路をレイアウト部３０３により配置および配線する。回路情報に含まれているパッドの配置可能領域を決定部３０８により作成したレイアウト情報上に決定する。必要配置数分のパッドの総面積が配置可能領域の面積を超えない最大の大きさに、パッドの面積を最適化部３０９により最適化する。最適化されたパッドを配置部３１０により配置可能領域に配置する。 （もっと読む）

【課題】メタル密度チェックの精度を向上し、メタル密度チェック実行時のメモリ使用量、処理負荷、及び処理時間を削減する。
【解決手段】ＬＳＩレイアウト設計用マクロモデルにおいて、メタル密度チェックを行う際にチェック単位となるウィンドウの１辺の長さ分と同等、もしくは長さ分以上だけ、マクロ外周部から内側にレイアウト形状を見せるような構造を持たせたマクロモデルを作成することで、マクロモデル使用時のメタル密度チェックの精度を向上させると共に、処理実行時のメモリ消費量及び実行時間の削減を行う。 （もっと読む）

【課題】回路設計において、チップ面積の増大を回避しつつ、故障解析を容易化すること。
【解決手段】回路設計装置４０は、回路の接続情報に基づいて回路に含まれる素子及び配線の配置を決定する。回路設計装置４０は、等価故障集合抽出部１９、重み付け部２１及び配置決定部３２を備える。等価故障集合抽出部１９は、回路において互いに等価故障となる配線（以下「等価故障配線」という。）を要素とする集合（以下「等価故障集合」という。）を１又は２以上抽出する。重み付け部２１は、各等価故障集合又は各等価故障集合に含まれる等価故障配線に対して、各等価故障集合に含まれる要素数（以下「等価故障配線数」という。）が多いものほど大きい重みを付ける。配置決定部３２は、等価故障集合のうちの等価故障配線数が多いものほど、単一縮退故障を含む確率が低くなるように素子及び配線の配置を決定する。 （もっと読む）

【課題】デジタル信号処理回路だけで構成でき、半導体装置内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路を提供する。
【解決手段】このモニタ回路１０Ａは、ＰＮ電流比の異なる３個のリングオシレータＲＯ０〜ＲＯ２と、リングオシレータＲＯ０〜ＲＯ２の出力をカウントするカウンタＣＯ０〜ＣＯ２と、各カウンタＣＯ０〜ＣＯ２のカウント値Ｎ₁，Ｎ₂の差分を演算する減算器ＳＵＢとを備える。 （もっと読む）

【課題】配線混雑を招いたり、他のセルの配置の障害となることなく、且つタイミングエラーを起こさずに複数のタイミング調整用バッファを駆動させることが可能な半導体集積回路の設計装置及び設計方法を提供することを目的とする。
【解決手段】上記課題は、バウンダリスキャン機能を有する半導体集積回路の設計装置であって、複数のタイミング調整用バッファ間の距離を算出する距離算出手段と、前記距離算出手段により算出された距離に基づき、所定期間内にコントロール信号により前記複数のタイミング調整用バッファが駆動するように、複数のバウンダリスキャンレジスタを前記コントロール信号の供給元の後段に挿入する挿入手段と、を有する半導体集積回路の設計装置により達成される。 （もっと読む）

【課題】レイアウト修正を必要としないでメタル密度を均一化し、レイアウト修正を必要としないでダミーメタルを配置する半導体集積回路のレイアウト方法を提供する。
【解決手段】半導体集積回路のレイアウト方法は、フロアプラン時に所定のメタル密度となるように所定の寸法Ｘ×Ｘ及び間隔２Ｘでダミーパターン１を第１領域に配置するステップと、第１領域にタイミング解析をしながらタイミング制約を満たすように論理回路セルを配置し配線を行うステップと、論理回路セルを配置し配線を行うことで生成されるレイアウトパターンが規格を満足しているか検証するステップとを具備する。 （もっと読む）