【課題】製造バラつきの下で、クロックスキューの最小化しつつ、クロック信号部での消費電力を最小化する半導体集積回路の設計方法、設計装置および、コンピュータプログラムを提供する。
【解決手段】メッシュ配線構造を駆動するバッファツリーを生成するグローバルクロック構造生成部１０４と、クロック素子の配置分布とクロックゲーティング構造を考慮してクラスタを生成するクロック素子クラスタ生成部１０６と、そのクラスタに含まれるクロック素子が属するゲーティッド回路にクロック信号を分配するゲーティングセルを複製して、クラスタを駆動するゲーティングセルとして挿入するゲーティングセル複製・挿入部１０７と、ローカルクロック構造生成部１０９と、タイミング解析結果に基づき、クロック素子クラスタを駆動するゲーティングセルの駆動能力を調整するゲーティングセル駆動能力調整部１１１と、を備える。 （もっと読む）

【課題】レイアウト変更に有効利用できる空き領域を効率的に確保する。
【解決手段】本発明による半導体集積回路の設計方法は、事前に設計されたレイアウトパタンデータから縮小対象の第１セルを選択するステップと、第１セルに隣接する空き領域の面積を算出するステップと、空き領域の面積に応じて選択された一辺を固定し、前記一辺に対向する他の辺を変動させて前記第１セルを縮小するステップとを具備する。 （もっと読む）

【課題】欠陥が発生しにくいレイアウト図を簡単な処理で作成する。
【解決手段】半導体集積回路のレイアウト設計に用いられる、単位機能を実現するセル毎の設計データのライブラリであるセルライブラリにおいて、セル毎の設計データは、セルが備える端部と、該端部を介して隣接するセルに欠陥を生じせしめやすいか否か、および隣接するセルから欠陥を生じせしめられやすいか否か、を示す属性値と、の対応付けである属性情報を夫々含む。 （もっと読む）

【課題】疑似エラーの発生を抑制する。
【解決手段】設計装置は、設計データ２１に含まれる回路パターンの光学的近接効果に対するアウターセリフパターンとインナーセリフパターンを生成し、それらを含む中間データ２３を描画データ２４に変換する。設計装置は、アウターセリフパターン，インナーセリフパターンを回路パターンと分離して配置した。そして、設計装置は、アウターセリフパターン，インナーセリフパターンを描画データ２４から除去したチェック用描画データ２６を生成し、そのチェック用描画データ２６に含まれる描画用パターンの形状を検証ルールに従って検証する。 （もっと読む）

【課題】従来のプリミティブセルでは、電源配線及び接地配線により構成される電流経路のループが大きく、当該電流経路のループに起因して発生するＥＭＩノイズを十分に低減することができない問題があった。
【解決手段】本発明にかかるプリミティブセルは、内部回路１０と、内部回路１０に電源電圧を印加する電源配線１２と、内部回路に接地電圧を印加する接地配線１１と、を有し、電源配線１２と接地配線１１とがセルの外周辺のうちの一辺に偏在して配置される。 （もっと読む）

【課題】チップサイズを縮小可能な半導体集積回路のレイアウト設計方法、プログラム、及びレイアウト設計装置を提供すること。
【解決手段】チップ内にＹ方向メタルデータを持つプリミティブセルが存在するか判定する工程（ステップＢ１）と、プリミティブセルが上下に隣接しているか判定する工程（ステップＢ３）と、各プリミティブセル内のＹ方向メタルデータを有する層が同じか判定する工程（ステップＢ４）と、各プリミティブセルのうち移動可能なスペースがあるプリミティブセルがあるか判定する工程（ステップＢ５）と、各判定を満たす場合に、各プリミティブセルの種類が同じか否かを判定する工程（ステップＢ６）と、各プリミティブセルの種類に応じてプリミティブセルのＸ座標の配置位置調整を行う工程（ステップＢ７、８）と、プリミティブセルの位置を固定する工程（ステップＢ９）と、を含む。 （もっと読む）

【課題】製造工程の異なるセルを混在して配置する場合に、面積を大きくせずに配置する半導体集積回路のセル自動配置方法、自動配置装置、及びそれらのプログラムを提供する。
【解決手段】複数種類のセルの内、一種類のセルに同一種類のセルが隣接配置可能であり、異なる種類のセルの隣接配置が不可能な大きさの第１の外形を設定し、上記その他の種類のセルには、第１の外形が設定されるセルを含めセルの種類に係わらずセルを隣接配置することが可能なより大きい外形を設定するセル外形設定工程と、セル外形設定工程で設定した外形を有するセルを用いて複数種類のセルを自動配置するセル自動配置工程と、を備える。 （もっと読む）

標的デバイス上でシステムを設計するための方法を開示する。システム内の第１の複数の構成要素は、基準に基づいてコンピュータ支援設計（ＣＡＤ）ツールによって配置されるように割り当てられる。システム内の第２の複数の構成要素は、基準に基づいてハードウェア配置ユニットによって配置されるように割り当てられる。ＣＡＤツールおよびハードウェア配置ユニットからの配置結果は、標的デバイス上のシステムに対する配置解決法を生成するために使用される。他の実施形態が説明され、請求される。
（もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップＳ２と、第１の活性領域及び第２の活性領域と交差するゲート配線のパターンを配置するステップＳ３と、第１の活性領域とゲート配線とが重なり合う領域である第１の領域を抽出するステップＳ４と、第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップＳ５とを有し、第２の活性領域を含む領域上に、圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップＳ６とをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、圧縮応力膜のパターンを配置するステップでは、第１の領域の縁部の位置に基づいて、圧縮応力膜のパターンの縁部の位置が設定される。 （もっと読む）

【課題】電源サブ幹線に接続された内部素子に異常電圧が印加される恐れを小さく
する。
【解決手段】ＶＳＳＱ０パッド１４３と、静電耐圧非対応素子を含むセル配置領域１（３０１）と、静電耐圧非対応素子よりも高い耐圧性を有する静電耐圧対応素子を含むセル配置領域２（３０２）と、ＶＳＳＱ０パッド１４３を介して外部から供給される電位を静電耐圧非対応素子に供給するＶＳＳＱサブ幹線３５１〜３５３と、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との最短距離よりも長い配線長を有し、ＶＳＳＱ０パッド１４３に入力された電位をＶＳＳＱサブ幹線３５１〜３５３に対して印加する引き込み配線部（第１ＶＳＳＱ引き込み配線３３１とＶＳＳＱメイン幹線３２１と第２ＶＳＳＱ引き込み配線３４１とからなる配線部）とを備えている。 （もっと読む）

【課題】トライアルレイアウトの結果を用いてフロアプランおよびセル配置の容易化を図ること。
【解決手段】モジュール１を例に挙げると、第１のネットリスト内のモジュール１と、第１のネットリストから改訂された第２のネットリスト内のモジュール１が、同一である。設計支援装置が、クロックツリーが未生成であり、かつ配置されたセル間が未配線である第１のネットリストに基づく第１のレイアウトデータ１０７から、モジュール１を特定する。そして、モジュール１をモジュール２として配置することで第１のレイアウトデータ１０７内のセル配置を流用して第２のレイアウトデータ６００を生成する。また、第１のネットリスト内のモジュール２と第２のネットリスト内のモジュール２は、機能が同一であるが、機能を構成するセルが同一でないため、第１のレイアウトデータ１０７からモジュール２の配置領域が流用される。 （もっと読む）

【課題】マクロの向きが変更されても、マクロ内に配置されている複数のセルの向きおよびセル間の接続線が維持可能とし、向きの異なるマクロの生成の容易化を図ること。
【解決手段】設計支援装置は、複数の向きで配置されるマクロ内で用いられるセルのレイアウトデータから、セルの端子の配置位置を第１の端子の配置位置として検出する。設計支援装置は、複数の向きのうち、第１の端子が用いられる一の向きと異なる他の向きで用いられるセルの第２の端子の位置を、一の向きから他の向きへの変化量と第１の端子の配置位置に基づいて算出する。設計支援装置は、第１の端子の配置位置と、第２の端子の配置位置と、セルのレイアウトデータとを関連付ける。設計支援装置が、第２の端子の配置位置に端子を挿入する。具体的には、所定のビア層のビアが第２の端子の配置位置に挿入される。設計支援装置が、第１の端子と第２の端子とを接続する。 （もっと読む）

【課題】半導体装置の面積を大きくすることなくデカップリング容量を確保する。
【解決手段】機能ブロック１２がＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割され、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置され、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されており、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていないＰＭＯＳ領域１４の空領域にデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６の空領域にＮ型のＭＯＳ容量２４を、空領域の形状に応じた形状で形成して配置する。 （もっと読む）

【課題】設計期間の短縮を図る。
【解決手段】設計装置１１は、セルのレイアウト設計処理において、半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を算出し、信号アクセス率に従って対応する端子のパターンを変更する。該信号アクセス率算出は、半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段から、半導体装置に応じた目標端子アクセス指数を読み出し、前記セルの初期レイアウトデータを生成し、前記セルに含まれる端子を順次選択して着目端子とし、前記着目端子以外の端子のレイアウトをサイジングし、サイジングしたレイアウトの影響を受けない配線トラックを前記着目端子の信号アクセストラックとして抽出し、抽出した前記信号アクセストラックの数と前記目標端子アクセス指数とに基づいて、行う。 （もっと読む）

【課題】ＴＡＴを短縮すること。
【解決手段】本発明では、チップレイアウトデータ（２２）に含まれる複数のゲートのうちの、アンテナ違反であるアンテナ違反ゲート群を表すアンテナ違反情報（２０）をエラー残箇所ライブラリ（１６）に格納する。チップレイアウトデータ（２２）に対してリソグラフィシミュレーションを実施し、フォトレジスト露光後の予想レイアウトデータ（２３）を生成する。エラー残箇所ライブラリ（１６）を参照して、予想レイアウトデータ（２３）に含まれる複数のゲートのうちの、アンテナ違反情報（２０）が表すアンテナ違反ゲート群を選択する。アンテナ違反ゲート群の各々の面積に対して、そのアンテナ違反ゲート群に接続される配線の面積との比を示す算出値を算出する。その算出値が第１設定値から第２設定値の範囲である場合、アンテナ違反ゲート群の大きさを調整する。 （もっと読む）

半導体装置が半導体基板上のゲートを含む。ゲートの１つの側壁が少なくとも１つの突出部を含んでいてもよく、ゲートの反対側壁が少なくとも１つの凹部を含んでいてもよい。接触部が、ゲート上に配置された絶縁層を通して形成されている。接触部は、ゲートの少なくとも１つの突出部に少なくとも部分的に重なっている。金属層が絶縁層上に配置されている。金属層は、ゲートの第１の側に移動した第１の構造を含む。接触部が絶縁層を通して第１の構造をゲートに電気的に連結するように、第１の構造は接触部に少なくとも部分的に重なっている。 （もっと読む）

【課題】半導体デバイスの宇宙線中性子に起因する故障に対する耐性を短期間で確保するための宇宙線中性子ソフトエラーの解析する半導体デバイスのソフトエラー率の検証方法を提供する。
【解決手段】ユニーク番号を設定した各セルに対して、セル毎（ごと）にセル個別パラメータを登録し、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算し、セル内のセル種類毎パラメータに含まれる敏感領域情報と計算した２次イオンの核種・エネルギー・飛行方向から、２次イオンの飛跡計算に基づきセル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算し、計算したセル単位での記憶ノード反転またはＳＥＴパルスが、半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行い、ソフトエラーとして顕在化した場合に、エラー数としてカウントし、ソフトエラー率を計算する。 （もっと読む）

【課題】チャネル形成領域が素子分離領域から受けるストレスを、チャネル幅方向において均一化させる。
【解決手段】素子分離領域２と、素子分離領域２によって囲まれる、素子形成領域３とを具備する。素子形成領域３の外周形状は、第１方向に沿って延びる第１辺を有する。素子形成領域３は、第１トランジスタ領域６−１と、２方向において第１辺と第１トランジスタ領域６−１との間にあたる位置に配置された、第２トランジスタ領域６−２と、第１方向における第２トランジスタ領域６−２の側方に配置された、ダミー領域７とを備える。第１トランジスタ領域６−１は、第１チャネル形成領域４−１を有する。第２トランジスタ領域６−２は、第２チャネル形成領域４−２を有する。第１チャネル形成領域４−１は、第２チャネル形成領域４−２と非対向である非対向領域１４を有する。ダミー領域７は、第２方向において非対向領域１４と対向する。 （もっと読む）

【課題】レイアウト面積の小面積化を図りながら表示制御用の信号を電気光学装置に供給できる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置１０は、集積回路装置１０にスタックされる画像メモリー１２０のチップの第１のチップ辺ＳＣ１に沿って配置される第１のメモリーパッド群ＰＭＧ１に接続される第１のパッド群ＰＧ１と、第３のチップ辺ＳＣ３に沿って配置される第２のメモリーパッド群ＰＭＧ２に接続される第２のパッド群ＰＧ２と、電気光学装置の表示制御を行う制御部３０と、表示制御用のデータ信号及び制御信号が出力される第３のパッド群ＰＧ３を含む。第１のパッド群ＰＧ１は、集積回路装置１０の第１の辺ＳＤ１に沿って配置され、第２のパッド群ＰＧ２は、第１の辺ＳＤ１に対向する第３の辺ＳＤ３に沿って配置され、第３のパッド群ＰＧ３は、第１の辺ＳＤ１及び第３の辺ＳＤ３に交差する第２の辺ＳＤ２に沿って配置される。 （もっと読む）

【課題】反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置を実現する。
【解決手段】半導体装置の設計段階において、活性領域の第１のデータに対して、活性領域の少なくとも一部を露出する開口を有するレジストパターンの第２のデータを作成する際に、第２のデータの第１のデータと対向する部分について、予め作成された参照データを用いて、第１のデータとの対向辺の位置を補正する。 （もっと読む）