半導体装置
半導体装置が半導体基板上のゲートを含む。ゲートの１つの側壁が少なくとも１つの突出部を含んでいてもよく、ゲートの反対側壁が少なくとも１つの凹部を含んでいてもよい。接触部が、ゲート上に配置された絶縁層を通して形成されている。接触部は、ゲートの少なくとも１つの突出部に少なくとも部分的に重なっている。金属層が絶縁層上に配置されている。金属層は、ゲートの第１の側に移動した第１の構造を含む。接触部が絶縁層を通して第１の構造をゲートに電気的に連結するように、第１の構造は接触部に少なくとも部分的に重なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してトランジスタを形成する半導体プロセスに関し、特に半導体基板の配置密度を増大させるプロセスに関する。
【背景技術】
【０００２】
平面トランジスタなどのトランジスタは数１０年もの間、集積回路の中心であり続けてきた。このトランジスタ使用の間、個々のトランジスタのサイズは、プロセス開発における進歩と特徴密度の増大の必要性を通して着実に減少している。現在のスケーリングは３２ｎｍの技術を用いているが、２２ｎｍの技術に向かって開発が進んでいる。
【０００３】
ＮＭＯＳ（Ｎ型金属酸化膜半導体）構造とＰＭＯＳ（Ｐ型金属酸化膜半導体）構造の間を接続するように用いる金属１（Ｍ１）の垂直なワイヤー経路が、標準のトランジスタセル設計では重要である。Ｍ１の垂直なワイヤー経路は下位層の活性領域に接触する接触部（出力部）に接続していてもよい。は、ゲートに接触する他のＭ１ワイヤーに加えて、Ｍ１の垂直なワイヤー経路があってもよい。
【０００４】
Ｍ１ワイヤー（接触ワイヤー、垂直ワイヤーのいずれか）ルーチングでの第１の課題は、不整合誤差又はオーバーレイ誤差である。最新のリソグラフィでは不整合の課題が増加していることで、ある実施上の制限を招いてしまう。１つの実施上の制限は、小さな接触構造間でのずれをできる限り小さく保つことが望まれ、中心を一致させることが好ましいということである。この制限を解決することで、例えば、接触部の中心をゲート上に配置し、ゲート、接触部、及びＭ１ワイヤーの中心をすべて同じポイント上に配置するように、薄いＭ１ワイヤーの中心を接触部上に配置することが促される。
【０００５】
第２の課題は、技術の限界（例えば、２２ｎｍの設計則）に近いＣＰＰ（contacted poly pitch）の要求である。この要求によって、上述のような不整合の回避が好ましいＭ１とゲートが同心であるときに、２つの接触したゲート間に垂直なＭ１ワイヤーなどの追加Ｍ１ワイヤーをパターニングできない。その不整合を回避しながら、接触したゲート間に垂直なＭ１ワイヤーをルーチング可能であれば、より密に配置できる。その結果、製品コストが低下し、操作がより高速になる。
【０００６】
図１に、ゲート上に直接配置された接触部及び金属層構造を備えた装置の上面図を示す。配置１００がゲート１０２Ａ、１０２Ｂを含み、ゲート１０２Ａ、１０２Ｂは、それぞれ接触部１０６Ａ、１０６ＢによってＭ１構造１０４Ａ、１０４Ｂに連結されている。Ｍ１構造１０４Ａ、１０４Ｂは、ゲート１０２Ａ、１０２Ｂ用の入力接点である。Ｍ１構造１０４ＡとＭ１構造１０４Ｂが接近しているため、垂直なＭ１ワイヤー経路などの別のＭ１構造用の空間が各Ｍ１構造間に存在しない。領域１０８が、Ｍ１構造１０４Ａ、Ｍ１構造１０４Ｂ周りの領域を表し、この領域は、配置の密度によって他のＭ１構造配置用に遮蔽される。
【０００７】
配置１００において垂直なＭ１ワイヤー経路を許容する１つの可能な解決法は、各活性ゲート間の水平距離を増加させるようにダミーのゲートを付加することでゲート領域を拡大（ＣＰＰ拡大）させることである。しかしながら、この方法は、全体のチップ面積を増加させて、チップ面積に対するチップ性能を制限してしまう。
【０００８】
別の可能な解決法は、垂直なＭ１ワイヤー経路の代わりに、出力に接続する追加的で局所的な相互接続（ＬＩ）層を使用することである。ゲートとの接触、及び／又は、活性領域との接触にＬＩ層を使用してもよい。しかしながら、ＬＩ層の使用は、近傍のＭ１ワイヤーにＬＩ層がショートすることを抑制する追加ビア（Ｖ０）層の使用が必要となる。追加Ｖ０層は、開発費及び／又は加工費を顕著に増大させ得る。
【０００９】
別の可能な解決法は、Ｍ２層が露出するとともにＭ２ワイヤーがＭ１ワイヤーと同一方向にある、別の方法の金属２（Ｍ２）層を使用することである。これによって、Ｍ１ワイヤーに接続する他の位置（例えば、他の論理ゲート又は回路の他の部品）からワイヤーをルーチングし難くなる。さらに、ＣＰＰと同一程度に密なピッチでＭ２をプリントするために、次の方法のいずれかがリソグラフィでは必要となる。すなわち、その方法は、直交した方向におけるプリント可能な最小ピッチをトレードオフすること（この技術は、例えばレチクル・エンハンスメント技術（ＲＥＴ）及び双極子照明を含む）、又は、コストに関する不利益及び生産性に関する不利益を生み出してしまう複数の露出部及び複数のマスクを使用することである。よって、反対にＭ２解決法には、全体設計を広げてしまう制約、及びＭ１ワイヤーの高密度のルーチング性能又は加工費や生産性について妥協せざるを得ないという制約がある。
【００１０】
また別の可能な解決法は、ゲート接続を置換するとともに配置密度を増加できるように、ヘッド（又はフラグ）をゲートに付加することである。そして、ヘッドと位置が一致するように直接ヘッド上に接触部を配置してもよい。しかしながら、ヘッドを使用すると、ゲート幅のずれが増大する。ゲート幅のこのずれにより、限界寸法の変動が増して、生産性や信頼性の問題を引き起こしかねない。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、開発費と加工費を最小にして、所望レベルの性能と信頼性を維持しながら、Ｍ１垂直ワイヤールーチングを可能にして配置密度を増加させる必要がある。Ｍ１垂直ワイヤールーチングを備えた、より密な配置は、製品コストを下げ、及び／又は、より密な配置を利用するチップの操作速度を速くできる。このようなより密な配置は、より高速で、より信頼性のあるＣＰＵ（中央演算処理装置）又はＧＰＵ（グラフィック処理ユニット）を製造する２２ｎｍの技術などの先進技術で有用であり得る。本発明はこのような配置を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
ある実施形態では、半導体装置が半導体基板上のゲートを含む。ゲートの１つの側壁が少なくとも１つの突出部を含んでいてもよく、ゲートの反対側壁が少なくとも１つの凹部を含んでいてもよい。絶縁層がゲート上に実質的に配置されていてもよい。接触部が絶縁層を通して形成されていてもよい。接触部は、ゲートの中の少なくとも１つの突出部に少なくとも部分的に重なっていてもよい。金属層が絶縁層上に配置されていてもよい。金属層は、ゲートの第１の側に移動した第１の構造を含んでいてもよい。接触部が絶縁層を通して第１の構造をゲートに電気的に連結するように、第１の構造は接触部に少なくとも部分的に重なっていてもよい。
【００１３】
ある実施形態では、半導体装置製造プロセスが、半導体基板上にゲートを形成することであって、ゲートの１つの側壁が少なくとも１つの突出部を含み、ゲートの反対側壁が少なくとも１つの凹部を含むことと、ゲート上に実質的に絶縁層を形成することと、絶縁層を通して接触部を形成することと、絶縁層上に第１の構造を有する金属層を形成することと、を含む。
【００１４】
ある実施形態では、集積回路が１以上の半導体装置を含む。半導体装置の少なくとも１つは、ゲートであって、ゲートの１つの側壁が少なくとも１つの突出部を有し、ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、ゲート上に実質的に配置された絶縁層と、絶縁層を通して形成された接触部と、絶縁層上に配置された第１の構造を有する金属層と、を含む。
【００１５】
ある実施形態では、複数の命令を格納するコンピュータ読み取り可能な記憶媒体が、複数の命令を実行するときに、複数の命令が半導体装置への供給に使用可能な１以上のパターンを生成する。この半導体装置は、ゲートであって、ゲートの１つの側壁が少なくとも１つの突出部を有し、ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、ゲート上に実質的に配置された絶縁層と、絶縁層を通して形成された接触部と、絶縁層上に配置された第１の構造を有する金属層と、を含む。
【００１６】
ある実施形態では、複数の命令を格納するコンピュータ読み取り可能な記憶媒体であって、複数の命令を実行するときに、複数の命令が半導体プロセスに使用可能な１以上のパターンを生成する。この半導体プロセスは、半導体基板上にゲートを形成することであって、ゲートの１つの側壁が少なくとも１つの突出部を有し、ゲートの反対側壁が少なくとも１つの凹部を有することと、ゲート上に実質的に絶縁層を形成することと、絶縁層を通して接触部を形成することと、絶縁層上に第１の構造を有する金属層を形成することと、を含む。
【図面の簡単な説明】
【００１７】
【図１】ゲート上に直接配置された接触部及び金属層構造を備えた先行技術の装置の上面図を示す。
【００１８】
【図２Ａ】屈曲部を備えたゲート上で移動した接触部と金属層構造を備えた装置用の設計配置の実施形態の上面図を示す。
【００１９】
【図２Ｂ】屈曲部及びゲートの屈曲部を覆う接触部を備えたゲートの拡大図を示す。
【００２０】
【図３】基板上に形成されるような、屈曲部を備えたゲート上で移動した接触部と金属構造の配置の一部の実施形態の拡大上面図を示す。
【００２１】
【図４】図２Ａに示す配置１００を再度対象にした（最適化されたプロセス統合用の）図を示す。
【００２２】
【図５】図２Ａに示す配置のウェハ上の図を示す。
【００２３】
【図６】基板上に形成されるような、ゲート上で移動した接触部と金属層構造を有する配置の実施形態の横断面図を示す。
【００２４】
【図７】基板上に形成されるような、屈曲部を備えたゲート上で移動した幾つかの接触部と金属層構造を有する配置の実施形態の上面図を示す。
【発明を実施するための形態】
【００２５】
本発明は、幾つかの実施形態及び例示的な図面の実施例として本明細書に記載されるが、当業者は、記載した実施形態又は図面に本発明が限定されないことを認識するであろう。本明細書に付随する図面及び詳細な説明は、開示した特定の形態に本発明が限定されないことを意図するものと理解すべきである。むしろ、添付の請求項で定めるような本発明の精神及び範囲内にある、すべての修正実施形態、均等物、及び代替実施形態を本発明は保護する。本明細書に用いた如何なる見出しも、構成上の目的のみのためであって、明細書又は請求項の範囲の限定を意味するものではない。本明細書に用いるように、「may」の単語は、強制的に必要な意味（すなわち、しなければならないという意味）というよりはむしろ許容的な意味（すなわち、その意味以外の潜在性を有するという意味）で用いられる。同様に、「include」、「including」、及び「includes」の単語は、「含む」ことを意味するが、この意味に限定されない。
【００２６】
図２Ａに、屈曲部を備えたゲート上で移動した接触部及び金属層構造を有する装置用の配置１００の実施形態の上面図を示す。配置１００は、例えば、中央演算処理装置（ＣＰＵ）及びグラフィック処理ユニット（ＧＰＵ）などの半導体装置に用いてもよいが、その使用はこれらの半導体装置に限定されない。配置１００は、このような装置に使用するトランジスタ、又はこのトランジスタの一部であってもよい。幾つかの実施形態では、配置１００は、ＮＭＯＳ若しくはＰＭＯＳ配置、又はＮＭＯＳ若しくはＰＭＯＳ配置の一部である。配置１００は、ＣＡＤ（コンピュータ支援設計）で設計した配置、又はＣＡＤで設計したプロセスから形成された配置であってもよい。ある実施形態では、コンピュータ読み取り可能な記憶媒体が複数の命令を格納し、複数の命令を実行するときに、複数の命令が、配置１００を生成するか、或いは半導体プロセスでの配置１００の形成に使用されるパターンを生成する。
【００２７】
ある実施形態では、配置１００はゲート１０２Ａ、１０２Ｂを含んでいる。ゲート１０２Ａ、１０２Ｂの上に絶縁層を堆積させてもよい。接触部１０６Ａ、１０６Ｂは、絶縁層を通してゲート１０２Ａ、１０２Ｂに連結するように形成してもよい。接触部１０６Ａ、１０６Ｂは、ゲート１０２Ａ、１０２Ｂ用の入力接点であってもよい。
【００２８】
ある実施形態では、ゲート１０２Ａ、１０２Ｂは１以上の屈曲部１０８Ａ、１０８Ｂを含んでいる。「屈曲部」は、本明細書に示す実施形態で示されるように、一方向に偏心して曲げられるか、又は移されるゲートの一部である。たとえば、ゲートの１つの側壁が突出部（例えば、突起、膨隆部、隆起部、又はこぶ）を有し、ゲートの反対側壁が凹部（例えば、くぼみ又はディンプル）を有するように、ゲートの屈曲部は、一方向に移動するか、変位するか、又は押される対壁を有する。突出部と凹部とは、ゲートの長さの一部に沿って実質的に互いに対向していてもよい。ある実施形態では、突出部と凹部とは、ゲートの長さのすべてではなく一部に沿って実質的に互いに対向している。突出部と凹部は、ゲートの長さに沿ったほぼ同一の箇所に配置してもよい。幾つかの実施形態では、屈曲部を基板上に形成する突出部と凹部は、同様なサイズ及び形状を有する。幾つかの実施形態では、屈曲部を基板上に形成する突出部と凹部は、長さ及び／又は深さが異なっている。
【００２９】
本明細書で述べる「屈曲部」とは、基板表面に形成された形状を呼び、必ずしもこの表面に形状を形成するに用いる形状又はデザインを呼ぶわけではないと理解すべきである。たとえば、幾つかの実施形態では、異なった形状又は複数の形状の集合からウェハ上の屈曲部を形成してもよい。幾つかの実施形態では、図２Ａに示すように、屈曲部は矩形状に形成されている。他の実施形態では、屈曲部は矩形状ではない形状に形成されている。たとえば、リソグラフィの空間分解能を超えた特徴を有する形状（例えば、鋭い角部又は狭い空間）で屈曲部を形成してもよく、この形状部分は加工の間、例えば、丸めるか、或いは埋没させるかして除去される。たとえば、一実施形態では、連続した屈曲部を基板上に形成するように、リソグラフィの分解能より小さい間隔でゲートの残り部分から取り外し裁ち落とした形状部分を、ゲートの残り部分と組み合わせてもよい。よって、類似した形状の屈曲部を基板上に形成するように、多くの異なった組み合わせの配置形状を使用できる。
【００３０】
図２Ｂに、屈曲部１０８Ａ及び屈曲部を覆う接触部１０６Ａを備えたゲート１０２Ａの拡大図を示す。図２Ａ及び２Ｂに示すように、ゲート１０２Ａは完全な屈曲部１０８Ａを含み、同様に、ゲート１０２Ｂは、図２Ａに完全な屈曲部１０８Ｂを含むように示されている。図２Ｂに示すように、屈曲部１０８Ａはゲート１０２Ａの一部を偏心させるように曲げるか、又は移動させる。例えば交差して連結したＮＭＯＳゲートとＰＭＯＳゲートとの対など、交差して連結した装置用の幾つかの実施形態では、１／２の屈曲部のみが必要である。ゲートの残り部分が１／２の屈曲部以前にゲートの一部から移動するように、１／２の屈曲部がゲートを移動させる。１／２の屈曲部の実施例が、図７に示す実施形態にて参照番号１１６として示されている。
【００３１】
図２Ａ及び２Ｂに示すように、接触部１０６Ａ、１０６Ｂはゲート１０２Ａ、１０２Ｂ上に形成されている。接触部１０６Ａ、１０６Ｂは、それぞれ屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるように配置されていてもよい。たとえば、接触部が屈曲部に少なくとも部分的に重なるように配置１００を形成（例えば、パターニング又はデザイン）してもよい。幾つかの実施形態では、接触部１０６Ａ、１０６Ｂの一部はゲート１０２Ａ、１０２Ｂの他の部分と重なっている。他の実施形態では、接触部１０６Ａ、１０６Ｂは、ゲート１０２Ａ、１０２Ｂの屈曲部１０８Ａ、１０８Ｂの一部にのみ重なっている。図２Ａに示すように、接触部１０６Ａ、１０６Ｂが屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるため、各接触部は互いに離れる方向に移るか、ずれる。これにより、例えば図１に示すような屈曲していないゲート上に直接配置された接触部よりも各接触部間により広い空間が生まれる。
【００３２】
ある実施形態では、図２Ａに示すように、Ｍ１構造１０４Ａ、１０４Ｂを含む金属層が、基板上に形成されている。Ｍ１構造１０４Ａ、１０４Ｂは、それぞれ接触部１０６Ａ、１０６Ｂに少なくとも部分的に重なるように配置してもよい。たとえば、Ｍ１構造が接触部に少なくとも部分的に重なるように配置１００を形成（例えば、パターニング又はデザイン）してもよい。Ｍ１構造１０４Ａ、１０４Ｂは、接触部１０６Ａ、１０６Ｂに連結するＭ１構造であってもよい。たとえば、Ｍ１構造１０４Ａ、１０４Ｂは、それぞれゲート１０２Ａ、１０２Ｂに入力を供給する金属ワイヤーであってもよい。幾つかの実施形態では、Ｍ１構造がゲート１０２Ａ、１０２Ｂの屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるように、Ｍ１構造１０４Ａ、１０４Ｂを配置してもよい。
【００３３】
Ｍ１構造１０４Ａ、１０４Ｂが接触部１０６Ａ、１０６Ｂ及び屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるため、各Ｍ１構造は互いに離れる方向に移動するか、ずれる。これにより、各Ｍ１構造間の空間が増す。各Ｍ１構造１０４Ａ、１０４Ｂ間のこの増加した空間によって、追加Ｍ１構造１１０とこれらＭ１構造との間隔が増す。Ｍ１構造１１０は、Ｍ１構造１０４Ａ、１０４Ｂと同一の金属層の一部として形成してもよい。たとえば、Ｍ１構造１１０は、出力接触部１１２Ｂに出力接触部１１２Ａを連結する金属ワイヤーであってもよい。出力接触部１１２Ａ、１１２Ｂは、例えば、配置１００の活性領域１１４Ａ、１１４Ｂに対する接点であってもよい。
【００３４】
図３に、基板上に形成されるような、屈曲部１０８Ａを備えたゲート１０２Ａ上で移動した接触部１０６Ａ及びＭ１構造１０４Ａの配置１００の一部の実施形態の拡大上面図を示す。図３に示すように、配置１００の一部は、加工した半導体基板（例えば、半導体ウェハ）上に存在可能な配置を表す。図３に示すように、Ｍ１構造１０４Ａは、接触部１０６Ａ及びゲート１０２Ａの屈曲部１０８Ａに重なっている。接触部１０６Ａはゲート１０２Ａに部分的に重なっているとともに、屈曲部１０８Ａに少なくとも部分的に重なっている。ゲート１０２Ａの屈曲部１０８Ａによって、追加Ｍ１構造１１０はＭ１構造１０４Ａのゲートの他の側に存在できる。
【００３５】
ある実施形態では、配置１００は配置用の最小限の重なり要件と間隔要件を満たすか、或いは上回っているため、その配置における要素（例えば、ゲート１０２Ａ、ゲート１０２Ｂ、Ｍ１構造１０４Ａなど）は適切に機能する。たとえば、これらの要件に限定されるものではないが、以下のような値の要件があり得る：
（ａ）接触部１０６Ａとゲート１０２Ａとの重なりの最小量（図３の矢印Ａ）；
（ｂ）接触部１０６Ａとゲート１０２Ｂとの間隔の最小量（図３の矢印Ｂ）；
（ｃ）接触部１０６ＡとＭ１構造１０４Ａとの重なりの最小量（図３の矢印Ｃ）；
（ｄ）接触部１０６Ａと追加Ｍ１構造１１０との間隔の最小量（図３の矢印Ｄ）；
（ｅ）接触部１０６Ａと接触部１１２Ｂとの間隔の最小量（図３の矢印Ｅ）；及び
（ｆ）接触部１０６Ａと活性領域１１４Ｂとの間隔の最小量（図３の矢印Ｆ）。
【００３６】
最小量の重なり及び／又は間隔を決定する際に使用可能なファクターは、マスクの不整合誤差（オーバーレイ誤差）、ｚ方向のテーパーの変動（側壁変動）、リソグラフィ効果による限界寸法の一様性（ＣＤＵ）（この変化は図３の構造の二重線によって表される）、エッチングプロセス変動（例えば、ＲＩＥ変動）、及び静電的最小値を含むが、これらに限定されない。
【００３７】
重なりに関しては、静電的最小値は要素間に必要とされる最小量の接触領域を表す数であってもよいため、抵抗とエレクトロマイグレーションが、選択された閾値未満にとどまる。重なり用の静電的最小値は、例えば接触部１０６Ａが楕円と仮定して、その閾値に基づき楕円の面積を計算するための特性を用いて数値化してもよく、或いは、例えばモンテカルロ・シミュレーションを用いることで数値化してもよい。間隔に関しては、静電的最小値は、各要素間の空間で用いる誘電体の機能停止回避用の分離に必要な最小距離を表す数であってもよい。
【００３８】
一例として、上に記載した最小値（ａ）から（ｆ）を、幅２５ｎｍ、長さ６０ｎｍの屈曲部を有する幅２２ｎｍのゲートについて計算した（屈曲部は、ゲートの縁から２５ｎｍだけ移動させ、ゲート縁に曲がって戻る前に長さ６０ｎｍで延びている）。接触部は、幅４０ｎｍ、長さ８０ｎｍを有し、屈曲部に重なるように３０ｎｍだけ偏心させ移動させた。オーバーレイ誤差、側壁変動、ＣＤＵ、及びＲＩＥ変動の最小値は、４σのＲＳＳ（根二乗和）の値を用いて計算した。静電的最小値は、長軸６０ｎｍの楕円の領域を有すると仮定して決定され、閾値は５０％の名目接触面積を有するように設定された。それら最小値は、（ａ）２２ｎｍ、（ｂ）２１ｎｍ、（ｃ）２８ｎｍ、（ｄ）２８ｎｍ、（ｅ）３０ｎｍ、（ｆ）２２ｎｍであると近似的に求められた。
【００３９】
計算された最小値は、図２Ａ及び図３に示す配置１００に類似する配置を生成するＰＶＢＡＮＤシミュレーションを用いて求められた値と比較した。ＰＶＢＡＮＤシミュレーションが生成する配置は、その計算で求めるすべての最小要件を満足することが判った。よって、その配置は、現在のリソグラフィツールを用いた実装に適していることが判り、更には、ゲートにおける屈曲部の実装以外の現在の加工技術を超えてプロセス層及び／又はプロセス開発を追加することなく、かつ、接触部とＭ１構造の位置を再度目的対象とすることなく、その配置を製造できる。
【００４０】
図４及び５に、図２Ａに示した配置１００を再度対象にした（最適化されたプロセス統合用の）図、及び配置１００のウェハ上の図を示す。図４に示す配置１００の実施形態はプロセス統合用に最適化してもよいため、加工又は設計において誤差があっても最小の重なり要件及び最小の間隔要件が達せられる。幾つかの実施形態では、ゲート１０２Ａ、１０２Ｂ以外の他の特徴は、配置１００の限界寸法に対する加工の誤差の潜在的な影響を更に低減するように、屈曲部を含んでいてもよい。たとえば、図４に示すように、Ｍ１構造１０４Ａ、１０４Ｂ、追加Ｍ１構造１１０、及び活性領域１１４Ａ、１１４Ｂは小さな屈曲部を含んでいる。Ｍ１構造及び／又は活性領域の屈曲部は、厚肉構造から始まり、屈曲部が必要である切り欠きを切除して形成してもよいか、或いは、薄肉構造から始まり、屈曲部が必要な箇所を除いたすべての箇所の構造を拡大して形成してもよい。
【００４１】
図６に、基板１２０上に形成されるような、ゲート１０２Ａ上で移動した接触部１０６ＡとＭ１構造１０４Ａを有する配置１００の実施形態の横断面図を示す。図６に示すように、接触部１０６Ａは絶縁層１２２を通して形成されている。接触部１０６Ａは、ゲート１０２Ａ及びＭ１構造１０４Ａから少なくとも部分的に移動していてもよい。ゲート１０２Ａの屈曲部（不図示）は、接触部とゲートとの十分な接続を提供しながら、ゲート１０２Ａから接触部１０６Ａを移動できる。接触部１０６ＡとＭ１構造１０４Ａの移動によって、追加Ｍ１構造１１０はゲート１０２Ａとゲート１０２Ｂの間に配置できる。
【００４２】
図７に、基板上に形成されるような、屈曲部を備えたゲート上で移動した幾つかの接触部と金属層構造を有する配置２００の実施形態の上面図を示す。図７は、図２Ａ、図３、図４、及び図５に示す配置１００を含むことが可能なより大きな配置を表す。参考までに、図７の配置２００の一部として配置１００を示している。配置２００は、例えばＧＰＵに使用されるフロップ配置(flop layout)であってもよい。配置２００は幾つかのゲート１０２を含んでいてもよく、その幾つかは屈曲部１０８を含んでいる。簡略化のために、接触部、Ｍ１構造、及び活性領域は図７で参照番号が付されていない。ゲートの屈曲部及び接触部の使用によって、配置の大型化が抑制されるとともに、より高速でより信頼性のあるＣＰＵ又はＧＰＵを製造可能なより密な配置が可能になることを配置２００は示している。
【００４３】
図７に１／２の屈曲部１１６を備えたゲート１０２’の実施形態を示す。ゲート１０２’は、別のゲート（例えば、ゲート１０２’’）に交差して連結していてもよい。ゲート１０２’が交差して連結しているため、ゲートは１／２すなわち半分の屈曲部の後で終端処理され、完全な屈曲部は必要でない。また、ゲート１０２’’は、ゲート上に中心が位置する接触部を備えたゲートの実施例である。よって、ゲートに部分的に重なる屈曲部及び接触部を備えたゲートと同一の配置は、ゲート上に中心が位置する接触部を備えたゲートを含んでいてもよいことを図７に示す実施形態は示している。また、幾つかの実施形態では、これらの異なったタイプのゲートと接触部は、互いに適切な近さで近接していてもよい。
【００４４】
本発明の種々の態様の更なる修正実施形態及び代替実施形態は、本記載を鑑みて当業者には明らかとなろう。したがって、本記載は、例示的なものとしてのみ解釈すべきあって、本発明を実施する一般的な方法を当業者に教示することを目的とする。本明細書に示し記載した発明の形態は、現在の好適実施形態として受け取るべきと理解すべきである。要素と材料は本明細書に示し記載したものに置換してもよく、部品及びプロセスを逆にしてもよい。また、本発明の幾つかの特徴は独立して用いてもよい。これらすべては、本発明の本記載の利益を享受した後に当業者には明らかとなろう。以下の請求項に記載されているような本発明の精神及び範囲から逸脱せずに、本明細書に記載した要素を変更してもよい。
【技術分野】
【０００１】
本発明は、概してトランジスタを形成する半導体プロセスに関し、特に半導体基板の配置密度を増大させるプロセスに関する。
【背景技術】
【０００２】
平面トランジスタなどのトランジスタは数１０年もの間、集積回路の中心であり続けてきた。このトランジスタ使用の間、個々のトランジスタのサイズは、プロセス開発における進歩と特徴密度の増大の必要性を通して着実に減少している。現在のスケーリングは３２ｎｍの技術を用いているが、２２ｎｍの技術に向かって開発が進んでいる。
【０００３】
ＮＭＯＳ（Ｎ型金属酸化膜半導体）構造とＰＭＯＳ（Ｐ型金属酸化膜半導体）構造の間を接続するように用いる金属１（Ｍ１）の垂直なワイヤー経路が、標準のトランジスタセル設計では重要である。Ｍ１の垂直なワイヤー経路は下位層の活性領域に接触する接触部（出力部）に接続していてもよい。は、ゲートに接触する他のＭ１ワイヤーに加えて、Ｍ１の垂直なワイヤー経路があってもよい。
【０００４】
Ｍ１ワイヤー（接触ワイヤー、垂直ワイヤーのいずれか）ルーチングでの第１の課題は、不整合誤差又はオーバーレイ誤差である。最新のリソグラフィでは不整合の課題が増加していることで、ある実施上の制限を招いてしまう。１つの実施上の制限は、小さな接触構造間でのずれをできる限り小さく保つことが望まれ、中心を一致させることが好ましいということである。この制限を解決することで、例えば、接触部の中心をゲート上に配置し、ゲート、接触部、及びＭ１ワイヤーの中心をすべて同じポイント上に配置するように、薄いＭ１ワイヤーの中心を接触部上に配置することが促される。
【０００５】
第２の課題は、技術の限界（例えば、２２ｎｍの設計則）に近いＣＰＰ（contacted poly pitch）の要求である。この要求によって、上述のような不整合の回避が好ましいＭ１とゲートが同心であるときに、２つの接触したゲート間に垂直なＭ１ワイヤーなどの追加Ｍ１ワイヤーをパターニングできない。その不整合を回避しながら、接触したゲート間に垂直なＭ１ワイヤーをルーチング可能であれば、より密に配置できる。その結果、製品コストが低下し、操作がより高速になる。
【０００６】
図１に、ゲート上に直接配置された接触部及び金属層構造を備えた装置の上面図を示す。配置１００がゲート１０２Ａ、１０２Ｂを含み、ゲート１０２Ａ、１０２Ｂは、それぞれ接触部１０６Ａ、１０６ＢによってＭ１構造１０４Ａ、１０４Ｂに連結されている。Ｍ１構造１０４Ａ、１０４Ｂは、ゲート１０２Ａ、１０２Ｂ用の入力接点である。Ｍ１構造１０４ＡとＭ１構造１０４Ｂが接近しているため、垂直なＭ１ワイヤー経路などの別のＭ１構造用の空間が各Ｍ１構造間に存在しない。領域１０８が、Ｍ１構造１０４Ａ、Ｍ１構造１０４Ｂ周りの領域を表し、この領域は、配置の密度によって他のＭ１構造配置用に遮蔽される。
【０００７】
配置１００において垂直なＭ１ワイヤー経路を許容する１つの可能な解決法は、各活性ゲート間の水平距離を増加させるようにダミーのゲートを付加することでゲート領域を拡大（ＣＰＰ拡大）させることである。しかしながら、この方法は、全体のチップ面積を増加させて、チップ面積に対するチップ性能を制限してしまう。
【０００８】
別の可能な解決法は、垂直なＭ１ワイヤー経路の代わりに、出力に接続する追加的で局所的な相互接続（ＬＩ）層を使用することである。ゲートとの接触、及び／又は、活性領域との接触にＬＩ層を使用してもよい。しかしながら、ＬＩ層の使用は、近傍のＭ１ワイヤーにＬＩ層がショートすることを抑制する追加ビア（Ｖ０）層の使用が必要となる。追加Ｖ０層は、開発費及び／又は加工費を顕著に増大させ得る。
【０００９】
別の可能な解決法は、Ｍ２層が露出するとともにＭ２ワイヤーがＭ１ワイヤーと同一方向にある、別の方法の金属２（Ｍ２）層を使用することである。これによって、Ｍ１ワイヤーに接続する他の位置（例えば、他の論理ゲート又は回路の他の部品）からワイヤーをルーチングし難くなる。さらに、ＣＰＰと同一程度に密なピッチでＭ２をプリントするために、次の方法のいずれかがリソグラフィでは必要となる。すなわち、その方法は、直交した方向におけるプリント可能な最小ピッチをトレードオフすること（この技術は、例えばレチクル・エンハンスメント技術（ＲＥＴ）及び双極子照明を含む）、又は、コストに関する不利益及び生産性に関する不利益を生み出してしまう複数の露出部及び複数のマスクを使用することである。よって、反対にＭ２解決法には、全体設計を広げてしまう制約、及びＭ１ワイヤーの高密度のルーチング性能又は加工費や生産性について妥協せざるを得ないという制約がある。
【００１０】
また別の可能な解決法は、ゲート接続を置換するとともに配置密度を増加できるように、ヘッド（又はフラグ）をゲートに付加することである。そして、ヘッドと位置が一致するように直接ヘッド上に接触部を配置してもよい。しかしながら、ヘッドを使用すると、ゲート幅のずれが増大する。ゲート幅のこのずれにより、限界寸法の変動が増して、生産性や信頼性の問題を引き起こしかねない。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、開発費と加工費を最小にして、所望レベルの性能と信頼性を維持しながら、Ｍ１垂直ワイヤールーチングを可能にして配置密度を増加させる必要がある。Ｍ１垂直ワイヤールーチングを備えた、より密な配置は、製品コストを下げ、及び／又は、より密な配置を利用するチップの操作速度を速くできる。このようなより密な配置は、より高速で、より信頼性のあるＣＰＵ（中央演算処理装置）又はＧＰＵ（グラフィック処理ユニット）を製造する２２ｎｍの技術などの先進技術で有用であり得る。本発明はこのような配置を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
ある実施形態では、半導体装置が半導体基板上のゲートを含む。ゲートの１つの側壁が少なくとも１つの突出部を含んでいてもよく、ゲートの反対側壁が少なくとも１つの凹部を含んでいてもよい。絶縁層がゲート上に実質的に配置されていてもよい。接触部が絶縁層を通して形成されていてもよい。接触部は、ゲートの中の少なくとも１つの突出部に少なくとも部分的に重なっていてもよい。金属層が絶縁層上に配置されていてもよい。金属層は、ゲートの第１の側に移動した第１の構造を含んでいてもよい。接触部が絶縁層を通して第１の構造をゲートに電気的に連結するように、第１の構造は接触部に少なくとも部分的に重なっていてもよい。
【００１３】
ある実施形態では、半導体装置製造プロセスが、半導体基板上にゲートを形成することであって、ゲートの１つの側壁が少なくとも１つの突出部を含み、ゲートの反対側壁が少なくとも１つの凹部を含むことと、ゲート上に実質的に絶縁層を形成することと、絶縁層を通して接触部を形成することと、絶縁層上に第１の構造を有する金属層を形成することと、を含む。
【００１４】
ある実施形態では、集積回路が１以上の半導体装置を含む。半導体装置の少なくとも１つは、ゲートであって、ゲートの１つの側壁が少なくとも１つの突出部を有し、ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、ゲート上に実質的に配置された絶縁層と、絶縁層を通して形成された接触部と、絶縁層上に配置された第１の構造を有する金属層と、を含む。
【００１５】
ある実施形態では、複数の命令を格納するコンピュータ読み取り可能な記憶媒体が、複数の命令を実行するときに、複数の命令が半導体装置への供給に使用可能な１以上のパターンを生成する。この半導体装置は、ゲートであって、ゲートの１つの側壁が少なくとも１つの突出部を有し、ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、ゲート上に実質的に配置された絶縁層と、絶縁層を通して形成された接触部と、絶縁層上に配置された第１の構造を有する金属層と、を含む。
【００１６】
ある実施形態では、複数の命令を格納するコンピュータ読み取り可能な記憶媒体であって、複数の命令を実行するときに、複数の命令が半導体プロセスに使用可能な１以上のパターンを生成する。この半導体プロセスは、半導体基板上にゲートを形成することであって、ゲートの１つの側壁が少なくとも１つの突出部を有し、ゲートの反対側壁が少なくとも１つの凹部を有することと、ゲート上に実質的に絶縁層を形成することと、絶縁層を通して接触部を形成することと、絶縁層上に第１の構造を有する金属層を形成することと、を含む。
【図面の簡単な説明】
【００１７】
【図１】ゲート上に直接配置された接触部及び金属層構造を備えた先行技術の装置の上面図を示す。
【００１８】
【図２Ａ】屈曲部を備えたゲート上で移動した接触部と金属層構造を備えた装置用の設計配置の実施形態の上面図を示す。
【００１９】
【図２Ｂ】屈曲部及びゲートの屈曲部を覆う接触部を備えたゲートの拡大図を示す。
【００２０】
【図３】基板上に形成されるような、屈曲部を備えたゲート上で移動した接触部と金属構造の配置の一部の実施形態の拡大上面図を示す。
【００２１】
【図４】図２Ａに示す配置１００を再度対象にした（最適化されたプロセス統合用の）図を示す。
【００２２】
【図５】図２Ａに示す配置のウェハ上の図を示す。
【００２３】
【図６】基板上に形成されるような、ゲート上で移動した接触部と金属層構造を有する配置の実施形態の横断面図を示す。
【００２４】
【図７】基板上に形成されるような、屈曲部を備えたゲート上で移動した幾つかの接触部と金属層構造を有する配置の実施形態の上面図を示す。
【発明を実施するための形態】
【００２５】
本発明は、幾つかの実施形態及び例示的な図面の実施例として本明細書に記載されるが、当業者は、記載した実施形態又は図面に本発明が限定されないことを認識するであろう。本明細書に付随する図面及び詳細な説明は、開示した特定の形態に本発明が限定されないことを意図するものと理解すべきである。むしろ、添付の請求項で定めるような本発明の精神及び範囲内にある、すべての修正実施形態、均等物、及び代替実施形態を本発明は保護する。本明細書に用いた如何なる見出しも、構成上の目的のみのためであって、明細書又は請求項の範囲の限定を意味するものではない。本明細書に用いるように、「may」の単語は、強制的に必要な意味（すなわち、しなければならないという意味）というよりはむしろ許容的な意味（すなわち、その意味以外の潜在性を有するという意味）で用いられる。同様に、「include」、「including」、及び「includes」の単語は、「含む」ことを意味するが、この意味に限定されない。
【００２６】
図２Ａに、屈曲部を備えたゲート上で移動した接触部及び金属層構造を有する装置用の配置１００の実施形態の上面図を示す。配置１００は、例えば、中央演算処理装置（ＣＰＵ）及びグラフィック処理ユニット（ＧＰＵ）などの半導体装置に用いてもよいが、その使用はこれらの半導体装置に限定されない。配置１００は、このような装置に使用するトランジスタ、又はこのトランジスタの一部であってもよい。幾つかの実施形態では、配置１００は、ＮＭＯＳ若しくはＰＭＯＳ配置、又はＮＭＯＳ若しくはＰＭＯＳ配置の一部である。配置１００は、ＣＡＤ（コンピュータ支援設計）で設計した配置、又はＣＡＤで設計したプロセスから形成された配置であってもよい。ある実施形態では、コンピュータ読み取り可能な記憶媒体が複数の命令を格納し、複数の命令を実行するときに、複数の命令が、配置１００を生成するか、或いは半導体プロセスでの配置１００の形成に使用されるパターンを生成する。
【００２７】
ある実施形態では、配置１００はゲート１０２Ａ、１０２Ｂを含んでいる。ゲート１０２Ａ、１０２Ｂの上に絶縁層を堆積させてもよい。接触部１０６Ａ、１０６Ｂは、絶縁層を通してゲート１０２Ａ、１０２Ｂに連結するように形成してもよい。接触部１０６Ａ、１０６Ｂは、ゲート１０２Ａ、１０２Ｂ用の入力接点であってもよい。
【００２８】
ある実施形態では、ゲート１０２Ａ、１０２Ｂは１以上の屈曲部１０８Ａ、１０８Ｂを含んでいる。「屈曲部」は、本明細書に示す実施形態で示されるように、一方向に偏心して曲げられるか、又は移されるゲートの一部である。たとえば、ゲートの１つの側壁が突出部（例えば、突起、膨隆部、隆起部、又はこぶ）を有し、ゲートの反対側壁が凹部（例えば、くぼみ又はディンプル）を有するように、ゲートの屈曲部は、一方向に移動するか、変位するか、又は押される対壁を有する。突出部と凹部とは、ゲートの長さの一部に沿って実質的に互いに対向していてもよい。ある実施形態では、突出部と凹部とは、ゲートの長さのすべてではなく一部に沿って実質的に互いに対向している。突出部と凹部は、ゲートの長さに沿ったほぼ同一の箇所に配置してもよい。幾つかの実施形態では、屈曲部を基板上に形成する突出部と凹部は、同様なサイズ及び形状を有する。幾つかの実施形態では、屈曲部を基板上に形成する突出部と凹部は、長さ及び／又は深さが異なっている。
【００２９】
本明細書で述べる「屈曲部」とは、基板表面に形成された形状を呼び、必ずしもこの表面に形状を形成するに用いる形状又はデザインを呼ぶわけではないと理解すべきである。たとえば、幾つかの実施形態では、異なった形状又は複数の形状の集合からウェハ上の屈曲部を形成してもよい。幾つかの実施形態では、図２Ａに示すように、屈曲部は矩形状に形成されている。他の実施形態では、屈曲部は矩形状ではない形状に形成されている。たとえば、リソグラフィの空間分解能を超えた特徴を有する形状（例えば、鋭い角部又は狭い空間）で屈曲部を形成してもよく、この形状部分は加工の間、例えば、丸めるか、或いは埋没させるかして除去される。たとえば、一実施形態では、連続した屈曲部を基板上に形成するように、リソグラフィの分解能より小さい間隔でゲートの残り部分から取り外し裁ち落とした形状部分を、ゲートの残り部分と組み合わせてもよい。よって、類似した形状の屈曲部を基板上に形成するように、多くの異なった組み合わせの配置形状を使用できる。
【００３０】
図２Ｂに、屈曲部１０８Ａ及び屈曲部を覆う接触部１０６Ａを備えたゲート１０２Ａの拡大図を示す。図２Ａ及び２Ｂに示すように、ゲート１０２Ａは完全な屈曲部１０８Ａを含み、同様に、ゲート１０２Ｂは、図２Ａに完全な屈曲部１０８Ｂを含むように示されている。図２Ｂに示すように、屈曲部１０８Ａはゲート１０２Ａの一部を偏心させるように曲げるか、又は移動させる。例えば交差して連結したＮＭＯＳゲートとＰＭＯＳゲートとの対など、交差して連結した装置用の幾つかの実施形態では、１／２の屈曲部のみが必要である。ゲートの残り部分が１／２の屈曲部以前にゲートの一部から移動するように、１／２の屈曲部がゲートを移動させる。１／２の屈曲部の実施例が、図７に示す実施形態にて参照番号１１６として示されている。
【００３１】
図２Ａ及び２Ｂに示すように、接触部１０６Ａ、１０６Ｂはゲート１０２Ａ、１０２Ｂ上に形成されている。接触部１０６Ａ、１０６Ｂは、それぞれ屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるように配置されていてもよい。たとえば、接触部が屈曲部に少なくとも部分的に重なるように配置１００を形成（例えば、パターニング又はデザイン）してもよい。幾つかの実施形態では、接触部１０６Ａ、１０６Ｂの一部はゲート１０２Ａ、１０２Ｂの他の部分と重なっている。他の実施形態では、接触部１０６Ａ、１０６Ｂは、ゲート１０２Ａ、１０２Ｂの屈曲部１０８Ａ、１０８Ｂの一部にのみ重なっている。図２Ａに示すように、接触部１０６Ａ、１０６Ｂが屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるため、各接触部は互いに離れる方向に移るか、ずれる。これにより、例えば図１に示すような屈曲していないゲート上に直接配置された接触部よりも各接触部間により広い空間が生まれる。
【００３２】
ある実施形態では、図２Ａに示すように、Ｍ１構造１０４Ａ、１０４Ｂを含む金属層が、基板上に形成されている。Ｍ１構造１０４Ａ、１０４Ｂは、それぞれ接触部１０６Ａ、１０６Ｂに少なくとも部分的に重なるように配置してもよい。たとえば、Ｍ１構造が接触部に少なくとも部分的に重なるように配置１００を形成（例えば、パターニング又はデザイン）してもよい。Ｍ１構造１０４Ａ、１０４Ｂは、接触部１０６Ａ、１０６Ｂに連結するＭ１構造であってもよい。たとえば、Ｍ１構造１０４Ａ、１０４Ｂは、それぞれゲート１０２Ａ、１０２Ｂに入力を供給する金属ワイヤーであってもよい。幾つかの実施形態では、Ｍ１構造がゲート１０２Ａ、１０２Ｂの屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるように、Ｍ１構造１０４Ａ、１０４Ｂを配置してもよい。
【００３３】
Ｍ１構造１０４Ａ、１０４Ｂが接触部１０６Ａ、１０６Ｂ及び屈曲部１０８Ａ、１０８Ｂに少なくとも部分的に重なるため、各Ｍ１構造は互いに離れる方向に移動するか、ずれる。これにより、各Ｍ１構造間の空間が増す。各Ｍ１構造１０４Ａ、１０４Ｂ間のこの増加した空間によって、追加Ｍ１構造１１０とこれらＭ１構造との間隔が増す。Ｍ１構造１１０は、Ｍ１構造１０４Ａ、１０４Ｂと同一の金属層の一部として形成してもよい。たとえば、Ｍ１構造１１０は、出力接触部１１２Ｂに出力接触部１１２Ａを連結する金属ワイヤーであってもよい。出力接触部１１２Ａ、１１２Ｂは、例えば、配置１００の活性領域１１４Ａ、１１４Ｂに対する接点であってもよい。
【００３４】
図３に、基板上に形成されるような、屈曲部１０８Ａを備えたゲート１０２Ａ上で移動した接触部１０６Ａ及びＭ１構造１０４Ａの配置１００の一部の実施形態の拡大上面図を示す。図３に示すように、配置１００の一部は、加工した半導体基板（例えば、半導体ウェハ）上に存在可能な配置を表す。図３に示すように、Ｍ１構造１０４Ａは、接触部１０６Ａ及びゲート１０２Ａの屈曲部１０８Ａに重なっている。接触部１０６Ａはゲート１０２Ａに部分的に重なっているとともに、屈曲部１０８Ａに少なくとも部分的に重なっている。ゲート１０２Ａの屈曲部１０８Ａによって、追加Ｍ１構造１１０はＭ１構造１０４Ａのゲートの他の側に存在できる。
【００３５】
ある実施形態では、配置１００は配置用の最小限の重なり要件と間隔要件を満たすか、或いは上回っているため、その配置における要素（例えば、ゲート１０２Ａ、ゲート１０２Ｂ、Ｍ１構造１０４Ａなど）は適切に機能する。たとえば、これらの要件に限定されるものではないが、以下のような値の要件があり得る：
（ａ）接触部１０６Ａとゲート１０２Ａとの重なりの最小量（図３の矢印Ａ）；
（ｂ）接触部１０６Ａとゲート１０２Ｂとの間隔の最小量（図３の矢印Ｂ）；
（ｃ）接触部１０６ＡとＭ１構造１０４Ａとの重なりの最小量（図３の矢印Ｃ）；
（ｄ）接触部１０６Ａと追加Ｍ１構造１１０との間隔の最小量（図３の矢印Ｄ）；
（ｅ）接触部１０６Ａと接触部１１２Ｂとの間隔の最小量（図３の矢印Ｅ）；及び
（ｆ）接触部１０６Ａと活性領域１１４Ｂとの間隔の最小量（図３の矢印Ｆ）。
【００３６】
最小量の重なり及び／又は間隔を決定する際に使用可能なファクターは、マスクの不整合誤差（オーバーレイ誤差）、ｚ方向のテーパーの変動（側壁変動）、リソグラフィ効果による限界寸法の一様性（ＣＤＵ）（この変化は図３の構造の二重線によって表される）、エッチングプロセス変動（例えば、ＲＩＥ変動）、及び静電的最小値を含むが、これらに限定されない。
【００３７】
重なりに関しては、静電的最小値は要素間に必要とされる最小量の接触領域を表す数であってもよいため、抵抗とエレクトロマイグレーションが、選択された閾値未満にとどまる。重なり用の静電的最小値は、例えば接触部１０６Ａが楕円と仮定して、その閾値に基づき楕円の面積を計算するための特性を用いて数値化してもよく、或いは、例えばモンテカルロ・シミュレーションを用いることで数値化してもよい。間隔に関しては、静電的最小値は、各要素間の空間で用いる誘電体の機能停止回避用の分離に必要な最小距離を表す数であってもよい。
【００３８】
一例として、上に記載した最小値（ａ）から（ｆ）を、幅２５ｎｍ、長さ６０ｎｍの屈曲部を有する幅２２ｎｍのゲートについて計算した（屈曲部は、ゲートの縁から２５ｎｍだけ移動させ、ゲート縁に曲がって戻る前に長さ６０ｎｍで延びている）。接触部は、幅４０ｎｍ、長さ８０ｎｍを有し、屈曲部に重なるように３０ｎｍだけ偏心させ移動させた。オーバーレイ誤差、側壁変動、ＣＤＵ、及びＲＩＥ変動の最小値は、４σのＲＳＳ（根二乗和）の値を用いて計算した。静電的最小値は、長軸６０ｎｍの楕円の領域を有すると仮定して決定され、閾値は５０％の名目接触面積を有するように設定された。それら最小値は、（ａ）２２ｎｍ、（ｂ）２１ｎｍ、（ｃ）２８ｎｍ、（ｄ）２８ｎｍ、（ｅ）３０ｎｍ、（ｆ）２２ｎｍであると近似的に求められた。
【００３９】
計算された最小値は、図２Ａ及び図３に示す配置１００に類似する配置を生成するＰＶＢＡＮＤシミュレーションを用いて求められた値と比較した。ＰＶＢＡＮＤシミュレーションが生成する配置は、その計算で求めるすべての最小要件を満足することが判った。よって、その配置は、現在のリソグラフィツールを用いた実装に適していることが判り、更には、ゲートにおける屈曲部の実装以外の現在の加工技術を超えてプロセス層及び／又はプロセス開発を追加することなく、かつ、接触部とＭ１構造の位置を再度目的対象とすることなく、その配置を製造できる。
【００４０】
図４及び５に、図２Ａに示した配置１００を再度対象にした（最適化されたプロセス統合用の）図、及び配置１００のウェハ上の図を示す。図４に示す配置１００の実施形態はプロセス統合用に最適化してもよいため、加工又は設計において誤差があっても最小の重なり要件及び最小の間隔要件が達せられる。幾つかの実施形態では、ゲート１０２Ａ、１０２Ｂ以外の他の特徴は、配置１００の限界寸法に対する加工の誤差の潜在的な影響を更に低減するように、屈曲部を含んでいてもよい。たとえば、図４に示すように、Ｍ１構造１０４Ａ、１０４Ｂ、追加Ｍ１構造１１０、及び活性領域１１４Ａ、１１４Ｂは小さな屈曲部を含んでいる。Ｍ１構造及び／又は活性領域の屈曲部は、厚肉構造から始まり、屈曲部が必要である切り欠きを切除して形成してもよいか、或いは、薄肉構造から始まり、屈曲部が必要な箇所を除いたすべての箇所の構造を拡大して形成してもよい。
【００４１】
図６に、基板１２０上に形成されるような、ゲート１０２Ａ上で移動した接触部１０６ＡとＭ１構造１０４Ａを有する配置１００の実施形態の横断面図を示す。図６に示すように、接触部１０６Ａは絶縁層１２２を通して形成されている。接触部１０６Ａは、ゲート１０２Ａ及びＭ１構造１０４Ａから少なくとも部分的に移動していてもよい。ゲート１０２Ａの屈曲部（不図示）は、接触部とゲートとの十分な接続を提供しながら、ゲート１０２Ａから接触部１０６Ａを移動できる。接触部１０６ＡとＭ１構造１０４Ａの移動によって、追加Ｍ１構造１１０はゲート１０２Ａとゲート１０２Ｂの間に配置できる。
【００４２】
図７に、基板上に形成されるような、屈曲部を備えたゲート上で移動した幾つかの接触部と金属層構造を有する配置２００の実施形態の上面図を示す。図７は、図２Ａ、図３、図４、及び図５に示す配置１００を含むことが可能なより大きな配置を表す。参考までに、図７の配置２００の一部として配置１００を示している。配置２００は、例えばＧＰＵに使用されるフロップ配置(flop layout)であってもよい。配置２００は幾つかのゲート１０２を含んでいてもよく、その幾つかは屈曲部１０８を含んでいる。簡略化のために、接触部、Ｍ１構造、及び活性領域は図７で参照番号が付されていない。ゲートの屈曲部及び接触部の使用によって、配置の大型化が抑制されるとともに、より高速でより信頼性のあるＣＰＵ又はＧＰＵを製造可能なより密な配置が可能になることを配置２００は示している。
【００４３】
図７に１／２の屈曲部１１６を備えたゲート１０２’の実施形態を示す。ゲート１０２’は、別のゲート（例えば、ゲート１０２’’）に交差して連結していてもよい。ゲート１０２’が交差して連結しているため、ゲートは１／２すなわち半分の屈曲部の後で終端処理され、完全な屈曲部は必要でない。また、ゲート１０２’’は、ゲート上に中心が位置する接触部を備えたゲートの実施例である。よって、ゲートに部分的に重なる屈曲部及び接触部を備えたゲートと同一の配置は、ゲート上に中心が位置する接触部を備えたゲートを含んでいてもよいことを図７に示す実施形態は示している。また、幾つかの実施形態では、これらの異なったタイプのゲートと接触部は、互いに適切な近さで近接していてもよい。
【００４４】
本発明の種々の態様の更なる修正実施形態及び代替実施形態は、本記載を鑑みて当業者には明らかとなろう。したがって、本記載は、例示的なものとしてのみ解釈すべきあって、本発明を実施する一般的な方法を当業者に教示することを目的とする。本明細書に示し記載した発明の形態は、現在の好適実施形態として受け取るべきと理解すべきである。要素と材料は本明細書に示し記載したものに置換してもよく、部品及びプロセスを逆にしてもよい。また、本発明の幾つかの特徴は独立して用いてもよい。これらすべては、本発明の本記載の利益を享受した後に当業者には明らかとなろう。以下の請求項に記載されているような本発明の精神及び範囲から逸脱せずに、本明細書に記載した要素を変更してもよい。
【特許請求の範囲】
【請求項１】
半導体基板上のゲートであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、
前記ゲート上に実質的に配置された絶縁層と、
前記絶縁層を貫いて形成された接触部であって、前記ゲートの中の前記少なくとも１つの突出部に少なくとも部分的に重なった接触部と、
前記絶縁層上に配置された金属層であって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なっている金属層と、
を有する、半導体装置。
【請求項２】
前記少なくとも１つの突出部と前記少なくとも１つの凹部とは、前記ゲートの長さの一部に沿って実質的に互いに対向している、請求項１に記載の装置。
【請求項３】
前記突出部と前記凹部とは、前記ゲートの前記長さのすべてではなく一部に沿って実質的に互いに対向している、請求項２に記載の装置。
【請求項４】
前記第１の構造は、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なっている、請求項１に記載の装置。
【請求項５】
前記第１の構造は、前記ゲートに対向する該第１の構造の他の側の追加ゲートに重なっていない、請求項１に記載の装置。
【請求項６】
前記ゲートの前記少なくとも突出部及び前記ゲートの前記少なくとも１つの凹部は、前記金属層の第２の構造が前記ゲートと少なくとも１つの追加ゲートの間に配置されることを可能にする、請求項１に記載の装置。
【請求項７】
前記ゲートの前記第１の側とは反対側の該ゲートの第２の側に配置された前記金属層の第２の構造を更に有し、該第２の構造は前記第１の構造から電気的に絶縁されている、請求項１に記載の装置。
【請求項８】
前記第２の構造は前記ゲートに重なっていない、請求項７に記載の装置。
【請求項９】
前記第２の構造は、前記ゲートに対向する該第２の構造の前記側の追加ゲートに重なっていない、請求項７に記載の装置。
【請求項１０】
前記半導体基板上の追加ゲートを更に有し、該追加ゲートは、前記ゲートからは前記第２の構造の前記反対側に配置され、該第２の構造は前記ゲート又は前記追加ゲートに重なっていない、請求項７に記載の装置。
【請求項１１】
前記絶縁層に形成された少なくとも１つの追加接触部を更に有し、該追加接触部は、前記絶縁層を通して当該装置の活性領域を前記第２の構造に連結するように構成されている、請求項７に記載の装置。
【請求項１２】
前記ゲートの前記突出部と前記凹部は、ＣＡＤ（コンピュータ支援設計）で設計されたパターンにより形成されている、請求項１に記載の装置。
【請求項１３】
半導体基板上にゲートを形成することであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有することと、
前記ゲート上に実質的に絶縁層を形成することと、
該絶縁層を通して接触部を形成することであって、該接触部は、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なることと、
前記絶縁層上に金属層を形成することであって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なることと、
を有する、半導体装置製造プロセス。
【請求項１４】
前記少なくとも１つの突出部と前記少なくとも１つの凹部とを前記ゲートの長さの一部に沿って実質的に互いに対向するように形成することを更に有する、請求項１３に記載のプロセス。
【請求項１５】
前記突出部と前記凹部とは、前記ゲートの前記長さのすべてではなく一部に沿って実質的に互いに対向する、請求項１４に記載のプロセス。
【請求項１６】
前記第１の構造が、前記ゲートに対向する該第１の構造の他の側の追加ゲートに重ならないように、前記第１の構造を配置することを更に有する、請求項１３に記載のプロセス。
【請求項１７】
前記ゲートの前記第１の側とは反対側の該ゲートの第２の側に配置された前記金属層に第２の構造を形成することを更に有する、請求項１３に記載のプロセス。
【請求項１８】
前記第２の構造が前記ゲートに重ならないように該第２の構造を配置することを更に有する、請求項１７に記載のプロセス。
【請求項１９】
前記第２の構造が、前記ゲートに対向する該第２の構造の他の側の追加ゲートに重ならないように、前記第２の構造を配置することを更に有する、請求項１７に記載のプロセス。
【請求項２０】
前記半導体基板上に追加ゲートを形成することを更に有し、該追加ゲートは、前記ゲートからは前記第２の構造の前記反対側に配置され、該第２の構造は前記ゲート又は前記追加ゲートに重ならない、請求項１７に記載のプロセス。
【請求項２１】
前記絶縁層を通して当該装置の活性領域を前記第２の構造に連結するように、前記絶縁層に少なくとも１つの追加接触部を形成することを更に有する、請求項１７に記載のプロセス。
【請求項２２】
ＣＡＤ（コンピュータ支援設計）で設計されたパターンに基づき前記ゲートの前記突出部と前記凹部を形成することを更に有する、請求項１３に記載のプロセス。
【請求項２３】
１以上の半導体装置を有する集積回路であって、該半導体装置の少なくとも１つは、
半導体基板上のゲートであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、
該ゲート上に実質的に配置された絶縁層と、
該絶縁層を通して形成された接触部であって、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なった接触部と、
前記絶縁層上に配置された金属層であって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なっている金属層と、
を有する、集積回路。
【請求項２４】
複数の命令を格納するコンピュータ読み取り可能な記憶媒体であって、前記複数の命令を実行するときに、
半導体基板上のゲートであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、
該ゲート上に実質的に配置された絶縁層と、
該絶縁層を通して形成された接触部であって、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なった接触部と、
前記絶縁層上に配置された金属層であって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なっている金属層と、を有する半導体装置への供給に使用可能な１以上のパターンを生成する、
コンピュータ読み取り可能な記憶媒体。
【請求項２５】
複数の命令を格納するコンピュータ読み取り可能な記憶媒体であって、前記複数の命令を実行するときに、
半導体基板上にゲートを形成することであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有することと、
前記ゲート上に実質的に絶縁層を形成することと、
該絶縁層を通して接触部を形成することであって、該接触部は、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なることと、
前記絶縁層上に金属層を形成することであって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なることと、を有する半導体プロセスに使用可能な１以上のパターンを生成する、
コンピュータ読み取り可能な記憶媒体。
【請求項１】
半導体基板上のゲートであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、
前記ゲート上に実質的に配置された絶縁層と、
前記絶縁層を貫いて形成された接触部であって、前記ゲートの中の前記少なくとも１つの突出部に少なくとも部分的に重なった接触部と、
前記絶縁層上に配置された金属層であって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なっている金属層と、
を有する、半導体装置。
【請求項２】
前記少なくとも１つの突出部と前記少なくとも１つの凹部とは、前記ゲートの長さの一部に沿って実質的に互いに対向している、請求項１に記載の装置。
【請求項３】
前記突出部と前記凹部とは、前記ゲートの前記長さのすべてではなく一部に沿って実質的に互いに対向している、請求項２に記載の装置。
【請求項４】
前記第１の構造は、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なっている、請求項１に記載の装置。
【請求項５】
前記第１の構造は、前記ゲートに対向する該第１の構造の他の側の追加ゲートに重なっていない、請求項１に記載の装置。
【請求項６】
前記ゲートの前記少なくとも突出部及び前記ゲートの前記少なくとも１つの凹部は、前記金属層の第２の構造が前記ゲートと少なくとも１つの追加ゲートの間に配置されることを可能にする、請求項１に記載の装置。
【請求項７】
前記ゲートの前記第１の側とは反対側の該ゲートの第２の側に配置された前記金属層の第２の構造を更に有し、該第２の構造は前記第１の構造から電気的に絶縁されている、請求項１に記載の装置。
【請求項８】
前記第２の構造は前記ゲートに重なっていない、請求項７に記載の装置。
【請求項９】
前記第２の構造は、前記ゲートに対向する該第２の構造の前記側の追加ゲートに重なっていない、請求項７に記載の装置。
【請求項１０】
前記半導体基板上の追加ゲートを更に有し、該追加ゲートは、前記ゲートからは前記第２の構造の前記反対側に配置され、該第２の構造は前記ゲート又は前記追加ゲートに重なっていない、請求項７に記載の装置。
【請求項１１】
前記絶縁層に形成された少なくとも１つの追加接触部を更に有し、該追加接触部は、前記絶縁層を通して当該装置の活性領域を前記第２の構造に連結するように構成されている、請求項７に記載の装置。
【請求項１２】
前記ゲートの前記突出部と前記凹部は、ＣＡＤ（コンピュータ支援設計）で設計されたパターンにより形成されている、請求項１に記載の装置。
【請求項１３】
半導体基板上にゲートを形成することであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有することと、
前記ゲート上に実質的に絶縁層を形成することと、
該絶縁層を通して接触部を形成することであって、該接触部は、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なることと、
前記絶縁層上に金属層を形成することであって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なることと、
を有する、半導体装置製造プロセス。
【請求項１４】
前記少なくとも１つの突出部と前記少なくとも１つの凹部とを前記ゲートの長さの一部に沿って実質的に互いに対向するように形成することを更に有する、請求項１３に記載のプロセス。
【請求項１５】
前記突出部と前記凹部とは、前記ゲートの前記長さのすべてではなく一部に沿って実質的に互いに対向する、請求項１４に記載のプロセス。
【請求項１６】
前記第１の構造が、前記ゲートに対向する該第１の構造の他の側の追加ゲートに重ならないように、前記第１の構造を配置することを更に有する、請求項１３に記載のプロセス。
【請求項１７】
前記ゲートの前記第１の側とは反対側の該ゲートの第２の側に配置された前記金属層に第２の構造を形成することを更に有する、請求項１３に記載のプロセス。
【請求項１８】
前記第２の構造が前記ゲートに重ならないように該第２の構造を配置することを更に有する、請求項１７に記載のプロセス。
【請求項１９】
前記第２の構造が、前記ゲートに対向する該第２の構造の他の側の追加ゲートに重ならないように、前記第２の構造を配置することを更に有する、請求項１７に記載のプロセス。
【請求項２０】
前記半導体基板上に追加ゲートを形成することを更に有し、該追加ゲートは、前記ゲートからは前記第２の構造の前記反対側に配置され、該第２の構造は前記ゲート又は前記追加ゲートに重ならない、請求項１７に記載のプロセス。
【請求項２１】
前記絶縁層を通して当該装置の活性領域を前記第２の構造に連結するように、前記絶縁層に少なくとも１つの追加接触部を形成することを更に有する、請求項１７に記載のプロセス。
【請求項２２】
ＣＡＤ（コンピュータ支援設計）で設計されたパターンに基づき前記ゲートの前記突出部と前記凹部を形成することを更に有する、請求項１３に記載のプロセス。
【請求項２３】
１以上の半導体装置を有する集積回路であって、該半導体装置の少なくとも１つは、
半導体基板上のゲートであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、
該ゲート上に実質的に配置された絶縁層と、
該絶縁層を通して形成された接触部であって、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なった接触部と、
前記絶縁層上に配置された金属層であって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なっている金属層と、
を有する、集積回路。
【請求項２４】
複数の命令を格納するコンピュータ読み取り可能な記憶媒体であって、前記複数の命令を実行するときに、
半導体基板上のゲートであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有するゲートと、
該ゲート上に実質的に配置された絶縁層と、
該絶縁層を通して形成された接触部であって、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なった接触部と、
前記絶縁層上に配置された金属層であって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なっている金属層と、を有する半導体装置への供給に使用可能な１以上のパターンを生成する、
コンピュータ読み取り可能な記憶媒体。
【請求項２５】
複数の命令を格納するコンピュータ読み取り可能な記憶媒体であって、前記複数の命令を実行するときに、
半導体基板上にゲートを形成することであって、該ゲートの１つの側壁が少なくとも１つの突出部を有し、前記ゲートの反対側壁が少なくとも１つの凹部を有することと、
前記ゲート上に実質的に絶縁層を形成することと、
該絶縁層を通して接触部を形成することであって、該接触部は、前記ゲートの前記少なくとも１つの突出部に少なくとも部分的に重なることと、
前記絶縁層上に金属層を形成することであって、該金属層は前記ゲートの第１の側に移動した第１の構造を有し、前記接触部が前記絶縁層を通して該第１の構造を前記ゲートに電気的に連結するように、前記第１の構造は前記接触部に少なくとも部分的に重なることと、を有する半導体プロセスに使用可能な１以上のパターンを生成する、
コンピュータ読み取り可能な記憶媒体。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２０１３−５０３４９９（Ｐ２０１３−５０３４９９Ａ）
【公表日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１２−５２７９００（Ｐ２０１２−５２７９００）
【出願日】平成２２年８月２１日（２０１０．８．２１）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４６２５４
【国際公開番号】ＷＯ２０１１／０２５７１８
【国際公開日】平成２３年３月３日（２０１１．３．３）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２２年８月２１日（２０１０．８．２１）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０４６２５４
【国際公開番号】ＷＯ２０１１／０２５７１８
【国際公開日】平成２３年３月３日（２０１１．３．３）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]