集積回路（１１）の上面に、金属バンプ（８０）が形成されると、下の層（９１〜９７）上に、潜在的な破壊的応力が生じる。破壊的影響を減らすため、金属配線層（９１，９３，９５，９７）の少なくとも金属濃度を確実にする。少なくとも金属濃度は、集積回路のコーナにおいて最も高い。次に少ない濃度は、集積回路のコーナではない境界に沿ってである。次に少ない濃度は、集積回路の内部である。金属バンプ下の配線層（９１，９３，９５，９７）内の領域の金属濃度は、金属バンプ下には存在しない隣接領域の金属濃度よりも高い必要がある。集積回路（１１）の上面から遠い金属配線層（９５，９７）に必要な金属濃度は、より小さい。所望の金属濃度が、比較的単純な解決方法によって実現される。互いに異なるアプローチは、少なくとも濃度が実現されるまで、または最終的なアプローチが試みられるまで行なわれる。
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【課題】従来の半導体装置の設計方法では、製造工程で付着するゴミによって信号配線とダミー配線とが短絡し、配線の寄生容量が著しく増大する問題があった。
【解決手段】本発明にかかる半導体装置の設計方法は、半導体装置の配線層にフローティング状態で配置されるダミー配線１２１〜１２４をコンピュータを用いて配置する設計方法であって、レイアウトデータを読み込んで、所定領域内における信号配線１０のパターン密度が密度下限値以下となる領域に信号配線１０と平行する長手方向の辺を有するダミー配線１２１〜１２４を配置する第１のステップと、信号配線１０との距離がダミー分割距離以下となる領域に配置されるダミー配線１２３、１２４を分割する第２のステップとを有するものである。 （もっと読む）

【課題】製造歩留まりを向上出来る半導体集積回路装置とその設計方法を提供すること。
【解決手段】第１設計ルールによる最小配線間隔Ｄ１により平行に配置され、第１方向に延びる複数の第１配線層２、３と、前記第１配線層２、３に接する第１コンタクトプラグ５、６と、前記第１配線層２、３と同一レベルにおいて前記第１配線層２、３のいずれかに平行且つ隣接する第２配線層４と、前記第２配線層４に接する第２コンタクトプラグ７とを具備し、前記第１コンタクトプラグ５、６と前記第２コンタクトプラグ７とは、前記第１配線層２、３及び前記第２配線層４が設けられた平面内における前記第１方向に垂直な第２方向においてオーバーラップし、前記第１配線層２、３と前記第２配線層４との間隔Ｄ２は、前記最小配線間隔Ｄ１より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満である。 （もっと読む）

【課題】レイアウトの工数増大を抑制した上でストレスマイグレーションの発生を低減する。
【解決手段】ビア個数データベースと、設計対象の半導体装置の機能ブロックについて、ゲート数、配線層数、およびファンアウト数ごとの配線数を算出する配線解析部と、ゲート数、配線数、およびファンアウト数によって特定される配線の平均ビア個数をビアによって接続される配線層と配線層との組合せについてそれぞれデータベースから参照する平均ビア数参照部と、設計対象の半導体装置の機能ブロックのそれぞれのファンアウト数の配線の配線数と、そのファンアウト数の配線に対してデータベースから参照された平均ビア個数とから、配線層と配線層との組合せについてビア個数を算出するビア個数算出部とを備える。 （もっと読む）

【課題】基板面内でのビアの分布の均一化が図られた半導体装置および配線補助パターンの生成方法を提供する。
【解決手段】
第１の配線と第１の配線の上層に配置された第２の配線とを有する半導体集積回路において、配線レイアウト情報をもとにビアパターンの密度が低い領域を抽出する。次に、選択された領域内のビアパターンの周辺領域において、第１の配線と第２の配線のいずれか一方に接続されたダミービアパターンを配置する。これにより、配線が混雑する箇所にもダミービアを配置することができる。 （もっと読む）

【課題】アンテナ保護素子を有する半導体装置を、従来よりも適切に、設計製造可能にする。
【解決手段】ゲート１０に接続された配線１１，１２，１３が構成された配線層Ｍ１〜Ｍ３においては、アンテナ保護素子１７の活性領域上方を覆わないように、各配線は設けられている。一方、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を少なくとも一部覆うように、設けられている。 （もっと読む）

【課題】クロックスキューを低く抑えつつ、低消費電力で回路面積の小さな半導体集積回路およびそのような半導体集積回路の設計方法を提供する。
【解決手段】半導体集積回路装置は、チップ内に配置され、同一のクロック信号を受けて動作する複数のフリップフロップＦ／Ｆと、複数のフリップフロップを含むチップ内の領域を被覆するように想定された仮想上の擬似メッシュＰＭの交点のうち、複数のフリップフロップの位置に基づいて決定された交点に配置されたクロックバッファＬＣＢと、クロックバッファへクロック信号を伝達する主配線ＣＭＷとを備えている。 （もっと読む）

【課題】
左右方向及び上下方向のいずれに配線する場合であっても迂回配線や引き回し配線を行うことなく、信号処理の流れに沿って配線を行なうことが可能な構造の半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置１００は、共通配線層１０２とカスタマイズ層１０３を備えたストラクチャードＡＳＩＣに関する。当該半導体集積回路装置１００では、フリップフロップ等の順序回路１を構成する機能セルと、組合せ回路２を構成する機能セルが行と列のマトリクス状に配置されている。そして、本発明では、順序回路１を構成する機能セルをマトリクスにおいて斜め方向に配置した。 （もっと読む）

【課題】ＣＭＰ後の金属膜を容易に平坦化できる技術を提供することができる。
【解決手段】半導体デバイス（被加工物）表面上に電気的に機能する溝状または孔状の配線パターン３（第１パターン）と、電気的に機能しない複数の溝状または孔状のダミーパターン４（第２パターン）を形成する工程と、配線パターン３上をメッキ法により、金属膜で被覆する工程と、被覆された金属膜をＣＭＰ法により研磨する工程とを有する半導体装置の製造方法であって、ダミーパターン４を形成する工程では、配線パターン３の溝幅に応じて、ダミーパターン４の溝幅および配置領域を決定し、選択的に形成させる。 （もっと読む）

【課題】従来技術においては、半導体装置の製造プロセス中のリソグラフィ工程において、データ率の大きい領域が露光量の変動を発生させ、それによりプロセスウインドーが狭くなるという問題があった。
【解決手段】半導体装置１は、基板の基板面内の第１の方向（図中左右方向）に延在する配線１０３ａ（第１の配線）と、配線１０３ａに沿って延在し、平面視で配線１０３ａと離間している配線１０３ｂ（第２の配線）と、上記基板の基板面内の方向のうち上記第１の方向に垂直な方向である第２の方向（図中上下方向）に延在し、配線１０３ａと配線１０３ｂとを電気的に接続するスリットビア１０６（スリット状のビアプラグ）と、を備えている。 （もっと読む）

【課題】短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。
【解決手段】半導体集積回路１は、基板上の領域１１（第１の領域）に設けられた第１の配線と、基板上の領域１２（第２の領域）に設けられた第２の配線と、を備えている。領域１２は、領域１１を取り囲む領域である。第１の配線の配線幅の最小設計寸法は、第２の配線の配線幅の最小設計寸法よりも小さい。 （もっと読む）

【課題】ダミー配線を極力付加することなく、加工による配線パターン寸法変動を抑制し、レイアウト設計段階で遅延解析をより正確にし、回路の目標動作周波数達成を容易化する半導体集積回路の配線レイアウト装置を提供することを目的とする。
【解決手段】半導体集積回路の配線レイアウトを設計するレイアウト設計部２と、配線レイアウトにおいてタイミングがクリティカルとなる信号パスの配線を検出するクリティカル配線検出部３と、配線レイアウトに対し、クリティカル配線の近傍領域における配線パターンの均一性を向上させるよう配線を再配置する再配線部４と、再配置された配線レイアウトに対し、遅延変動が許容値以下となる寸法変動分を割り出して、当該レイアウトの寸法変動が当該範囲内であることを近傍領域内のパターン均一性から判定するパターン寸法変動判定部５と、を備えたことを特徴とする。 （もっと読む）

【課題】効率的に危険パターンを抽出する。
【解決手段】設計パターンＳＰにおいて抽出された危険パターン候補ＤＫを含むように設定した密度計算エリアＤＡにおいて、パターンが存在する密度を第１のパターン密度ＰＤ１として計算する。危険パターン候補ＤＫの中心座標位置ＣＰの周囲へ密度計算エリアＤＡを移動し、その移動した密度計算エリアＤＡにおいてパターンが存在する密度を第２のパターン密度ＰＤ２として計算する。そして、その第１のパターン密度ＰＤ１と第２のパターン密度ＰＤ２とのパターン密度比ＰＤＲに基づいて、その危険パターン候補ＤＫが危険パターンＤＰであるか否かを判断する。 （もっと読む）

【課題】利用可能性が高いブリッジ配線を作成することができる半導体集積回路装置の設計方法を提供すること。
【解決手段】改版対象層であるＬＢ層において配線が作成されていない空き領域を抽出し、空き領域間を接続するブリッジ配線ＢＤを作成するようにした。改版対象層であるＬＢ層において、配線が作成されていない空き領域に論理変更のための配線が作成され、その配線がブリッジ配線ＢＤと接続される。 （もっと読む）

【課題】より軽い負荷で探索精度を維持した調整用セルの挿入可能なエリア（挿入ポイント）を探索するための技術を提供すると共に、調整用セルの挿入によって生じる影響を考慮して、その調整用セルの挿入ポイントを探索するための技術を提供する。
【解決手段】自動配置処理部３４は、自動レイアウト処理部３３によってデザインが確定した電子回路が形成される基板を複数のエリアに分割し、エリア毎に調整用セルを挿入できる余裕度を評価したマップを事前に作成する。調整用セルを挿入すべき対象ネットでその挿入ポイントを探す探索を行うか否かは、その対象ネットが存在するエリアで評価した余裕度によって判定する。それにより、調整用セルの挿入ポイントを探し出すことが見込める対象ネットのみ、挿入ポイントの探索を行う。 （もっと読む）

【課題】半導体集積回路装置における配線性向上、配線層数低減、及び電源強化を可能にすること。
【解決手段】半導体チップに配置された複数の電源パッド（４ｂ、４ｃ、４ｇ、４ｈ）と、半導体チップに配置されるとともに、電源パッドよりも幅が狭く構成された複数の信号パッド（４ａ）と、を備える。信号パッドおよび電源パッドは、複数の配線層のうち最上位配線層に配設される。ＩＯセルと信号パッドを電気的に接続する信号配線（４ｄ）は、最上位配線層に配設される。ＩＯセルと第１電源パッド（４ｂ、４ｃ）を電気的に接続する第１電源配線（４ｅ、４ｆ）は、最上位配線層に配設される。内部回路と第２電源パッド（４ｇ、４ｈ）を電気的に接続する第２電源配線（４ｉ、４ｊ）は、最上位配線層に配設される。 （もっと読む）

【課題】集積回路の設計において、１枚のウエハからより多くの良品が得られるように、チップサイズを決定する設計方法の実現。
【解決手段】半導体集積回路の設計方法であって、ＤＦＭルールを考慮して異なるチップサイズでの歩留まりを見積もり31、チップサイズに応じて１ウエハから得られるチップ数に見積もった歩留まりを乗じて良品数を算出して１ウエハから最大の良品数を得られるようにチップサイズを決定する32。 （もっと読む）

【課題】自動レイアウト処理で必要な予想値を設計者が容易に指定できるようにするための技術を提供する。
【解決手段】自動レイアウト処理部５４は、記憶部５５に格納されたレイアウトデータベース５６を参照して自動レイアウト処理を行う。その記憶部５５には他に、クロストーク遅延値の見積もり用のＸｔａｌｋテーブル５７、クロック遅延値、及びクロックスキュー値の見積もり用のＣｌｏｃｋテーブル５８が格納されている。自動見積部５３は、それらのテーブル５７、５８を用いて、クロストーク遅延値、クロック遅延値、及び黒くスキュー値を自動的に見積もり、自動レイアウト処理部５４に提供する。 （もっと読む）

【課題】 コストが少なく長配線が生じる可能性の高いブロック間配線に、容易にアンテナ対策が講じられる半導体集積回路装置を提供することを目的とする。
【解決手段】 複数の集積回路ブロックを有し、前記ブロックに設けられたブロックの入出力端子部同士を配線で接続してブロック間が接続される半導体集積回路装置において、前記ブロックの少なくとも１つの選択されたブロックの入出力端子部にダイオード素子領域が設けられ、このブロックの入出力端子Ａ１と前記ダイオード領域６が接続されると共に、前記ダイオード素子領域に接続された前記端子を用いてブロック間配線が行われている。 （もっと読む）

【課題】接続ヴィア数を減らさず、電源ＥＭエラーや電圧降下を発生させることなく、配線リソースを有効に活用できるようにし、配線混雑を回避し、さらにチップ面積を縮小する。
【解決手段】内部に電源配線２または接地配線３を有し、デザインルールに違反する間隔にならないように配置されたスタンダードセル１群と、スタンダードセル１群の電源配線２同士または接地配線３同士を同一層で電気的に接続する電源接続配線４または接地接続配線５と、同一層の接続配線より上層に位置して立体的に交差するストラップ電源配線６またはストラップ接地配線７と、同一層の接続配線とストラップ配線との配線層間を電気的に接続するための層間配線８，９およびヴィア配列１０，１１とから構成され、電源接続構造または接地接続構造が、スタンダードセル１の内部の電源配線２または接地配線３に対して幅または高さが異なるように構成された異形の電源接続構造Ａまたは接地接続構造Ｂを有する。 （もっと読む）