【課題】ＥＳＤ保護回路上の接続配線の存在に起因する、ＥＳＤ保護回路近傍における信号配線の混雑を緩和する。
【解決手段】ＥＳＤ保護回路１０に接続される接続配線１３，１４，１５，１６は、各配線層の配線優先方向に一致する方向に配置されている。このため、接続配線１５が横方向に延びるように配置された配線層には、横方向に延びる信号配線１７を配置でき、接続配線１４が縦方向に延びるように配置された配線層には、縦方向に延びる信号配線１８を配置できる。すなわち、ＥＳＤ保護回路１０上の領域において、接続配線が存在するにもかかわらず、信号配線を横方向にも縦方向にも配置可能になる。 （もっと読む）

【課題】ビア解像度を向上させ、配線間を接続するビアの集積度を落とすことなく、ビア形状の歪み、ビア−ビア間のショート等を抑制することができる、レチクル、および配線およびビアのレイアウト方法を提供する。
【解決手段】第一の配線１０３と、第二の配線１０５とを接続する複数のビアを形成するために用いられるレチクルであって、第一の配線１０３と第二の配線１０５は互いに直交し、複数のビアを形成するための複数のビア開口パターン１０１は矩形状であり、ビア開口パターン１０１の各辺が配線方向に対して斜めになるように配置され、斜め方向に配置された隣接する二つのビア開口パターン１０１間の最小間隔ｄ１は、ビア開口パターン１０１の中心点を固定して回転させることにより各辺を第一の方向および第二の方向に対して平行または直交するようにビア開口パターン１０１を配置した場合のビア開口パターン１０１間の最小間隔よりも大きい、レチクル。 （もっと読む）

【課題】メタルＣＭＰにおける平坦化のため、ＭＯＳトランジスタの直上にダミーメタルを配置する。チャネル長が大きくなるとダミーメタルの幅が広がりディッシングが生じ、ソース・ドレイン電極配線が削られ過ぎ、配線寄生抵抗の増大を招く。これを抑制し、かつ配線が及ぼすメタルストレスを均一化する半導体素子の製造方法を提供する。
【解決手段】ＭＯＳトランジスタのゲート電極１上に、チャネル領域１６の幾何中心に対して点対称に複数のダミーメタル６１を配置する。これによりメタルがＭＯＳトランジスタに及ぼすストレスの影響を均一化出来る。さらに、チャネル領域が増大してもメタルＣＭＰによるソース電極４・ドレイン電極５のディッシングが抑えられる事で、これら電極の寄生抵抗増大をも抑制できる。 （もっと読む）

【課題】各層のメタルの疎密を解消することができるとともに、クロストークによる遅延変動を確実に防ぎ、遅延算出の精度を向上させることができるレイアウト設計装置及びレイアウト設計方法を提供する。
【解決手段】各層に所望の配線構造を形成するための配線前設計データ４０１に基づいて、各層の配線混雑度４０２を算出する算出処理部１と、ｎ層６の選択領域における配線混雑度４０２が、ｎ−１層７及びｎ＋１層８よりも低い場合に、ｎ−１層７の下層又はｎ＋１層８の上層であって、電源を有する層を選択する選択処理部２と、当該電源とｎ−１層７又はｎ＋１層８とを接続する設計データを配線前設計データ４０１に追加して追加後設計データを生成する追加処理部３と、を備え、追加後設計データに基づいて配線及びメタル生成を行うように構成した。 （もっと読む）

【課題】 光アニールされる際の半導体基板の昇温時間を遅らせることなく温度ムラを低減することができ、回路性能の向上に寄与する。
【解決手段】 主波長が１．５μｍ以下の照射光による光アニール工程を経る半導体装置であって、半導体基板上に形成された、回路動作に関与する集積回路パターン２１，２２を有する回路パターン領域２０と、基板上に回路パターン領域２０と離間して形成され、集積回路パターンに用いられるゲートパターン２１と同じ構造で回路動作に関与しないダミーゲートパターン３１が主波長の０．４倍以下のピッチで周期的に配置されたダミーパターン領域３０とを備えた。 （もっと読む）

【課題】マクロブロック外側の外周部において、電源配線とマクロブロックとを共に含む領域の配線面積率が所定の制約条件を満足していない場合には、電源配線のレイアウトをやり直さなければならないという課題があった。
【解決手段】コンピュータを用いて半導体集積回路のレイアウトを行う方法によって解決することができる。この方法は、ハードブロックをレイアウトする工程と、電源配線をレイアウトする工程と、ハードブロックと電源配線とがメタル密度違反を生じさせていないかを検証する工程と、メタル密度違反が発見された場合には、レイアウトの修正を行って、メタル密度違反を解消する工程と、信号線をレイアウトする工程とを含む。信号線をレイアウトする工程を、電源配線によるメタル密度違反を解消する工程の後に行う。 （もっと読む）

【課題】配線後の配線密度およびエッジ長の均一化を図ること。
【解決手段】配線のレイアウトを決定するときに、各部分領域の配線の配線密度およびエッジ長の最大値を制限する。さらに、配線のレイアウト後において、配線の配線密度が小さい部分領域にダミー配線を挿入することにより、各部分領域の配線の配線密度およびエッジ長の最小値を制限する。これにより、各部分領域の配線の配線密度およびエッジ長を一定の範囲内に抑え、研磨後の基板表面の凹凸差を低減させる。 （もっと読む）

【課題】好適な配線レイアウトを有する半導体集積回路を実現可能な新たな設計手法を提供する。
【解決手段】半導体集積回路の設計方法であって、前記集積回路のレイアウト設計用の設計データを保持し、前記集積回路を構成する配線のスイッチング確率の情報を保持し、前記配線の配置を、前記設計データと前記スイッチング確率とに基づいて決定することを特徴とする設計方法。 （もっと読む）

【課題】高周波配線を含む半導体装置において、エロージョンやディッシングを効果的に防いで半導体装置を安定的に製造するとともに、高周波配線への周囲のダミーメタルからの影響を低減して特性を向上させる。
【解決手段】半導体装置１００は、半導体基板上の多層配線層中に設けられた高周波配線１０２と、多層配線層中の半導体基板と高周波配線１０２が設けられた層との間の第２の配線層１２２ｂに設けられたダミーメタル１０４とを含む。ダミーメタル１０４は、平面視で、高周波配線１０２の外縁で囲まれる第１の領域１０６とその周囲の第２の領域１０８とを含む高周波配線近傍領域１１０と、それ以外の外部領域１１２とにそれぞれ分散配置され、高周波配線近傍領域１１０のダミーメタル１０４間の平均間隔が、外部領域１１２のダミーメタル１０４間の平均間隔よりも広い。 （もっと読む）

【課題】集積回路設計レイアウト用のルーティング方法。
【解決手段】レイアウトは、設計ネットリストとライブラリセルを備えることが出来る。マルチレベルグローバルルーティングは、各ネットにトポロジカルワイヤを生成することが出来る。設計には、領域志向グラフベースのディテールルーティングを実行することが出来る。ディテールルーティング後のルーティング最適化を実施し、更にルーティング品質を改善することが出来る。幾つかの方法は、いつも又はある時シングルスレッドでも良く、及び／又はある時又はいつもマルチスレッドでも良い。 （もっと読む）

【課題】設計寸法のさらなる微細化に対応できるようにする。
【解決手段】シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。その結果、ビットセル面積は、ビットセルを構成するトランジスタのゲート幅方向に依存して異なるように設定されている。 （もっと読む）

【課題】マイクロストリップ伝送線路において、高周波信号を伝送する際の配線抵抗による信号損失を低減することができるようにする。
【解決手段】マイクロストリップ伝送線路５を、信号線４Ａを有する信号配線層４と、グランドパターン２Ａを有するグランド配線層２とを備えるものとし、グランドパターン２Ａを、信号線４Ａに対向する領域の配線密度が、信号線４Ａに対向する領域以外の領域の配線密度よりも高くなるように構成する。 （もっと読む）

【課題】複数の論理回路を組にしたセルを所定の配列形態をもって配置し、多層配線化する集積回路の作製において、配線接続の変更が容易に実行できる集積回路作製装置およびその方法、並びにプログラムを提供する。
【解決手段】複数の論理回路のうち、初期論理値の変更が予測される第１の順序回路を第２の順序回路に置換する置換部と、置換部によって置換された第２の順序回路の配置後、当該順序回路の所定端子が配線接続可能な複数の配線層のうち、いずれか一の配線層に配線禁止領域を設定する配線禁止領域設定部と、集積回路の設定途中で、置換された第２の順序回路の初期論理値を変更する場合に、当該順序回路の所定端子を配線禁止領域の配線層にて配線接続する配線部とを有する。 （もっと読む）

【課題】絶縁層表面の平坦化処理用ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減する集積回路装置の設計方法等を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において前記表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線するステップ（ステップＳ１０）と、配置配線後の集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し（ステップＳ１４）、当該領域にダミーパターンを発生させるステップ（ステップＳ１６）と、を含む。 （もっと読む）

【課題】配線のうち高速信号線における信号速度の低下を抑制し、ＣＭＰ処理における平坦化効果を向上させたダミーパタン設計方法を提供する。
【解決手段】絶縁層を挟んで第１の配線層および第２の配線層が順に積層された半導体装置の第１の配線層に対するダミーパタン設計方法であって、第２の配線層に含まれる配線のうちダミーパタンとの配線容量が所定の値以下であることが要求される第１の配線を抽出し、第１の配線との間で生じる容量が所定の値以下になる、形状および位置の第１のダミーパタンを空き領域に配置し、第２の配線層において第１の配線を除く配線である第２の配線の下方の空き領域に第２のダミーパタンを配置するものである。 （もっと読む）

【課題】 複数の配線経路を探索できるようにして、その中から最適な配線経路を選択できるようにする。
【解決手段】 予め、配線の最小ピッチを単位として、配線領域を格子状に分割し、格子点に探索線分が到着した方向を示す到着方向フラグを用意した状態で、各格子点について、前記到着方向フラグにその探索方向を複数表示させながら、前方探索を行なっていく前方探索処理ステップと、前記前方探索処理ステップの後に、所望の格子点から前記到着方向フラグに従って、配線経路をさかのぼっていくことにより、複数の配線経路を検索する後方探索処理ステップと、前記後方探索処理ステップで得られた複数の配線経路から最適な配線経路を決定する最適配線経路決定ステップとをそなえて構成する。 （もっと読む）

【課題】デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮すること。
【解決手段】半導体集積回路の設計方法は、（Ａ）配線パターンが配置されたレイアウト領域ＲＬを、複数の分割領域ＲＤに分割することと、（Ｂ）複数の分割領域ＲＤの各々に関して、各分割領域ＲＤに包含されるダミーパターン配置領域ＲＰを決定することと、（Ｃ）各分割領域ＲＤのダミーパターン配置領域ＲＰに、ダミーパターンを追加することと、（Ｄ）ダミーパターンが追加された複数の分割領域ＲＤ同士を結合することと、を有する。ダミーパターン配置領域ＲＰは、各分割領域ＲＤと隣接する分割領域との間の境界のうち少なくとも１つから離れている。 （もっと読む）

【課題】信号配線の未結線やタイミング未達などの問題と電源配線における電圧降下の問題を同時に解決する。
【解決手段】本発明の半導体集積回路装置の配置配線方法は、ネットリストに基づいて配置されるセルへの電源が少なくとも２つ以上の異なる経路で供給されるように電源配線が配線される電源配線ステップ（ＳＴ１２）と、複数のセルが配置されるセル配置ステップ（ＳＴ１３）と、ＳＴ１２で配線された初期電源配線と同じ配線層にＳＴ１３で配置されたセル間の信号配線が配線される信号配線ステップ（ＳＴ１４）と、ＳＴ１４で信号配線が未結線もしくは配線ショートを生じた場合、または、信号配線においてタイミング違反が生じた場合に、問題となった信号配線の近傍に配置されている初期電源配線が許容される電圧降下の範囲内で削除され、問題となった信号配線が再配線される配線修正ステップ（ＳＴ１５）を有する。 （もっと読む）

【課題】ダミーメタルを含めた配置配線の設計の完了後に信号配線の修正を行う場合でも、ダミーメタルの変更によるタイミングへの影響を最小限に抑える。
【解決手段】半導体集積回路のレイアウト修正方法は、少なくとも信号配線とダミー配線（ダミーメタル）とが配置配線された半導体集積回路のレイアウト修正方法である。（ａ）前記ダミー配線を無視して前記信号配線の修正を行い、（ｂ）前記ダミー配線を無視して修正された前記信号配線と前記ダミー配線との配線エラーをチェックし、（ｃ）前記配線エラーが存在した場合、前記配線エラーが生じたダミー配線を削除し、（ｄ）前記ダミー配線を削除した後、別なダミー配線で埋める。 （もっと読む）

【課題】瞬時電流の発生による電源電圧の低下が懸念される領域に空き領域がなくても、既配置セルを移動させることなく、電源配線に容量成分を付加し瞬時電流ノイズの発生を抑制することのできる半導体設計装置および半導体回路を提供する。
【解決手段】半導体設計装置１は、回路セルの配置配線終了後のレイアウトデータ１００に対して、キャパシタ挿入位置決定部１１が、瞬時電流の電流経路の解析にもとづいて瞬時電流発生による電源電圧の低下を防止するためのキャパシタの挿入位置を決定し、容量値算出部１２が、そのキャパシタに必要とされる容量値を算出し、空き領域検出部１３が、そのキャパシタの挿入位置周辺の空き領域を検出し、容量セル配置部１４が、容量値算出部１２により算出された容量値を満たす分の容量セルをその空き領域に配置し、配線部１５が、配置された容量セルのキャパシタ端子とキャパシタ挿入位置の電源配線とを配線で接続する。 （もっと読む）