【課題】 狭幅の配置配線領域に対する配線混雑が発生せず、狭幅配置配線領域へも有効に配線することが可能な半導体集積回路の配置配線方法を提供する。
【解決手段】
縦横ルールに基づいて配置配線を行うグリッドベース配線手法において、配線方向が縦方向の配線層と横方向の配線層とで配線の混雑度（配線リソースの使用割合）を比較し、配線の混雑度に不均衡が発生している配線可能領域を検出する。そして、当該配線混雑度の不均衡が検出された配線可能領域の配線方向の縦横、及びスタンダードセルの配置方向の縦横を入れ替え、逆縦横ルールに基づいて配置配線を行う。 （もっと読む）

【課題】フリップチップ構造を有する半導体集積回路装置において、チップサイズを縮小して製造コストを削減できるようにする。
【解決手段】半導体集積回路装置は、複数の入出力セル１０５を有する半導体チップ１００と、半導体チップの表面上に形成された複数のパッド１０１、１０２と、半導体チップ１００の表面上に形成され、且つ複数の入出力セル１０５の少なくとも一部と複数のパッド１０１、１０２の少なくとも一部とを電気的に接続するパッド間配線１０３、１０４とを優している。複数のパッド１０１、１０２は、半導体チップ１００の中央部おいて四角格子状に配置され、且つ、半導体チップ１００の４つの隅部のうちの少なくとも一隅部において千鳥状に配置されている。 （もっと読む）

【課題】論理ゲートや論理ゲートの入出力端子の配置にかかわらず、信号配線の引き出し端子を密集させることなく配置すること。
【解決手段】本発明は、複数の論理ゲート３０９に接続された配線層３０１〜３０３を、論理ゲート出力端子３０６と論理ゲート入力端子３０７又は論理ゲート出力端子３０６及び論理ゲート入力端子３０７と配線分岐点３０８とを結ぶ線分に分割する。続いて、この線分において、この線分よりも上層の配線層に配置された配線が最も少ない点を、仮想分割点として抽出する。そして、この線分を仮想分割点にて分割することにより、仮想分割配線４０１を生成する。続いて、仮想分割配線４０１を構成する配線層と、配線層３０３とを接続する追加配線５０１を配置する。追加配線５０１は、仮想分割点の直上を避けて配置される。 （もっと読む）

【課題】パターン上の被平坦化膜を平坦化する際に所定以上の段差が発生する箇所を迅速かつ的確に予測し、短時間でレイアウト修正を行うこと。
【解決手段】本発明は、製造対象となる回路の物理レイアウトデータを計算部１１に読み込み、パターン幅を予め決められた量だけ変形する計算を行う工程と、計算部１１から出力されるパターン幅を変形した後の物理レイアウトを解析部１２に読み込み、注目範囲および注目範囲の周辺範囲のパターンの密度、パターン幅、周辺長のうち少なくとも１つを用いて定量的な計算により、パターン上の被平坦化膜を平坦化処理した際に所定以上の段差として残ると予測されるパターンを解析する工程と、解析部１２から出力される段差として残ると予測されるパターンのデータを修正部１３に読み込み、所定以上の段差が残らないレイアウトもしくは製造条件へ修正する工程とを有する半導体装置の製造方法である。 （もっと読む）

【課題】従来よりも簡単にダミーパターンを配置し、スクライブ領域に隣接した半導体チップの形成領域において、層間絶縁膜が薄くなるのを抑制する方法を提供する。
【解決手段】配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体チップにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたダミーパターンの配置方法を提供することによって、上記課題を解決できる。 （もっと読む）

【課題】階層化レイアウト処理の簡略化を図ることにより、半導体集積回路装置のレイアウト設計にかかる期間を大幅に短縮する。
【解決手段】トップＴＰに属する回路とブロックＢＫの信号端子Ｄ１との間に信号配線Ａの接続が必要となるが、ブロックＢＫ内のほかの配線、また、他のブロックに接続されるトップＴＰの配線の混雑具合により、既に決められているブロックの信号端子位置に信号配線Ａが接続できない、または大きく迂回が必要など最適とはいえない場合がある。そこで、ブロックＢＫの信号端子Ｄ１の位置情報に影響されることなく信号配線Ａを接続できるように、信号配線Ａの接続処理以前に信号端子の位置情報を削除する。また、トップＴＰの回路をブロックＢＫの境界より内側に配置し、信号配線Ａが最適に接続できる場合もあるので、信号端子の位置情報と同じくブロックＢＫ境界の位置情報も削除する。 （もっと読む）

【課題】省面積化を図るデコーダ及び、それを用いた省面積（低コスト）のデータドライバを提供。
【解決手段】トランジスタ（２１〜２４）の配列と、第１の配線層（７１）に配置され前記配列上方を互いに離間して行方向に延在される複数の参照電圧信号線と、第２の配線層（７２）に配置され、前記配列上方を互いに離間して行方向に延在される複数の参照電圧信号線を備え、行、列方向に隣接するトランジスタの拡散層（５６）には、互いに異なる配線層の参照電圧信号線が接続される。 （もっと読む）

【課題】LSIに複数の電源を供給して回路ブロックごとに必要な電圧の電源を供給し、LSIの必要情報処理能力を維持したまま消費電力を最小化するとともに、電源の供給に必要な配線を極力低減し、２種類の電源を供給することによって発生する、LSIのチップ面積の増加や信号配線の性能低下を抑えることである
【解決手段】２種類の電源が供給されるLSIにおいて、高い電圧の電源の配線の密度を、低い電圧の電源の配線の密度よりも高くする。これにより、回路ブロックの性能にしたがって供給する電源を選択することによって、LSIで処理される情報量を高く保ったまま、不必要な電力を抑制し、消費電力を低減することが可能である。 （もっと読む）

【課題】新たなパラメータを用いた論理設計を行うことにより、回路設計の精度を向上させることの可能な回路設計方法、回路設計プログラムおよび回路設計装置を提供する。
【解決手段】命令セット２２に基づいて動作合成を行うことによりＲＴＬデータ２３が生成されたのち（Ｓ１）、ＲＴＬデータ２３とライブラリ２５とに基づいて論理合成を行うことによりネットリスト２４が生成される（Ｓ２）。ネットリスト２４に基づいて回路レイアウト２６が生成されたのち（Ｓ３）、回路レイアウト２６と各種テーブルとを対比して各種データが導出される（Ｓ４〜Ｓ７）。各種データとＲＴＬデータ２３とに基づいて新ネットリスト３４Ａが生成されたのち（Ｓ８）、新ネットリスト３４Ａに基づく論理回路シミュレータ上の動作が仕様を満たすか否かが検証される（Ｓ９）。その結果、仕様が満たされなかった場合には、検証結果に基づいてレイアウト設計がやり直される。 （もっと読む）

【課題】集積回路パッケージにおける配線経路の作成を適切に支援する。
【解決手段】集積回路パッケージの少なくとも各ピン、各水平ピン間、各垂直ピン間、及び各対角ピン間を配線のボトルネック箇所とし、各ボトルネック箇所に配線容量を付与する手順と、ボトルネック箇所ごとに入り口ノード及び出口ノードの二つのノードを生成する手順と、それぞれのボトルネック箇所について、ボトルネック箇所内の入り口ノードから出口ノードへの有向枝を生成し、隣接するボトルネック箇所間において一方の出口ノードから他方の入り口ノードへの有向枝を相互に生成し、対角ピン間のボトルネック箇所と当該対角ピン間の全ての斜め隣のボトルネック箇所との間において一方の出口ノードから他方の入り口ノードへの有向枝を相互に生成し、生成された全ての有向枝に、ボトルネック箇所に割り当てられた配線容量の最小値を枝容量として付与する手順とを有する。 （もっと読む）

【課題】タイミング情報及びレイアウト情報に基づいて、修正回路の最適な挿入ポイントを検出し、タイミング収束時間の短縮化を行う。
【解決手段】タイミング収束装置１は、レイアウトDB１２２から違反パスの重複情報を含むタイミング情報を抽出するとともに、タイミング制約情報に違反しているタイミング違反部分を取得する論理タイミング情報取得部１１と、タイミング違反部分に対応するレイアウトの配置情報を取得するレイアウト情報取得部１２とを有する。また、タイミング収束装置１は、違反パスの重複情報及びレイアウトの配置情報から、タイミング違反を修正するための修正回路の修正候補毎のコストを算出する回路変更コスト算出部１３と、算出された修正候補毎のコストのうち、コストが最も低い修正候補を表示部１１２ａに表示あるいはファイルに出力できる回路変更指示出力部１５とを有する。 （もっと読む）

【課題】対象配線を複数本の細幅配線で配置する際、配線障害物が配置される領域を考慮すること。
【解決手段】複数のマクロとその接続とを表す回路図データを生成する（Ｓ１）。次に、回路図データに基づいて、複数のマクロの各々とそれに接続されるノード間の配線を表すネットリストを生成する（Ｓ２）。ネットリストに基づいて、複数の配線のうちの対象配線を表し、且つ、その幅が最も狭い細幅配線の本数を含む分割形状データを生成する（Ｓ３、Ｓ４）。次に、複数のマクロを座標領域に配置する（Ｓ５）。次に、座標領域の複数のマクロが配置される領域以外の領域に対象配線を配置するための配線経路を決定し、配線経路に基づいて、分割形状データに含まれる本数を１層あたりの本数と積層数とに変更する（Ｓ６）。 （もっと読む）

【課題】チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供する。
【解決手段】電源配線Ｐａは第１方向に延びている。第１および第２ゲートＧ１、Ｇ２のそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域ＲＡ１、ＲＡ２を含む。第１および第２端部領域ＲＡ１、ＲＡ２は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。絶縁膜は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋め、平面視において第２の方向に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通る空隙部ＶＤを有する。電源コンタクトＣＰａは第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向に沿った延長領域から離れて配置されている。 （もっと読む）

【課題】精度の高いパターン形成が可能となるようにパターンレイアウト図を２つに分割する。
【解決手段】パターンレイアウト図に基づいて生成される夫々のパターンをノードとし、第１の距離で互いに隣接するパターンのノード同士を互いにエッジで接続したグラフを生成するグラフ生成工程（Ｓ２）と、夫々のパターンを２種類に分類する分類工程（Ｓ３）と、パターンをエッジで接続されたノード群毎にグループ分けし、第２の距離で互いに隣接する、夫々異なるグループに属する同一の種類に分類されたパターンの対のうちの一方のパターンと同一のグループに属するパターンの種類を反転することによって分類結果を修正する分類結果修正工程（Ｓ５〜Ｓ１４）と、を含み、分類結果修正工程により修正された分類結果に基づいてパターンレイアウト図を分割する。 （もっと読む）

【課題】レジスティブネットワーク方式を用いて品質のよい配置結果を得られるようにすること。
【解決手段】コンピュータに、チップ上に設けられる複数のセルそれぞれの配置位置を示す情報と、前記複数のセルにおけるセル間の接続関係を示す情報とに基づいて、前記複数のセルそれぞれに対して前記複数のセルそれぞれに対応する前記配置位置から引力が生じるとして、レジスティブネットワーク方式により前記複数のセルの再配置位置を求める処理を実行させる。 （もっと読む）

集積回路（ＩＣ）の電力回路網内の電圧降下の最小化を提供する一方でスタック・バイアを自動的に削減する方法。この方法では、電力回路網のあらゆる処理可能スタック・バイア（すなわち、接続必須スタック・バイアと非密集スタック・バイア以外）の除去が可能である。電力回路網の電圧降下目標値が越えられた場合には、少なくとも、ＩＣ上の最大電圧降下の重大度の大きさがアップデートされる。このアップデートの後、電圧降下改善スタック・バイアのグループが、電力回路網に復帰させられる。電圧降下目標値が越えられたかどうかを決定するステップと、１以上の問題部位の電圧降下の重大度をアップデートするステップと、追加的なスタック・バイアのグループを復帰させるステップは、電圧降下目標値が越えられなくなるまで繰り返される。 （もっと読む）

【課題】集積回路の製造後に実施されるテストでＲＡＭが動作しなくなるのを防ぎ、設計への戻りをなくすこと。製造後のテストの回数を減らし、テスト費用の削減を図ること。
【解決手段】集積回路の設計時に、ＲＡＭの消費電流値、ＲＡＭの配置位置に基づいて消費電流値に重み付けをした重み付け消費電流値、または重み付け消費電流値に素子間の距離を考慮した値に基づいて複数のＲＡＭを複数のグループに振り分ける。各グループについてコアノイズを解析し、得られた電源ドロップ量が所定の条件を満たすか否かを判定する。電源ドロップ量が所定の条件を満たすグループについては、そのグループに含まれるＲＡＭを同時に動作させるＲＡＭとする。一方、電源ドロップ量が所定の条件を満たさないグループについては、ＲＡＭの振り分け条件を変更してＲＡＭの振り分けからやり直す。 （もっと読む）

【課題】半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑える。
【解決手段】出力端子１８の各々が基板の外周の一辺（第１の辺３１）の側に沿って配列されるように基板の中央部に第１の辺３１に沿って複数の内部回路１６が形成される。第１の辺３１に沿った領域には、複数の第１出力パッド１４Ａが形成され、第１の辺３１に対向する第２の辺３２に沿った領域には、複数の第２出力パッド１４Ｂが形成される。複数の内部回路１６の出力端子のいずれかと複数の第２出力パッド１４Ｂのいずれかとを各々接続する複数の第２配線４２の単位配線長当たりの抵抗値が、複数の内部回路１６の出力端子１８のいずれかと複数の第１出力パッド１４Ａのいずれかとを各々接続する複数の第１配線４１の単位配線長当たりの抵抗値より低くなるように第２配線４２の各々を形成する。 （もっと読む）

【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

【課題】メタル密度チェックの精度を向上し、メタル密度チェック実行時のメモリ使用量、処理負荷、及び処理時間を削減する。
【解決手段】ＬＳＩレイアウト設計用マクロモデルにおいて、メタル密度チェックを行う際にチェック単位となるウィンドウの１辺の長さ分と同等、もしくは長さ分以上だけ、マクロ外周部から内側にレイアウト形状を見せるような構造を持たせたマクロモデルを作成することで、マクロモデル使用時のメタル密度チェックの精度を向上させると共に、処理実行時のメモリ消費量及び実行時間の削減を行う。 （もっと読む）