ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
【課題】従来よりも簡単にダミーパターンを配置し、スクライブ領域に隣接した半導体チップの形成領域において、層間絶縁膜が薄くなるのを抑制する方法を提供する。
【解決手段】配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体チップにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたダミーパターンの配置方法を提供することによって、上記課題を解決できる。
【解決手段】配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体チップにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたダミーパターンの配置方法を提供することによって、上記課題を解決できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミーパターンの配置方法及びダミーパターンを備えた半導体装置に関するものである。
【背景技術】
【０００２】
配線層を備えた半導体装置の製造に際して、配線層を覆うように形成した層間絶縁膜の上面を研磨によって平坦化するために、一般にＣＭＰ（Chemical Mechanical Polishing）法が用いられている。
【０００３】
ＣＭＰ法を用いて層間絶縁膜の平坦化を行う際に、上面の平坦度は配置されている配線層の密度に影響を受け、配線密度の低い領域では、層間絶縁膜が過剰に研磨されて凹形状となる現象（ディッシング）が起き易い。このために、半導体装置の回路動作に必要な配線層と同じ層から形成され、回路動作には寄与しないダミーパターンを配置して、配線層の配置密度を調節する技術が知られている（特許文献１、２）。
【０００４】
また、半導体基板（ウェハー）上に形成した個々の半導体チップの周縁部には、切断（ダイシング）を行って個片の半導体チップを得るための領域として、幅５０〜１００μｍ程度のスクライブ領域（ダイシング領域）が設けられている。スクライブ領域には、半導体チップ製造の前工程（拡散工程）において、位置合わせを行うための各種マーク（アライメントマーク等）や、製造途中工程での状態を確認するための検査用パターン等が配置されている。これらのマークやパターン等を光学的に測定して利用する場合には、ダミーパターンとの干渉による誤動作を防止するため、ダミーパターンを近傍には配置しないことが好ましい。このため、スクライブ線領域は、半導体チップの形成領域に比べて配線層の配置密度が低く、ＣＭＰ法によって研磨を行う際に、研磨が過剰となりやすい。スクライブ領域の過剰研磨の影響は、スクライブ領域に隣接した半導体チップの形成領域にまで及び、スクライブ領域に隣接した半導体チップの形成領域では層間絶縁膜の層間絶縁膜が薄くなりやすいという問題があった。このため、半導体チップの信頼性の低下や、層間絶縁膜形成以降の製造工程において所望のパターン形成が困難になる等の問題があった。
【０００５】
スクライブ領域の近傍において層間絶縁膜が薄くなるのを防止するため、特許文献２では、スクライブ線領域に隣接して配置したＣＭＰダミーパターンの配置密度を５０％以上とし、配置するダミーパターンのサイズを拡大して配置する技術が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１５８２７８号公報
【特許文献２】特開２００２−２０８６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２の方法に基づくダミーパターンの配置方法では、任意の領域で配置密度５０％以上を満たすようにダミーパターンのサイズを変更しながら再配置して行く必要があり、ダミーパターンの配置作業が非常に煩雑になるという問題があった。
【課題を解決するための手段】
【０００８】
本発明のダミーパターンの配置方法は、配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体ウェハーにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたものである。
【発明の効果】
【０００９】
上記の構成によれば、複雑な論理演算をすることなく、スクライブ領域に隣接する領域の配線密度を増大することができ、その結果、スクライブ領域に隣接した半導体チップの形成領域において、層間絶縁膜が薄くなるのを抑制することができる。
【００１０】
また、スクライブ領域に隣接した所定幅の領域にのみ、第２のダミーパターンを配置することので、寄生容量の増加や製造工程での異物付着等の原因で、ダミーパターンを介して配線層間が短絡する等の問題の発生を最小限に抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明のダミーパターンの配置を示す平面図であって、半導体ウェハーの一部の領域を示す図である。
【図２】本発明のダミーパターンの配置の工程手順の実施例を示すフローチャートである。
【図３】図２の第１のダミーパターンの配置（Ｓ３）の他の実施例であって、Ｓ３を２段階に分けて行う例を示すフローチャートである。
【図４】本発明の第１のダミー配置禁止領域の設定を示す平面図である。
【図５】本発明の第１のダミーパターンの配置を示す平面図である。
【図６】本発明の第１のダミーパターンの配置の他の実施例を示す平面図である。
【図７】本発明の第２のダミー配置禁止領域の設定を示す平面図である。
【図８】本発明の第２のダミーパターンの全面配置を示す平面図である。
【図９】本発明の禁止領域内の第２のダミーパターンの除去を示す平面図である。
【図１０】（ａ）ＸおよびＹ方向に沿って正方格子状に配置した第１のダミーパターンを示す平面図である。（ｂ）ＸおよびＹ方向に対して所定の角度を有するように配置した第１のダミーパターンを示す平面図である。
【図１１】本発明のスクライブ領域に隣接する第２のダミーパターンの配置許可領域を示す平面図である。
【図１２】（ａ）第１のダミーパターンのみを配置した場合の、スクライブ領域を挟んで配置する半導体チップの断面図である。（ｂ）第１のダミーパターンと第２のダミーパターンを配置した場合の、スクライブ領域を挟んで配置する半導体チップの断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施形態に基づいて具体的に説明する。
【００１３】
図１は本発明のダミーパターンの配置を示す平面図であり、半導体ウェハーの一部の領域を示している。符号１は、半導体チップの形成領域に形成された、回路動作に寄与する配線層を示す。符号２は、スクライブ領域を示す。スクライブ領域は所定の幅（５０〜１００μｍ程度）で、半導体チップの形成領域の周縁部に配置されている。また、半導体チップの形成領域はスクライブ領域に囲まれている。符号３は、定形（矩形）の形状を有する第1のダミーパターンを示す。符号４は、第２のダミーパターンを示し、スクライブ領域２と半導体チップの形成領域との境界部分から所定の距離６だけ離れた領域内にのみ配置されている。
【００１４】
なお、第１のダミーパターン３、第２のダミーパターン４、及び、配線層１は、製造工程において同時にパターニングされる、配線層と同じ層から形成されている。配線層を構成する材料は、タングステン等の金属や、多結晶シリコン等、特に限定されない。配線層は複数の導電性材料を積層した多層構造を有していてもよい。また、金属層の上に窒化シリコン等の絶縁層を堆積した積層体をパターニングしたものでもよい。
【００１５】
図２は、ダミーパターンの配置の工程手順を示すフローチャートである。
【００１６】
まず、工程Ｓ１で、半導体チップの形成領域にあらかじめ配置した配線層１（図４）の形状および位置を規定する図形データを抽出する。
【００１７】
次に、工程Ｓ２で、図４に示したように、配線層１の外周を所定の間隔を有して囲むように、第１のダミー配置禁止領域５を設定する。配線層１に隣接してダミーパターンを配置することに起因して寄生容量の増加等の影響が現れることがないように、回路動作に寄与する配線層１とダミーパターンとは、半導体チップの回路動作に影響が出ない程度の距離だけ離しておくことが好ましい。あらかじめ、ダミーパターンをどの程度配線層１から離間して配置するかを決めておき、その距離に対応するように離間して第１のダミー配置禁止領域５を設ける。
【００１８】
次に、工程Ｓ３で、図５に示したように、矩形形状の第１のダミーパターン３を、半導体チップの形成領域の全面に、あらかじめ設定した所定の間隔ａで配置する。配置に際しては、工程Ｓ２で設定した第1のダミー配置禁止領域５と第１のダミーパターン３が重なるかどうかの論理演算を行う。ダミーパターン３の少なくとも一部が第１のダミー配置禁止領域５と重なりが発生する場合には、第１のダミーパターン３の配置を行わない。
【００１９】
また、別の方法として、以下のように２段階に分けて第１のダミーパターンを配置してもよい。
【００２０】
まず、図３の工程Ｓ３−１として、図６に示したように、半導体チップの形成領域の全面にわたって、所定の間隔ａで全面を覆うように、第１のダミーパターン３を配置する。この段階では、第１のダミー配置禁止領域５との位置関係は考慮しなくてもよい。次に、図３の工程Ｓ３−２として、全面に配置した個々の第１のダミーパターン３の位置と、第１のダミー配置禁止領域５の位置に基づく論理演算を行うことにより、第１のダミー配置禁止領域５と少なくとも一部が重なるように配置されている第１のダミーパターン３を除去して行く。これにより、図５に示したように、第１のダミー配置禁止領域５と重ならない位置にのみ、第１のダミーパターン３を配置できる。
【００２１】
図５、図６では、第１のダミーパターン３は正方形としたが、長方形でもかまわない。
【００２２】
また、第１のダミーパターンのサイズ（各辺の長さ）は特に限定されないが、ダミーパターンとしての効果を有し、製造工程中のパターン剥離等を防止するために、配線層１の最小線幅（設計ルール値）の１．２〜２倍程度とするのが好ましい。
【００２３】
また、個々の第１のダミーパターンの配置は、図１０（ａ）に示したように、図のＸおよびＹ方向に沿って正方格子状に配置する場合のみには限定されない。図１０（ｂ）に示したように、図のＸおよびＹ方向に対して所定の角度を有するように配置してもよい。
また、第１のダミーパターンは矩形以外の定形パターン（多角形や十字型等）としてもよい。
さらに、第１のダミーパターンは２種類以上の複数の定形パターンを混在させた配置としてもよい。例えば、１辺の長さが異なる２種類の正方形のパターンを第１のダミーパターンとして配置してもよい。また、正方形と長方形の組み合わせや、３種類以上の形状の異なる定形パターンを第１のダミーパターンとして配置してもよい。また、図１０（ａ）（ｂ）に示したように、配置する角度を変えたパターンを混在して配置してもよい。第１のダミーパターンとして複数の定形パターンを用いる場合には、個々の定形パターンと配線層１の離間距離および個々の定形パターン間の離間距離をそれぞれ最適になるように独立して設定し、第１のダミーパターンの配置を行えばよい。
【００２４】
次に、工程Ｓ４で、図７に示したように、配線層１の外周部を所定の間隔を有して囲むように、第２のダミー配置禁止領域５ａを設定する。第２のダミー配置禁止領域５ａと先に設定した第１のダミー配置禁止領域５とは同じでもよい。
【００２５】
また、工程Ｓ４で配置した第１のダミーパターン３の外周を所定の間隔を有して囲むように、第２のダミー配置禁止領域５ｂを設定する。図７では、第２のダミー配置禁止領域５ｂを第１のダミーパターン３の集合体毎に囲む破線として記載したが、個々の第１のダミーパターンの外周を個別に矩形状に囲むパターンとして設定してもよい。その際に、隣接する第２のダミー禁止領域の一部が重なってもよい。第１のダミーパターンとして複数の定形パターンを配置した場合には、個々の定形パターン毎に異なる離間距離で囲むように第２のダミー配置禁止領域５ｂを設定してもよい。また、第２のダミー配置禁止領域５ａと５ｂを設定する際に設定する所定の間隔（配線層１および第１のダミーパターン３からの離間距離）は同じでもよい。
【００２６】
また、スクライブ領域２と半導体チップの形成領域との境界から所定の距離だけ離間した領域を第２のダミーパターンの配置許可領域６とし、それよりさらに半導体チップ内側の領域を第２のダミー配置禁止領域７とする。すなわち、図１１に示したように、例えば４つの半導体チップ１１とスクライブ領域２が配置されている場合には、各半導体チップ１１のスクライブ領域に隣接する周縁部分に、所定の幅で、第２のダミーパターンの配置許可領域６（図１０の斜線で示した領域）が設けられることになる。そして、個々の半導体チップの第２のダミーパターンの配置許可領域６より内側の領域は、すべて第２のダミー配置禁止領域７となる。
【００２７】
次に、工程Ｓ５で、図８に示したように、第２のダミーパターン４ａを、半導体チップの形成領域全体を覆うように配置する。第２のダミーパターン４ａは、矩形に分割することは行わずに、半導体チップの形成領域全体を覆うパターン（べたパターン）として配置する。
【００２８】
次に、工程Ｓ６で、図９に示したように、先に設定した第２のダミー配置禁止領域（５ａ、５ｂ、７）の位置に基づく論理演算を行うことにより、第２のダミー配置禁止領域内にその一部でも位置する第２のダミーパターン４aのデータを除去し、第２のダミー配置禁止領域以外の領域に位置する第２のダミーパターン４のデータのみを残存させる。
【００２９】
第２のダミーパターンの配置は、第２のダミー配置禁止領域（５ａ、５ｂ、７）以外の、形成領域全面に第２のダミーパターンを配置することにより行ってもよい。
【００３０】
残存した第２のダミーパターン４には、配線層１の最小線幅よりも幅の細いパターン（図９の９）も含まれる。工程Ｓ７で、そのような所定の基準寸法内に収まらない第２のダミーパターンを抽出して除去する。
【００３１】
また、工程Ｓ７では、連続して形成された第２のダミーパターン４の面積も算出し、あらかじめ設定した所定の基準面積よりも大きくなりすぎた場合には、分割処置を行うようにしてもよい。
【００３２】
以上の工程Ｓ１〜Ｓ７により、図１に示したように第１のダミーパターン３と第２のダミーパターン４の配置が完了する。
【００３３】
本発明のようにダミーパターンを配置した場合の効果について説明する。
【００３４】
図１２（ａ）は、第１のダミーパターンのみを配置した場合の、スクライブ領域２を挟んで配置された半導体チップの断面模式図である。
【００３５】
半導体基板５１上に、回路動作に寄与する配線層１と層間絶縁膜５２が設けられている。
符号３は矩形の第１のダミーパターンである。
【００３６】
スクライブ領域２に配線層が無い場合（または配線密度が非常に低い場合）には、図１２（ａ）に示したように、ＣＭＰの過剰研磨によって凹部領域が形成される。凹部領域の影響は隣接する半導体チップの形成領域にもおよび、スクライブ領域２に隣接して配置されている配線層１上の層間絶縁膜の膜厚が薄くなってしまう。
【００３７】
図１２（ｂ）は、先に説明した方法によって、矩形の第１のダミーパターン３と、第２のダミーパターン４を配置した場合の断面模式図である。
【００３８】
スクライブ領域に隣接する領域の配線密度を第２のダミーパターン４の配置によって増加させたことにより、ＣＭＰの過剰研磨が抑制され、凹部領域のへこみが始まる位置Ｓが、スクライブ領域２の内側方向に移動する効果が得られる。この結果、スクライブ領域２に隣接して配置されている配線層１上の層間絶縁膜の膜厚が薄くなるのを抑制することができる。
【００３９】
本発明では、工程Ｓ１〜Ｓ７において、煩雑な論理演算作業を必要としないので、容易に第１および第２のダミーパターンの配置を行うことができる。
【００４０】
また、スクライブ領域に隣接した、所定幅の領域（６）にのみ、第２のダミーパターンを配置することで、寄生容量の増加や、製造工程での異物付着等の原因で、ダミーパターンを介して配線層間が短絡する等の問題の発生を最小限に抑制することも可能となる。
【００４１】
なお、スクライブ領域２に隣接して所定の幅で設けられる、第２のダミーパターンの配置許可領域の幅は特に限定はされないが、スクライブ領域２の幅の１〜２倍程度の幅に設定することが好ましい。
【００４２】
本発明のダミーパターンを備えた半導体装置は、配線層１と同じ層からなるダミーパターンを備えたものであって、配線層１から少なくとも所定距離だけ離間して配置する第１のダミーパターン３と、前記半導体装置の外周端から所定幅の範囲内６において、配線層１から少なくとも所定距離だけ離間しかつ第１のダミーパターン３から少なくとも所定距離だけ離間して配置する第２のダミーパターン４とを備えている。
【００４３】
また、本発明のダミーパターンを備えた半導体装置を製造する方法としては、半導体ウェハーにおいて半導体チップの形成領域に配線層を形成する段階と、該配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを形成する段階と、前記半導体チップの形成領域を囲むスクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを形成する段階とを経て、配線層、第１及び第２ダミーパターンを形成し、その後、スクライブ領域において半導体チップの形成領域毎に分割して半導体チップを得て、半導体装置を製造すればよい。
【符号の説明】
【００４４】
１ 配線層
２ スクライブ領域
３ 第１のダミーパターン
４ 第２のダミーパターン
５ 第１のダミー配置禁止領域
５ａ、５ｂ、７ 第２のダミー配置禁止領域
６ 第２のダミーパターンの配置許可領域
１１ 半導体チップの形成領域
【技術分野】
【０００１】
本発明は、ダミーパターンの配置方法及びダミーパターンを備えた半導体装置に関するものである。
【背景技術】
【０００２】
配線層を備えた半導体装置の製造に際して、配線層を覆うように形成した層間絶縁膜の上面を研磨によって平坦化するために、一般にＣＭＰ（Chemical Mechanical Polishing）法が用いられている。
【０００３】
ＣＭＰ法を用いて層間絶縁膜の平坦化を行う際に、上面の平坦度は配置されている配線層の密度に影響を受け、配線密度の低い領域では、層間絶縁膜が過剰に研磨されて凹形状となる現象（ディッシング）が起き易い。このために、半導体装置の回路動作に必要な配線層と同じ層から形成され、回路動作には寄与しないダミーパターンを配置して、配線層の配置密度を調節する技術が知られている（特許文献１、２）。
【０００４】
また、半導体基板（ウェハー）上に形成した個々の半導体チップの周縁部には、切断（ダイシング）を行って個片の半導体チップを得るための領域として、幅５０〜１００μｍ程度のスクライブ領域（ダイシング領域）が設けられている。スクライブ領域には、半導体チップ製造の前工程（拡散工程）において、位置合わせを行うための各種マーク（アライメントマーク等）や、製造途中工程での状態を確認するための検査用パターン等が配置されている。これらのマークやパターン等を光学的に測定して利用する場合には、ダミーパターンとの干渉による誤動作を防止するため、ダミーパターンを近傍には配置しないことが好ましい。このため、スクライブ線領域は、半導体チップの形成領域に比べて配線層の配置密度が低く、ＣＭＰ法によって研磨を行う際に、研磨が過剰となりやすい。スクライブ領域の過剰研磨の影響は、スクライブ領域に隣接した半導体チップの形成領域にまで及び、スクライブ領域に隣接した半導体チップの形成領域では層間絶縁膜の層間絶縁膜が薄くなりやすいという問題があった。このため、半導体チップの信頼性の低下や、層間絶縁膜形成以降の製造工程において所望のパターン形成が困難になる等の問題があった。
【０００５】
スクライブ領域の近傍において層間絶縁膜が薄くなるのを防止するため、特許文献２では、スクライブ線領域に隣接して配置したＣＭＰダミーパターンの配置密度を５０％以上とし、配置するダミーパターンのサイズを拡大して配置する技術が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１５８２７８号公報
【特許文献２】特開２００２−２０８６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２の方法に基づくダミーパターンの配置方法では、任意の領域で配置密度５０％以上を満たすようにダミーパターンのサイズを変更しながら再配置して行く必要があり、ダミーパターンの配置作業が非常に煩雑になるという問題があった。
【課題を解決するための手段】
【０００８】
本発明のダミーパターンの配置方法は、配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体ウェハーにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたものである。
【発明の効果】
【０００９】
上記の構成によれば、複雑な論理演算をすることなく、スクライブ領域に隣接する領域の配線密度を増大することができ、その結果、スクライブ領域に隣接した半導体チップの形成領域において、層間絶縁膜が薄くなるのを抑制することができる。
【００１０】
また、スクライブ領域に隣接した所定幅の領域にのみ、第２のダミーパターンを配置することので、寄生容量の増加や製造工程での異物付着等の原因で、ダミーパターンを介して配線層間が短絡する等の問題の発生を最小限に抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明のダミーパターンの配置を示す平面図であって、半導体ウェハーの一部の領域を示す図である。
【図２】本発明のダミーパターンの配置の工程手順の実施例を示すフローチャートである。
【図３】図２の第１のダミーパターンの配置（Ｓ３）の他の実施例であって、Ｓ３を２段階に分けて行う例を示すフローチャートである。
【図４】本発明の第１のダミー配置禁止領域の設定を示す平面図である。
【図５】本発明の第１のダミーパターンの配置を示す平面図である。
【図６】本発明の第１のダミーパターンの配置の他の実施例を示す平面図である。
【図７】本発明の第２のダミー配置禁止領域の設定を示す平面図である。
【図８】本発明の第２のダミーパターンの全面配置を示す平面図である。
【図９】本発明の禁止領域内の第２のダミーパターンの除去を示す平面図である。
【図１０】（ａ）ＸおよびＹ方向に沿って正方格子状に配置した第１のダミーパターンを示す平面図である。（ｂ）ＸおよびＹ方向に対して所定の角度を有するように配置した第１のダミーパターンを示す平面図である。
【図１１】本発明のスクライブ領域に隣接する第２のダミーパターンの配置許可領域を示す平面図である。
【図１２】（ａ）第１のダミーパターンのみを配置した場合の、スクライブ領域を挟んで配置する半導体チップの断面図である。（ｂ）第１のダミーパターンと第２のダミーパターンを配置した場合の、スクライブ領域を挟んで配置する半導体チップの断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施形態に基づいて具体的に説明する。
【００１３】
図１は本発明のダミーパターンの配置を示す平面図であり、半導体ウェハーの一部の領域を示している。符号１は、半導体チップの形成領域に形成された、回路動作に寄与する配線層を示す。符号２は、スクライブ領域を示す。スクライブ領域は所定の幅（５０〜１００μｍ程度）で、半導体チップの形成領域の周縁部に配置されている。また、半導体チップの形成領域はスクライブ領域に囲まれている。符号３は、定形（矩形）の形状を有する第1のダミーパターンを示す。符号４は、第２のダミーパターンを示し、スクライブ領域２と半導体チップの形成領域との境界部分から所定の距離６だけ離れた領域内にのみ配置されている。
【００１４】
なお、第１のダミーパターン３、第２のダミーパターン４、及び、配線層１は、製造工程において同時にパターニングされる、配線層と同じ層から形成されている。配線層を構成する材料は、タングステン等の金属や、多結晶シリコン等、特に限定されない。配線層は複数の導電性材料を積層した多層構造を有していてもよい。また、金属層の上に窒化シリコン等の絶縁層を堆積した積層体をパターニングしたものでもよい。
【００１５】
図２は、ダミーパターンの配置の工程手順を示すフローチャートである。
【００１６】
まず、工程Ｓ１で、半導体チップの形成領域にあらかじめ配置した配線層１（図４）の形状および位置を規定する図形データを抽出する。
【００１７】
次に、工程Ｓ２で、図４に示したように、配線層１の外周を所定の間隔を有して囲むように、第１のダミー配置禁止領域５を設定する。配線層１に隣接してダミーパターンを配置することに起因して寄生容量の増加等の影響が現れることがないように、回路動作に寄与する配線層１とダミーパターンとは、半導体チップの回路動作に影響が出ない程度の距離だけ離しておくことが好ましい。あらかじめ、ダミーパターンをどの程度配線層１から離間して配置するかを決めておき、その距離に対応するように離間して第１のダミー配置禁止領域５を設ける。
【００１８】
次に、工程Ｓ３で、図５に示したように、矩形形状の第１のダミーパターン３を、半導体チップの形成領域の全面に、あらかじめ設定した所定の間隔ａで配置する。配置に際しては、工程Ｓ２で設定した第1のダミー配置禁止領域５と第１のダミーパターン３が重なるかどうかの論理演算を行う。ダミーパターン３の少なくとも一部が第１のダミー配置禁止領域５と重なりが発生する場合には、第１のダミーパターン３の配置を行わない。
【００１９】
また、別の方法として、以下のように２段階に分けて第１のダミーパターンを配置してもよい。
【００２０】
まず、図３の工程Ｓ３−１として、図６に示したように、半導体チップの形成領域の全面にわたって、所定の間隔ａで全面を覆うように、第１のダミーパターン３を配置する。この段階では、第１のダミー配置禁止領域５との位置関係は考慮しなくてもよい。次に、図３の工程Ｓ３−２として、全面に配置した個々の第１のダミーパターン３の位置と、第１のダミー配置禁止領域５の位置に基づく論理演算を行うことにより、第１のダミー配置禁止領域５と少なくとも一部が重なるように配置されている第１のダミーパターン３を除去して行く。これにより、図５に示したように、第１のダミー配置禁止領域５と重ならない位置にのみ、第１のダミーパターン３を配置できる。
【００２１】
図５、図６では、第１のダミーパターン３は正方形としたが、長方形でもかまわない。
【００２２】
また、第１のダミーパターンのサイズ（各辺の長さ）は特に限定されないが、ダミーパターンとしての効果を有し、製造工程中のパターン剥離等を防止するために、配線層１の最小線幅（設計ルール値）の１．２〜２倍程度とするのが好ましい。
【００２３】
また、個々の第１のダミーパターンの配置は、図１０（ａ）に示したように、図のＸおよびＹ方向に沿って正方格子状に配置する場合のみには限定されない。図１０（ｂ）に示したように、図のＸおよびＹ方向に対して所定の角度を有するように配置してもよい。
また、第１のダミーパターンは矩形以外の定形パターン（多角形や十字型等）としてもよい。
さらに、第１のダミーパターンは２種類以上の複数の定形パターンを混在させた配置としてもよい。例えば、１辺の長さが異なる２種類の正方形のパターンを第１のダミーパターンとして配置してもよい。また、正方形と長方形の組み合わせや、３種類以上の形状の異なる定形パターンを第１のダミーパターンとして配置してもよい。また、図１０（ａ）（ｂ）に示したように、配置する角度を変えたパターンを混在して配置してもよい。第１のダミーパターンとして複数の定形パターンを用いる場合には、個々の定形パターンと配線層１の離間距離および個々の定形パターン間の離間距離をそれぞれ最適になるように独立して設定し、第１のダミーパターンの配置を行えばよい。
【００２４】
次に、工程Ｓ４で、図７に示したように、配線層１の外周部を所定の間隔を有して囲むように、第２のダミー配置禁止領域５ａを設定する。第２のダミー配置禁止領域５ａと先に設定した第１のダミー配置禁止領域５とは同じでもよい。
【００２５】
また、工程Ｓ４で配置した第１のダミーパターン３の外周を所定の間隔を有して囲むように、第２のダミー配置禁止領域５ｂを設定する。図７では、第２のダミー配置禁止領域５ｂを第１のダミーパターン３の集合体毎に囲む破線として記載したが、個々の第１のダミーパターンの外周を個別に矩形状に囲むパターンとして設定してもよい。その際に、隣接する第２のダミー禁止領域の一部が重なってもよい。第１のダミーパターンとして複数の定形パターンを配置した場合には、個々の定形パターン毎に異なる離間距離で囲むように第２のダミー配置禁止領域５ｂを設定してもよい。また、第２のダミー配置禁止領域５ａと５ｂを設定する際に設定する所定の間隔（配線層１および第１のダミーパターン３からの離間距離）は同じでもよい。
【００２６】
また、スクライブ領域２と半導体チップの形成領域との境界から所定の距離だけ離間した領域を第２のダミーパターンの配置許可領域６とし、それよりさらに半導体チップ内側の領域を第２のダミー配置禁止領域７とする。すなわち、図１１に示したように、例えば４つの半導体チップ１１とスクライブ領域２が配置されている場合には、各半導体チップ１１のスクライブ領域に隣接する周縁部分に、所定の幅で、第２のダミーパターンの配置許可領域６（図１０の斜線で示した領域）が設けられることになる。そして、個々の半導体チップの第２のダミーパターンの配置許可領域６より内側の領域は、すべて第２のダミー配置禁止領域７となる。
【００２７】
次に、工程Ｓ５で、図８に示したように、第２のダミーパターン４ａを、半導体チップの形成領域全体を覆うように配置する。第２のダミーパターン４ａは、矩形に分割することは行わずに、半導体チップの形成領域全体を覆うパターン（べたパターン）として配置する。
【００２８】
次に、工程Ｓ６で、図９に示したように、先に設定した第２のダミー配置禁止領域（５ａ、５ｂ、７）の位置に基づく論理演算を行うことにより、第２のダミー配置禁止領域内にその一部でも位置する第２のダミーパターン４aのデータを除去し、第２のダミー配置禁止領域以外の領域に位置する第２のダミーパターン４のデータのみを残存させる。
【００２９】
第２のダミーパターンの配置は、第２のダミー配置禁止領域（５ａ、５ｂ、７）以外の、形成領域全面に第２のダミーパターンを配置することにより行ってもよい。
【００３０】
残存した第２のダミーパターン４には、配線層１の最小線幅よりも幅の細いパターン（図９の９）も含まれる。工程Ｓ７で、そのような所定の基準寸法内に収まらない第２のダミーパターンを抽出して除去する。
【００３１】
また、工程Ｓ７では、連続して形成された第２のダミーパターン４の面積も算出し、あらかじめ設定した所定の基準面積よりも大きくなりすぎた場合には、分割処置を行うようにしてもよい。
【００３２】
以上の工程Ｓ１〜Ｓ７により、図１に示したように第１のダミーパターン３と第２のダミーパターン４の配置が完了する。
【００３３】
本発明のようにダミーパターンを配置した場合の効果について説明する。
【００３４】
図１２（ａ）は、第１のダミーパターンのみを配置した場合の、スクライブ領域２を挟んで配置された半導体チップの断面模式図である。
【００３５】
半導体基板５１上に、回路動作に寄与する配線層１と層間絶縁膜５２が設けられている。
符号３は矩形の第１のダミーパターンである。
【００３６】
スクライブ領域２に配線層が無い場合（または配線密度が非常に低い場合）には、図１２（ａ）に示したように、ＣＭＰの過剰研磨によって凹部領域が形成される。凹部領域の影響は隣接する半導体チップの形成領域にもおよび、スクライブ領域２に隣接して配置されている配線層１上の層間絶縁膜の膜厚が薄くなってしまう。
【００３７】
図１２（ｂ）は、先に説明した方法によって、矩形の第１のダミーパターン３と、第２のダミーパターン４を配置した場合の断面模式図である。
【００３８】
スクライブ領域に隣接する領域の配線密度を第２のダミーパターン４の配置によって増加させたことにより、ＣＭＰの過剰研磨が抑制され、凹部領域のへこみが始まる位置Ｓが、スクライブ領域２の内側方向に移動する効果が得られる。この結果、スクライブ領域２に隣接して配置されている配線層１上の層間絶縁膜の膜厚が薄くなるのを抑制することができる。
【００３９】
本発明では、工程Ｓ１〜Ｓ７において、煩雑な論理演算作業を必要としないので、容易に第１および第２のダミーパターンの配置を行うことができる。
【００４０】
また、スクライブ領域に隣接した、所定幅の領域（６）にのみ、第２のダミーパターンを配置することで、寄生容量の増加や、製造工程での異物付着等の原因で、ダミーパターンを介して配線層間が短絡する等の問題の発生を最小限に抑制することも可能となる。
【００４１】
なお、スクライブ領域２に隣接して所定の幅で設けられる、第２のダミーパターンの配置許可領域の幅は特に限定はされないが、スクライブ領域２の幅の１〜２倍程度の幅に設定することが好ましい。
【００４２】
本発明のダミーパターンを備えた半導体装置は、配線層１と同じ層からなるダミーパターンを備えたものであって、配線層１から少なくとも所定距離だけ離間して配置する第１のダミーパターン３と、前記半導体装置の外周端から所定幅の範囲内６において、配線層１から少なくとも所定距離だけ離間しかつ第１のダミーパターン３から少なくとも所定距離だけ離間して配置する第２のダミーパターン４とを備えている。
【００４３】
また、本発明のダミーパターンを備えた半導体装置を製造する方法としては、半導体ウェハーにおいて半導体チップの形成領域に配線層を形成する段階と、該配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを形成する段階と、前記半導体チップの形成領域を囲むスクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを形成する段階とを経て、配線層、第１及び第２ダミーパターンを形成し、その後、スクライブ領域において半導体チップの形成領域毎に分割して半導体チップを得て、半導体装置を製造すればよい。
【符号の説明】
【００４４】
１ 配線層
２ スクライブ領域
３ 第１のダミーパターン
４ 第２のダミーパターン
５ 第１のダミー配置禁止領域
５ａ、５ｂ、７ 第２のダミー配置禁止領域
６ 第２のダミーパターンの配置許可領域
１１ 半導体チップの形成領域
【特許請求の範囲】
【請求項１】
配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体ウェハーにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、
前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、
前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、
を備えたダミーパターンの配置方法。
【請求項２】
前記第１のダミーパターンを設定する段階は、前記配線層の外周を所定の間隔を有して囲むように第１のダミー配置禁止領域を設定し、該第１のダミー配置禁止領域と重ならないように、前記形成領域全面に第１のダミーパターンを配置することにより行う、請求項１に記載のダミーパターンの配置方法。
【請求項３】
前記第１のダミーパターンを設定する段階は、前記形成領域全面に所定間隔で第１のダミーパターンを配置し、次いで、その第１のダミーパターンのうち、前記配線層の外周を所定の間隔を有して囲むように設定した第１のダミー配置禁止領域と少なくとも一部が重なるものを除去することにより行う、請求項１に記載のダミーパターンの配置方法。
【請求項４】
前記第２のダミーパターンを設定する段階は、前記配線層の外周を所定の間隔を有して囲む領域と前記第１のダミーパターンの外周を所定の間隔を有して囲む領域と前記スクライブ領域に隣接する所定幅の前記範囲より内側の領域とを第２のダミー配置禁止領域として設定し、該第２のダミー配置禁止領域以外の、前記形成領域全面に第２のダミーパターンを配置することにより行う、請求項１から３のいずれか一項に記載のダミーパターンの配置方法。
【請求項５】
前記第２のダミーパターンを設定する段階は、前記形成領域全面に第２のダミーパターンを配置し、次いで、その第２のダミーパターンのうち、前記配線層の外周を所定の間隔を有して囲む領域と前記第１のダミーパターンの外周を所定の間隔を有して囲む領域と前記スクライブ領域に隣接する所定幅の前記範囲より内側の領域とからなる第２のダミー配置禁止領域と少なくとも一部が重なるものを除去することにより行う、請求項１から３のいずれか一項に記載のダミーパターンの配置方法。
【請求項６】
前記第２のダミーパターンのうち、所定の寸法範囲内に収まらないものを除去する段階をさらに備えた請求項１から５のいずれか一項に記載のダミーパターンの配置方法。
【請求項７】
前記第２のダミーパターンのうち、その面積が所定の面積より大きいものは該所定面積より小さくなるように分割する段階をさらに備えた請求項１から６のいずれか一項に記載のダミーパターンの配置方法。
【請求項８】
前記第１のダミーパターンは定形であり、前記第２のダミーパターンは非定形であることを特徴とする請求項１から７のいずれか一項に記載のダミーパターンの配置方法。
【請求項９】
前記第１のダミーパターンは複数の種類の定形パターンであり、前記第２のダミーパターンは非定形であることを特徴とする請求項１から７のいずれか一項に記載のダミーパターンの配置方法。
【請求項１０】
配線層と同じ層からなるダミーパターンを備えた半導体装置であって、
前記配線層から少なくとも所定距離だけ離間して配置する第１のダミーパターンと、
前記半導体装置の外周端から所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間して配置する第２のダミーパターンと、を備えた半導体装置。
【請求項１１】
前記半導体装置は半導体チップ形成領域と、該半導体チップ形成領域の外周を囲むスクライブ領域とを備えた半導体チップであり、
前記第２のダミーパターンは前記半導体チップ形成領域と前記スクライブ領域との境界から前記半導体チップ形成領域の内部方向に至る所定幅の領域内部にのみ配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２のダミーパターンの配置されている領域内において、前記第１のダミーパターンと前記配線層の間の領域に前記第２のダミーパターンが配置されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１のダミーパターンは定形であり、前記第２のダミーパターンは非定形であることを特徴とする請求項１０から１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１のダミーパターンは複数の種類の定形パターンであり、前記第２のダミーパターンは非定形であることを特徴とする請求項１０から１２のいずれか一項に記載の半導体装置。
【請求項１】
配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体ウェハーにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、
前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、
前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、
を備えたダミーパターンの配置方法。
【請求項２】
前記第１のダミーパターンを設定する段階は、前記配線層の外周を所定の間隔を有して囲むように第１のダミー配置禁止領域を設定し、該第１のダミー配置禁止領域と重ならないように、前記形成領域全面に第１のダミーパターンを配置することにより行う、請求項１に記載のダミーパターンの配置方法。
【請求項３】
前記第１のダミーパターンを設定する段階は、前記形成領域全面に所定間隔で第１のダミーパターンを配置し、次いで、その第１のダミーパターンのうち、前記配線層の外周を所定の間隔を有して囲むように設定した第１のダミー配置禁止領域と少なくとも一部が重なるものを除去することにより行う、請求項１に記載のダミーパターンの配置方法。
【請求項４】
前記第２のダミーパターンを設定する段階は、前記配線層の外周を所定の間隔を有して囲む領域と前記第１のダミーパターンの外周を所定の間隔を有して囲む領域と前記スクライブ領域に隣接する所定幅の前記範囲より内側の領域とを第２のダミー配置禁止領域として設定し、該第２のダミー配置禁止領域以外の、前記形成領域全面に第２のダミーパターンを配置することにより行う、請求項１から３のいずれか一項に記載のダミーパターンの配置方法。
【請求項５】
前記第２のダミーパターンを設定する段階は、前記形成領域全面に第２のダミーパターンを配置し、次いで、その第２のダミーパターンのうち、前記配線層の外周を所定の間隔を有して囲む領域と前記第１のダミーパターンの外周を所定の間隔を有して囲む領域と前記スクライブ領域に隣接する所定幅の前記範囲より内側の領域とからなる第２のダミー配置禁止領域と少なくとも一部が重なるものを除去することにより行う、請求項１から３のいずれか一項に記載のダミーパターンの配置方法。
【請求項６】
前記第２のダミーパターンのうち、所定の寸法範囲内に収まらないものを除去する段階をさらに備えた請求項１から５のいずれか一項に記載のダミーパターンの配置方法。
【請求項７】
前記第２のダミーパターンのうち、その面積が所定の面積より大きいものは該所定面積より小さくなるように分割する段階をさらに備えた請求項１から６のいずれか一項に記載のダミーパターンの配置方法。
【請求項８】
前記第１のダミーパターンは定形であり、前記第２のダミーパターンは非定形であることを特徴とする請求項１から７のいずれか一項に記載のダミーパターンの配置方法。
【請求項９】
前記第１のダミーパターンは複数の種類の定形パターンであり、前記第２のダミーパターンは非定形であることを特徴とする請求項１から７のいずれか一項に記載のダミーパターンの配置方法。
【請求項１０】
配線層と同じ層からなるダミーパターンを備えた半導体装置であって、
前記配線層から少なくとも所定距離だけ離間して配置する第１のダミーパターンと、
前記半導体装置の外周端から所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間して配置する第２のダミーパターンと、を備えた半導体装置。
【請求項１１】
前記半導体装置は半導体チップ形成領域と、該半導体チップ形成領域の外周を囲むスクライブ領域とを備えた半導体チップであり、
前記第２のダミーパターンは前記半導体チップ形成領域と前記スクライブ領域との境界から前記半導体チップ形成領域の内部方向に至る所定幅の領域内部にのみ配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２のダミーパターンの配置されている領域内において、前記第１のダミーパターンと前記配線層の間の領域に前記第２のダミーパターンが配置されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１のダミーパターンは定形であり、前記第２のダミーパターンは非定形であることを特徴とする請求項１０から１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１のダミーパターンは複数の種類の定形パターンであり、前記第２のダミーパターンは非定形であることを特徴とする請求項１０から１２のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２６７９３３（Ｐ２０１０−２６７９３３Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１２０２９１（Ｐ２００９−１２０２９１）
【出願日】平成２１年５月１８日（２００９．５．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１８日（２００９．５．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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