【課題】ＦｅＲＡＭを安定して量産する。
【解決手段】ＦｅＲＡＭの強誘電体キャパシタを形成する際、下部電極層上に、スパッタ法を用いステージ温度を３５℃以下に制御して強誘電体層を形成し（ステップＳ６）、その強誘電体層を結晶化するため、不活性ガスと１．２５体積％以上のＯ₂ガスとの混合ガスの環境で第１のＲＴＡ処理を行う（ステップＳ７）。その後、上部電極層の形成や第２のＲＴＡ処理を行い（ステップＳ８〜Ｓ１０）、パターニング等を行って強誘電体キャパシタを形成する（ステップＳ１１〜Ｓ１３）。これにより、所定のキャパシタ性能を有する強誘電体キャパシタを歩留まり良く形成することができ、ＦｅＲＡＭを安定して量産することが可能になる。 （もっと読む）

【課題】強誘電体キャパシタの上部電極を低酸化度の導電性酸化物膜と高酸化度の導電性酸化物膜で形成する時生じる異常成長や、酸素空位を防止する。
【解決手段】半導体装置は、半導体基板１に形成されたＭＯＳトランジスタを覆う下部層間絶縁膜１１〜１３と、下部層間絶縁膜上方に形成された強誘電体キャパシタであって、下部電極２６と、酸化物強誘電体膜３７と、強誘電体膜３７上に形成され、化学量論的組成がＡＯ_ｘ１で表され、実際の組成がＡＯ_ｘ２である導電性酸化物で形成された第１上部電極と、化学量論的組成がＢＯ_ｙ１で表され、実際の組成がＢＯ_ｙ２であり、ｙ２/ｙ１＞ｘ２/ｘ１である導電性酸化物で形成された第２上部電極と、貴金属を含む組成を有する第３上部電極と、を有する強誘電体キャパシタと、強誘電体キャパシタを覆って、前記下部層間絶縁膜上に形成され、層間絶縁膜４３と配線２８とを含む多層配線構造と、を有する。 （もっと読む）

【課題】形成過程における位置合わせずれが生じた場合であっても、電気的特性のばらつきの発生を抑制できる相補型メモリセルを提供する。
【解決手段】相補型メモリセルは、２つのメモリユニットＭＵから成る。メモリユニットＭＵの各々は、半導体基板における活性領域３と上部電極２２とが重なる部分にメモリキャパシタを備える。相補型メモリセルが備える２つのメモリキャパシタのうち一方の上部電極２２は、活性領域３における所定の第１方向側端部を覆っており、他方の上部電極２２は、活性領域３における第１方向とは逆の第２方向側端部を覆う。 （もっと読む）

【課題】トランジスタの浮遊ボディ効果が避けられ、且つ高密度な集積回路装置を提供。
【解決手段】縦型ＭＯＳトランジスタにおいて、第１導電型の基板１上に配置された一連の層ＳＦ、ＳＦ*を備え、前記一連の層は、第１のソース・ドレイン領域用の下層Ｕ、第１導電型でドープされ、チャンネル領域となる中間層Ｍおよび第２のソース・ドレイン領域用の上層Ｏからなる。第１導電型でドープされた接続構造体Ｖが、チャンネル領域を基板１と電気的に接続するために前記一連の層ＳＦ、ＳＦ*の第１の表面上に配置される。トランジスタのゲート電極が、前記一連の層ＳＦ、ＳＦ*の第２の表面上に配置される。接続構造体Ｖは、一連の層ＳＦ、ＳＦ*と、同一の又は別の一連の層ＳＦ、ＳＦ*との間に配置できる。接続構造体Ｖ等の寸法は、リソグラフィ寸法以下となり得る。製作された回路は、記憶セル配列に好適。 （もっと読む）

【課題】高温での使用やリード／ライトの繰り返し使用に対しても劣化が防止でき、また、センシングマージンが大きい半導体装置を提供する。
【解決手段】活性領域と非活性領域を定義するための素子分離領域を有する半導体基板の活性領域上に形成された導電層と、導電層を含んで半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に順に積層された下部電極と、強誘電体膜と、上部電極とを含むキャパシタであって、上部電極及び強誘電体膜と下部電極の一部がオーバーラップされるように形成されるキャパシタと、キャパシタを含んで第１絶縁膜上に形成された第２絶縁膜と、第２絶縁膜を貫いて下部電極を露出させるように形成された第１開口部と、第２絶縁膜と第１絶縁膜を貫いて導電層の一側の半導体基板の上部表面を露出させる第２開口部と、第１開口部と第２開口部を通して下部電極と導電層の側の半導体基板を電気的に接続させるコンタクト層と、を含む。 （もっと読む）

【課題】高誘電率及び高温で安定な正方晶系構造のジルコニウム酸化膜の形成方法及びその膜を備えたキャパシタの製造方法を提供すること。
【解決手段】基板を配置した単原子蒸着用チャンバー内において、ジルコニウムソースの注入、パージ、酸化剤の注入及びパージを連続的に実施する単位サイクルを繰り返し行うか、又は、単原子蒸着用チャンバー内において、ジルコニウムソースの注入、パージ、酸化剤の注入及びパージを連続的に実施する第１サイクルと、前記酸化剤の注入（ＥＸＴＲＡ_Ｏ₃）及びパージを連続的に実施する第２サイクルからなる単位サイクルを繰り返し行い、正方晶系のジルコニウム酸化膜を基板上に形成する製造方法であって、単原子蒸着工程の際、基板温度と、酸化剤の濃度及び酸化剤の露出条件とを調節する。 （もっと読む）

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＮ型の拡散層４０上には、キャパシタ３の誘電膜用のシリコン酸化膜４１が形成されている。シリコン酸化膜４１上には、キャパシタ３の上部電極用のポリシリコン膜４２、４３が形成されている。そして、ポリシリコン膜４２の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４１の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。 （もっと読む）

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＰ型の拡散層４１上には、キャパシタ３の誘電膜用のシリコン酸化膜４２が形成されている。シリコン酸化膜４２上には、キャパシタ３の上部電極用のポリシリコン膜４３、４４が形成されている。そして、ポリシリコン膜４３の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４２の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。 （もっと読む）

【課題】１Ｖ以下で動作する高速・低電圧ＤＲＡＭ用のメモリセル及び、アレー周辺回路を提供する。
【解決手段】ＤＲＡＭセルをＦＤ−ＳＯＩのＭＯＳＴ構造を利用したメモリセルトランジスタと、平面キャパシタで構成する。ジャンクションリーク電流がないため、蓄積電荷の損失がなくなり、低電圧での動作が実現できる。また、ＦＤ−ＳＯＩ ＭＯＳＴを利用したクロスカップル型のセンスアンプにおいてのゲートとウェルを接続する。これによりダイナミックにしきい値が変動し高速なセンス動作が実現できる。 （もっと読む）

【課題】メモリセル間のショートを抑制して動作信頼性を向上でき、且つ、高速動作化に寄与できる半導体記憶装置を提供する。
【解決手段】キャパシタ１０２は、活性領域７においてキャパシタ１０２の下方に形成された不純物領域を下部電極としている。当該キャパシタ１０２の上部電極２２は、側面に入り江状の凹み部１０を有している。凹み部１０は活性領域７上において設けられる。即ち、活性領域の断面での上部電極２２の幅は、分離領域の断面での幅よりも狭い。そのため、ＭＯＳトランジスタのソース／ドレイン領域を形成するためのイオン注入の際に、上部電極２２の幅Ｗ_U2よりも内側の活性領域７にも、イオンを注入可能である。 （もっと読む）

【課題】同一基板上に、同一工程で設けられた微小構造体と半導体素子とを有する半導体装置を提供する。
【解決手段】基板１０１上の微小構造体となる領域に第１の犠牲層１０３、その上に構造層１０５が設けられる。また半導体素子となる領域には半導体層１０４を成膜する。構造層には金属を用いて結晶化された多結晶シリコンを用いる。この多結晶シリコンは一般的な多結晶シリコンと異なり結晶粒界で共有結合が途切れず破壊応力が高く構造層に好適となる。またこの多結晶シリコンは半導体層１０４としても使うことが可能で、微小構造体と半導体素子を同一基板上に設けることができる。続けて構造層の上には第２の犠牲層１０８が設けられ、半導体層の上には導電層等が設けられる。最終的には第１と第２の犠牲層は除去され、構造層の下方と上方に空間を有する微小構造体とする。 （もっと読む）

【課題】工程増や製造プロセスの煩雑化を招くことなく、絶縁物の厚みの異なる各ＳＴＩ素子分離構造下の所望部位にチャネルストップ領域を形成し、半導体メモリにおける更なる集積度の向上を容易且つ確実に実現する。
【解決手段】ＳＴＩ１０１の直下にチャネルストップ領域１０３を形成した後、活性領域の上層部分に不純物が導入されると同時に、ＳＴＩ１０２の直下にも当該不純物が導入される緒条件でイオン注入を行い、活性領域の上層部分にはチャネルドーズ領域１０５、ＳＴＩ１０２の直下にはチャネルストップ領域１０６を形成する。 （もっと読む）

【課題】結晶性の良好な誘電体膜を有し、良好なヒステリシス特性を有することができるキャパシタを提供する。
【解決手段】本発明に係るキャパシタ１００は，下部電極４と、下部電極４の上方に形成され、ニオブ酸チタン酸ジルコン酸鉛からなる第１誘電体膜１１と、第１誘電体膜１１の上方に形成され、チタン酸ジルコン酸鉛、または、前記第１誘電体膜を構成するニオブ酸チタン酸ジルコン酸鉛よりもＮｂ組成が小さいニオブ酸チタン酸ジルコン酸鉛からなる第２誘電体膜１３と、第２誘電体膜１３の上方に形成された上部電極６と，を含む。 （もっと読む）

【課題】導電プラグの酸化を抑止し、コンタクト抵抗の安定化された信頼性の高い半導体装置を実現する。
【解決手段】下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００と、導電プラグ１１０（プラグを構成する導電物は例えばタングステン（Ｗ））との間に、シリサイド膜１１１を形成する。ここでは、導電プラグ１１０の下地膜をシリサイド膜１１１とする場合を例示する。 （もっと読む）

【課題】層間絶縁膜に覆われるキャパシタの特性を良好にすることができる半導体装置及びその製造方法を提供すること。
【解決手段】シリコン基板５１と、シリコン基板５１の上方に形成された下地絶縁膜５９と、下地絶縁膜５９上に形成され且つ下部電極６９ａ、誘電体膜７０ａ及び上部電極７１ａを有するキャパシタと、キャパシタの上方に形成され、少なくともBN膜７６を含む層間絶縁膜１１８とを有する半導体装置による。 （もっと読む）

【課題】層間絶縁膜に覆われるキャパシタの特性を良好にすることができる半導体装置及びその製造方法を提供すること。
【解決手段】シリコン基板５１と、シリコン基板５１の上方に形成された第１絶縁膜５９と、第１絶縁膜５９上に形成され且つ下部電極６９ａ、誘電体膜７０ａ及び上部電極７１ａを有するキャパシタと、キャパシタの上方にスパッタ法で形成された第１キャパシタ保護絶縁膜７３と、第１キャパシタ保護絶縁膜７３上にプラズマCVD法で形成された第２キャパシタ保護絶縁膜７２と、第２キャパシタ保護絶縁膜７２上に形成された第２絶縁膜７４とを有する半導体装置による。 （もっと読む）

【課題】高速動作が可能なディテクタ回路および負電圧生成回路を備える半導体装置提供する。
【解決手段】負電圧生成回路は、チャージポンプ回路１、当該チャージポンプ回路１の出力（Ｖ_NEG）と電源Ｖ_DDとの間を分圧して検出用電位Ｖ_DIVを出力する第１分圧回路２１、基準電位Ｖ_REFを生成する基準電圧生成回路３、検出用電位Ｖ_DIVと基準電位Ｖ_REFとを比較するコンパレータ回路２２を備える。チャージポンプ回路１は、コンパレータ回路２２の出力信号Ｓ_DETで駆動され負電圧Ｖ_NEGを生成する。第１分圧回路２１は、負電圧Ｖ_NEGと電源Ｖ_DDとの間をＮＭＯＳトランジスタＮ１，Ｎ２で分圧して検出用電位Ｖ_DIVを得る。 （もっと読む）

【課題】ソフトエラーフリーで、かつ高集積度のＤＲＡＭを安定して動作させる。
【解決手段】ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。 （もっと読む）

プレーナ型であることが好ましいトランジスタ（１４２）とキャパシタ（１４４）とを有する集積回路構造（１４０）が開示されている。キャパシタ（４４）の下部電極は、トランジスタ（１４２）のチャネル領域と共に、１つのＳＯＩ基板に配置されている。回路構造（１４０）は、簡単に製造でき、優れた電子特性を有している。
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【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）