【課題】所望の等価酸化膜厚（ＥＯＴ）及びリーク電流特性を有するキャパシタを備えた半導体記憶装置を提供する。
【解決手段】第１の電極と容量絶縁膜と第２の電極からなるキャパシタを備えた半導体記憶装置において、この容量絶縁膜は、金属酸化物結晶化膜からなる第１の誘電体膜と、第１の誘電体膜上の窒素含有アモルファス金属酸化物からなる第２の誘電体膜と、第２の誘電体膜上の金属酸化物結晶化膜からなる第３の誘電体膜を含む。 （もっと読む）

【課題】ストレージ拡散層を介したリーク電流の抑制が図られたメモリセルの作製に適した、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１導電型領域上に、ゲート絶縁膜とゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を有する半導体基板を準備する工程と、ゲート電極とキャパシタ電極とを覆って半導体基板上に絶縁膜を形成する工程と、ゲート電極とキャパシタ電極との間の第２領域、及びゲート電極に対しキャパシタ電極と反対側の第３領域に、絶縁膜を通して第１導電型と反対の第２導電型の不純物を注入する工程と、絶縁膜をエッチングしてゲート電極側壁上にサイドウォールを残す工程と、第２領域上にマスク部材を形成する工程と、ゲート電極と、キャパシタ電極と、マスク部材と、ゲート電極側壁上のサイドウォールをマスクとし、第３領域に第２導電型不純物を注入する工程とを有する。 （もっと読む）

酸化ストロンチウムルテニウムは、ルテニウム伝導体と酸化ストロンチウムチタン誘電体との間に有効な界面を提供する。酸化ストロンチウムルテニウムの形成は、酸化ストロンチウムを形成するための原子層堆積の使用と、その後の酸化ストロンチウムルテニウムを形成するための酸化ストロンチウムの焼鈍とを含む。酸化ストロンチウムの第１の原子層堆積は水を酸素源として使用して行われ、続いて、その後の酸化ストロンチウムの原子層堆積がオゾンを酸素源として使用して行われる。 （もっと読む）

【課題】
ロジックプロセスと適合性が高く、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、複数のメモリセルが第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板を含み、メモリセルの各々は絶縁ゲート電極とその両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、他のソース／ドレイン領域に接続されたキャパシタとによって構成される。メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。 （もっと読む）

【課題】半導体装置の製造方法において、ポケット注入によるロールオフ現象の抑制と共に、セルキャパシタにおいて電荷を長期間保持できるようにすること。
【解決手段】チャネル領域におけるシリコン基板３０の上にゲート絶縁膜４０を形成する工程と、ゲート絶縁膜４０上に第１の方向D1に延在する第１のワード線４５ａと第１の方向D1に交差する第２の方向D2に延在する第２のワード線４５ａとを形成する工程と、第１のワード線４５ａの上面の一部を覆うレジストパターン４７を形成する工程と、レジストパターン４７をマスクに使用し、基板表面の垂直方向からビットコンタクト領域Iに傾いた方向であって、且つ、第１の方向D1と第２の方向D2の両方に対して斜めの方向から、チャンネル領域と同導電型の不純物をビットコンタクト領域I側の活性領域にイオン注入する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１と、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に第１の保護膜７０を形成する工程と、第１の保護膜７０に、上部電極６３に達する第１の開口７０ａを形成する工程と、第１の開口７０ａを形成した後に、第１の保護膜７０及び第１の開口７０ａから露出する上部電極６３の上方に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、第１の開口７０ａの内側で上部電極６３に達する第１のホール７１ａを形成する工程と、第１のホール７１ａに第１の導体プラグ７７ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】ツインセル方式のＤＲＡＭは一般的なシングルセル方式のＤＲＡＭに比べて大きな面積を必要とするため、ツインセル方式のＤＲＡＭセルのさらなる微細化を図る。
【解決手段】ツインセル方式のＤＲＡＭのメモリセル内において、キャパシタ２１の側面にアクセストランジスタ２２を隣接させ、キャパシタ２１とアクセストランジスタ２２を一体化させてメモリセルを形成することにより素子間の余分な面積を省き、メモリセルを微細化することができる。 （もっと読む）

【課題】強誘電体キャパシタを備えた半導体装置の製造方法において、半導体装置の信頼性を向上させること。
【解決手段】半導体基板３０の上方に絶縁膜４７を形成する工程と、絶縁膜４７の上に第１の導電膜４８を形成する工程と、第１の導電膜４８の上に、結晶化した第１の強誘電体膜４９を形成する工程と、第１の強誘電体膜４９に対して第１のアニールを行う工程と、第１のアニールの後、半導体基板３０を大気に曝さないように第１の強誘電体膜４９の上に非晶質の第２の強誘電体膜５０を形成する工程と、第２の強誘電体膜５０の上に第２の導電膜５１を形成する工程と、第２の導電膜５１を形成した後、第２の強誘電体膜５０をアニールして結晶化する工程と、第１の導電膜４８、第１の強誘電体膜４９、第２の強誘電体膜５０、及び第２の導電膜５１をパターニングして強誘電体キャパシタQを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】半導体装置とその製造方法において、絶縁膜のホール内に形成される導電性プラグ等の導電性材料のコンタクト抵抗が基板面内でばらつくのを防止すること。
【解決手段】シリコン基板３０の上方に第１の層間絶縁膜４５を形成する工程と、第１の層間絶縁膜４５の上方に強誘電体キャパシタQを形成する工程と、強誘電体キャパシタQの上方に、水素バリア絶縁膜５５、５７、６２と第２の層間絶縁膜５８とを有する積層膜を形成する工程と、エッチングにより積層膜にホール５８ｂ、５８ｃを形成する工程と、ホール５８ｂ、５８ｃ内に金属配線（導電性材料）６９を埋め込む工程とを有し、ホール５８ｂ、５８ｃを形成する工程において、水素バリア絶縁膜５５、５７、６２のエッチングを、第２の層間絶縁膜５８のエッチングとは異なるエッチング手法で行う半導体装置の製造方法による。 （もっと読む）

【課題】半導体装置とその製造方法において、エッチング生成物を直接観察することなくその有無を判断すること。
【解決手段】シリコン基板１の上方に、第１の導電膜１９、強誘電体膜２０、及び第２の導電膜２１を形成する工程と、第２の導電膜２１をパターニングして上部電極２１ａにする工程と、強誘電体膜２０をパターニングしてキャパシタ誘電体膜２０ａにする工程と、レジストパターン３０をマスクにして、該レジストパターン３０の側面を後退させながら、第１の導電膜１９をエッチングし、下部電極１９ａを形成する工程と、上部電極２０ａの上面のうち、レジストパターン３０の後退を反映して他の領域よりも高位となった段差面２１ｘの幅を測定する工程と、段差面２１ｘの幅C₁に基づいて、キャパシタ誘電体膜２０ａの側面に付着したエッチング生成物の有無を判断する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 新たなメモリセルの選択方式を導入することによって、上述した諸問題を解決し安価なＤＲＡＭを提供することである。さらには、本選択方式は、その他のＤＲＡＭセル、あるいはスタティック・ランダムアクセスメモリ（ＳＲＡＭ）の高性能化にも寄与する。
【解決手段】 アレーを構成する行線Ｘと列線Ｙの交点にメモリセルＭＣが接続され、該１個のメモリセルは行線Ｘと列線Ｙで制御され、行線Ｘと列線Ｙのそれぞれにパルス電圧が印加されることによって該メモリセルＭＣが選択されてデータ線ＤＬと信号の授受を行う。 （もっと読む）

【課題】熱処理を行った場合にも、薄膜誘電体層から酸素が抜け出すことを防止してリーク電流の増加を抑制することが可能で、信頼性の高い薄膜キャパシタを提供する。
【解決手段】下部電極３、薄膜誘電体層４、上部電極５を備えたキャパシタ部を、絶縁保護層１１で覆うとともに、下部電極を底面とする第１のコンタクトホール１３と、上部電極を底面とする第２のコンタクトホール１４を設け、第１および第２のコンタクトホールの内部に、下部電極、上部電極と接続する第１および第２の引き出し導体１５，１６を形成し、かつ、第１および／または第２の引き出し導体が、導電性酸化物層を備えた構成とする。
第１および／または第２の引き出し導体が、導電性酸化物層と金属層とを備え、かつ、導電性酸化物層が、下部および／または電極の、第１のおよび／または第２の引き出し導体との接合面を覆うように配設された構成とする。 （もっと読む）

【課題】プログラム可能な感知検出器、ソフト・エラーを検出する方法及びＤＲＡＭアレイを提供する。
【解決手段】本発明の態様は、高速化されたＤＲＡＭソフト・エラー検出のためのプログラム可能な重イオン感知デバイスに関する。ＤＲＡＭベースのアルファ・イオン粒子感知装置の設計は、高速化されたオン・チップＳＥＲテスト装置として使用されることが望ましい。多様な度合いのＳＥＲ感度を達成するために、感知装置には、プログラム可能感知マージン、リフレッシュ率及び供給電圧が与えられる。更に、デュアル・モードのＤＲＡＭアレイが提案され、その結果、アレイの少なくとも一部が、ソフト・エラー検出（ＳＥＤ）モードの間、高エネルギー粒子の活動をモニタするために使用され得る。 （もっと読む）

【課題】 キャパシタ構造を提供する。
【解決手段】 キャパシタ構造は導電材料からなる第１及び第２電極を含む。第１電極と第２電極との間には、原子層堆積により堆積した誘電体膜が配置され、誘電体膜は酸化ジルコニウム及びドーパント酸化物を含む。この場合、ドーパントは、ジルコニウムのイオン半径とは２４ｐｍ超だけ異なるイオン半径を持ち、誘電体膜は、酸素を除いた場合の１０原子パーセント以下の添加元素を含む誘電体膜材料を含む。 （もっと読む）

トライゲートアクセストランジスタ（１４５）およびトライゲートコンデンサ（１５５）を含む、オンチップメモリセル。オンチップメモリセルは、既存のトライゲートロジックトランジスタの製造プロセスを完全に使用できる、立体トライゲートトランジスタおよびコンデンサ構造上の混載ＤＲＡＭであってよい。本発明の実施形態は、フィンアスペクト比の高さとトライゲートトランジスタの本質的に優れた表面積とを用いて、反転モードのトライゲートコンデンサを有する汎用ＤＲＡＭの「トレンチ」コンデンサの代替とする。 （もっと読む）

【課題】強誘電体キャパシタを有する半導体装置において、歩留まりを低下させることなく、強誘電体キャパシタを覆う層間絶縁膜の膜厚を減少させ、強誘電体キャパシタへの水分の侵入を軽減する。
【解決手段】半導体装置は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、前記第２の層間絶縁膜は前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆う。 （もっと読む）

【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】第１導電膜２３の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜２４ｂを形成する工程と、第１強誘電体膜２４ｂの上に、スパッタ法により第２強誘電体膜２４ｃを形成する工程と、第２強誘電体膜２４ｃの上に第２導電膜２５を形成する工程と、第１導電膜２３、第１、第２強誘電体膜２４ｂ、２４ｃ、及び第２導電膜２５をパターニングして、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

第１のプロセスから第２のプロセスに組み込みＤＲＡＭアレイをスケーリングするための方法及び装置であって、スケーリングは一定のスケールファクタでフィーチャの直線寸法を縮小することを含む。第１のプロセスから第２のプロセスへと、ＤＲＡＭセルキャパシタの配置面積はスケールファクタの２乗で減少し、セル容量はスケールファクタで減少する。ロジックトランジスタに供給するために利用される電圧は、第１のプロセスから第２のプロセスにスケールダウンされる。しかしながら、センスアンプに供給するために利用される電圧はどちらのプロセスも変わらない。従って、第２のプロセスの組み込みＤＲＡＭアレイにおいては、センスアンプはロジックトランジスタより大きな電圧を供給される。これにより、一つのプロセス世代から次の世代にわたってＤＲＡＭセルの検出電圧を維持しながら、メモリサイズをプロセスのスケールファクタの２乗でスケーリングすることが可能になる。
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【課題】強誘電体キャパシタの電気的特性を向上させることが可能な半導体装置及びその製造方法を提供すること。
【解決手段】第２導電膜をパターニングしてキャパシタQの上部電極２５ａにする工程と、強誘電体膜をパターニングしてキャパシタ誘電体膜２４ａにする工程と、第１導電膜をパターニングして下部電極２３ａにする工程とを有し、第１導電膜を形成する工程が、第１層間絶縁膜の上にイリジウム以外の貴金属で構成される下側導電層２３ｂを形成する工程と、下側導電層２３ｂとは異なる材料であって且つプラチナ以外の導電性材料で構成される上側導電層２３ｃを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）