半導体装置とその製造方法
【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】第1導電膜23の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜24bを形成する工程と、第1強誘電体膜24bの上に、スパッタ法により第2強誘電体膜24cを形成する工程と、第2強誘電体膜24cの上に第2導電膜25を形成する工程と、第1導電膜23、第1、第2強誘電体膜24b、24c、及び第2導電膜25をパターニングして、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。
【解決手段】第1導電膜23の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜24bを形成する工程と、第1強誘電体膜24bの上に、スパッタ法により第2強誘電体膜24cを形成する工程と、第2強誘電体膜24cの上に第2導電膜25を形成する工程と、第1導電膜23、第1、第2強誘電体膜24b、24c、及び第2導電膜25をパターニングして、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置とその製造方法に関する。
【背景技術】
【0002】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり保存したりすることが可能な不揮発性メモリの開発が進められている。
【0003】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【0004】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ(IGFET)のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【0005】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「1」と「0」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。この利点を活かし、FeRAMとロジック回路とを混載してなる混載チップ(SOC: System On Chip)がICカード等への用途として検討されている。
【0006】
その強誘電体キャパシタが備えるキャパシタ誘電体膜は例えばPZT(Lead Zirconate Titanate: PbZrTiO3)膜よりなり、その成膜方法には種々ある。
【0007】
例えば、特許文献1では、ブタノール等の有機溶媒に有機金属化合物を溶解してなる溶液を用い、ゾル・ゲル法によりPZT膜を形成している。ゾル・ゲル法は、スパッタやMOCVD(Metal Organic Chemical Vapor Deposition)法等に比べて成膜コストが安いという利点があるので、広く研究開発されている。
【0008】
また、強誘電体キャパシタを形成する際には、強誘電体膜に生じた損傷や欠陥を回復させる目的で、酸素雰囲気中で熱処理を行うのが普通である。このため、強誘電体キャパシタの上部電極としては、酸素雰囲気中でも酸化し難い酸化イリジウム膜を使うことがある。
【0009】
ところが、酸化イリジウム膜の表面には、異常成長した酸化イリジウムよりなる巨大結晶が生じ易いことが知られている。その巨大結晶は強誘電体キャパシタの電気的特性を劣化させ、ひいては半導体装置の歩留まりを低下させる恐れがある。
【0010】
このような問題を解決するために、特許文献2では、低スパッタパワーによる成膜と高スパッタパワーによる成長とを順に行う2ステップのスパッタ法を採用することにより、上記のような巨大結晶の発生を抑制している(段落番号0025)。
【0011】
また、特許文献3では、酸化イリジウム膜とイリジウム膜とをこの順に形成してなる積層膜を上部電極としている。特許文献3によれば、下層の酸化イリジウム膜によって容量特性の劣化が防止され、上層のイリジウム膜によって上部電極の抵抗が低減されるとある(段落番号0027)。
【0012】
また、特許文献4では、スパッタ法により形成されたPZT膜に対して1回目のアニールを行い、PZT膜を結晶化している(段落番号0035)。そして、PZT膜の上に酸化イリジウムよりなる上部電極を形成した後、その上部電極に対して2回目のアニールを行っている(段落番号0038)。
【0013】
そして、特許文献5では、共に酸化イリジウムよりなる第1の導電性酸化金属膜と第2の導電性酸化金属膜との積層膜を上部電極としている(段落番号0035〜0037)。
【0014】
同様に、特許文献6でも、上部電極として二層の酸化イリジウム膜を形成している(段落番号0033)。
【0015】
一方、特許文献7では、PVD(Physical Vapor Deposition)法、CVD法、及びゾル・ゲル法等でPZT膜を形成し、下部電極と上部電極としてイリジウム膜や酸化イリジウム膜を使用している(段落番号0020、0021)。
【0016】
また、特許文献8では、スパッタ法によりアモルファス状態の第1のPZT膜を形成し、そのPZT膜をアニールして結晶化した後、第1のPZT膜の上にMOCVD法により第2のPZT膜を形成している(段落番号0024〜0027)。
【0017】
特許文献9では、下部電極を構成する酸化イリジウム膜と、PZT膜との間に、酸化プラチナ膜を形成することにより、PZT膜を結晶化させるときのアニールにより下部電極のイリジウムがPZT膜に拡散するのを防いでいる(段落番号0074)。
【0018】
特許文献10では、PZT膜の上に酸素含有膜とバリア膜とを形成し、PZT膜に対するアニール時に酸素含有膜からPZT膜に酸素を供給すると共に、その酸素が上方に逃げるのをバリア膜で防いでいる(段落番号0046)。
【0019】
そして、特許文献11によれば、MOCVD法により形成されたPZT膜と、スパッタ法により形成されたPZT膜とをこの順に積層することで、キャパシタのスイッチング電荷量の減少が緩和されるとある(段落番号0049、0060)。
【0020】
一方、特許文献12では、SBT膜、SBTN膜、及びSBT膜をこの順に積層してなるキャパシタ誘電体膜により、残留自発分極とスイッチング電荷量とを維持しつつ、抗電界とリーク電流とを低く抑えている(段落番号0059)。
【0021】
また、特許文献13−15では、キャパシタ誘電体膜として、結晶性の第1の強誘電体膜とアモルファスな第2の強誘電体膜とをこの順に形成している(例えば、特許文献13の段落番号0007を参照)。
【特許文献1】特開平11−292626号公報
【特許文献2】特開2001−127262号公報
【特許文献3】特開2000−91270号公報
【特許文献4】特開2002−246564号公報
【特許文献5】特開2005−183842号公報
【特許文献6】特開2006−73648号公報
【特許文献7】特開2001−237392号公報
【特許文献8】特開2003−218325号公報
【特許文献9】特開2004−153006号公報
【特許文献10】特開2004−296735号公報
【特許文献11】特開2004−214569号公報
【特許文献12】特開平9−260612号公報
【特許文献13】特開平5−347391号公報
【特許文献14】特開2000−82792号公報
【特許文献15】特開2000−31403号公報
【発明の開示】
【発明が解決しようとする課題】
【0022】
本発明の目的は、強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【0023】
本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された層間絶縁膜と、前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、前記キャパシタ誘電体膜が、第1強誘電体膜と、添加元素がドープされた第2強誘電体膜とを順に形成してなり、前記第2強誘電体膜が前記第1強誘電体膜よりも薄く、且つ、前記第2強誘電体膜と前記上部電極との界面が実質的に平坦である半導体装置が提供される。
【0024】
また、本発明の別の観点によれば、半導体基板の上方に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜の上に第1導電膜を形成する工程と、前記第1導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する工程と、前記第1強誘電体膜の上に、スパッタ法により第2強誘電体膜を形成する工程と、前記第2強誘電体膜の上に第2導電膜を形成する工程と、前記第1導電膜、前記第1、第2強誘電体膜、及び前記第2導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
【0025】
次に、本発明の作用について説明する。
【0026】
本発明では、ゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する。ゾル・ゲル法は成膜コストが安いため、半導体装置の製造コストを安価にすることが可能となる。
【0027】
また、この第1強誘電体膜の上にスパッタ法で第2強誘電体膜を形成すると、第2強誘電体膜と上部電極との界面が実質的に平坦となる。これにより、第2強誘電体膜と上部電極のそれぞれの構成元素が拡散して上記の界面に形成される常誘電体層が薄くなる。その結果、キャパシタ誘電体膜の大部分を強誘電体で構成することが可能となり、キャパシタの強誘電体特性を向上させることが可能となる。
【0028】
上記の第1強誘電体膜として、MOCVD法又はMOD法により形成された主強誘電体膜と、該主強誘電体膜の上にゾル・ゲル法により形成された副強誘電体膜との積層膜を採用してもよい。
【0029】
MOCVD法又はMOD法を用いると、主強誘電体膜を薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。
【0030】
一方、ゾル・ゲル法により形成された副強誘電体膜によって、強誘電体の結晶粒を反映して主強誘電体膜の上面に形成された凹凸が埋め込まれるので、上部電極からキャパシタ誘電体膜に均一に電圧を印加することができるようになる。
【発明の効果】
【0031】
本発明によれば、ゾル・ゲル法による成膜ステップを含む成膜方法で第1強誘電体膜を形成するので半導体装置をコストダウンすることができると共に、スパッタ法で第2強誘電体膜を形成することでキャパシタの強誘電体特性を向上させることができる。
【発明を実施するための最良の形態】
【0032】
(1)第1実施形態
図1〜図6は、本発明の第1実施形態に係る半導体装置の製造途中の断面図である。
【0033】
最初に、図1(a)に示す断面構造を得るまでの工程について説明する。
【0034】
まず、n型又はp型のシリコン(半導体)基板1の表面を熱酸化することにより素子分離絶縁膜2を形成し、この素子分離絶縁膜2でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【0035】
次いで、シリコン基板1の活性領域にp型不純物、例えばボロンを導入してpウェル3を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜4となる熱酸化膜を約6〜7nmの厚さに形成する。
【0036】
続いて、シリコン基板1の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板1上にゲート電極5を形成する。
【0037】
そのゲート絶縁膜5は、pウェル3上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【0038】
更に、ゲート電極5をマスクにするイオン注入により、ゲート電極5の横のシリコン基板1にn型不純物としてリンを導入し、第1、第2ソース/ドレインエクステンション6a、6bを形成する。
【0039】
その後に、シリコン基板1の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極5の横に絶縁性サイドウォール7として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【0040】
続いて、この絶縁性サイドウォール7とゲート電極5をマスクにしながら、シリコン基板1に砒素等のn型不純物を再びイオン注入することにより、ゲート電極5の側方のシリコン基板1に第1、第2ソース/ドレイン領域(第1、第2不純物拡散領域)8a、8bを形成する。
【0041】
更に、シリコン基板1の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1、第2ソース/ドレイン領域8a、8bにおけるシリコン基板1上にコバルトシリサイド層等の高融点金属シリサイド層9を形成し、各ソース/ドレイン領域8a、8bを低抵抗化する。
【0042】
その後に、素子分離絶縁膜2の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【0043】
ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜4、ゲート電極5、及び第1、第2ソース/ドレイン領域8a、8b等によって構成される第1、第2MOSトランジスタTR1、TR2が形成されたことになる。
【0044】
次に、図1(b)に示すように、シリコン基板10の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それをカバー絶縁膜10とする。
【0045】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜10の上に第1層間絶縁膜11として酸化シリコン(SiO2)膜を厚さ約600nmに形成する。この第1層間絶縁膜11を形成する際、ゲート絶縁膜4の水素劣化はカバー絶縁膜10によって防止される。
【0046】
その後、CMP(Chemical Mechanical Polishing)法で第1層間絶縁膜11を約200nm程度研磨し、第1層間絶縁膜11の上面を平坦化する。
【0047】
次いで、基板温度を650℃とするアニールを第1層間絶縁膜11に対して30分間行うことにより第1層間絶縁膜11の脱ガスを行う。
【0048】
更に、第1層間絶縁膜11の上に、下部電極密着膜12としてスパッタ法によりアルミナ(Al2O3)膜を20nm程度の厚さに形成する。なお、アルミナ膜に代えて、チタン膜又は酸化チタン膜を下部電極密着膜12として形成してもよい。このうち、チタン膜は、基板温度を150℃として形成することができる。
【0049】
続いて、図1(c)に示すように、下部電極密着膜12の上に、スパッタ法により第1導電膜23としてプラチナ膜を形成する。この第1導電膜23は、後でパターニングされてキャパシタ下部電極になり、100℃又は350℃の成膜温度で約150nmの厚さに形成される。
【0050】
なお、下部電極密着膜12として厚さが約20nmのチタン膜を形成する場合は、プラチナよりなる第1導電膜23の厚さは約180nmとされる。
【0051】
また、第1導電膜23を形成する前に下部電極密着膜12を形成したので、第1導電膜23と第1層間絶縁膜11との密着力が高められる。
【0052】
次に、図2(a)に示すように、ゾル・ゲル法を用いて、PZT膜にLaをドープしてなるPLZT膜を第1導電膜23上に第1強誘電体膜24bとして形成する。
【0053】
そのゾル・ゲル法は次のようにして行われる。
【0054】
まず、湿度が40%の大気中において、回転数を5000rpmとするスピンコート法により第1導電膜23上にPLZT溶液(強誘電体溶液)を30秒間塗布し、PLZT塗膜を形成する。
【0055】
そのPLZT溶液は特に限定されないが、本実施形態ではPb、La、Zr、及びTiの各前駆体を10重量%の濃度でブタノール溶媒に溶解してなる溶液を使用する。そのような溶液は材料メーカから購入することができ、例えば、成膜後の組成比がPb:La:Zr:Ti=110:2:40:60になるように調節された三菱マテリアル製のものを使用すればよい。
【0056】
次いで、そのPLZT塗膜に対し、常圧(大気圧)の酸素雰囲気中において基板温度を200〜450℃、例えば240℃とするアニールを約5分間行う。
【0057】
これにより、PLZT塗膜中のブタノール溶媒が蒸発し、PLZT塗膜の堆積が収縮して強誘電体を構成する分子も含めたゲルの密度が上がり、PLZT塗膜が後で結晶化しやすくなる。このように溶媒を蒸発させるために行われるアニールはベークとも呼ばれる。
【0058】
そして、このようなPLZT塗膜の形成とベークとを所定回数、例えば3回繰り返すことにより、PLZTよりなる強誘電体膜24が100nmの厚さに形成される。
【0059】
なお、ゾル・ゲル法により形成される強誘電体膜24はPLZT膜に限定されない。
【0060】
ABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ)を有する強誘電性材料で第1強誘電体膜24bを構成してもよい。
【0061】
更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も、結晶の一単位としてみればABO3型ペロブスカイト構造となるため、第1強誘電体膜24bの構成材料として適用し得る。
【0062】
なお、この第1強誘電体膜24bの結晶性を向上させるには、第1強誘電体膜24bを構成するPLZTと格子定数が近い材料で第1導電膜23を構成するのが好ましい。そのような材料としては、上記のプラチナの他に、パラジウムや、PLZTと同じペロプスカイト構造を持つSrRuO3及びLaSrCoO3がある。
【0063】
更に、第1導電膜23は単層膜に限定されず、上記のプラチナ、パラジウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する積層膜であってもよい。
【0064】
一方、ルテニウムやイリジウム、及びこれらの酸化物はPLZTと格子定数が離れているため、これらの材料で第1導電膜23を構成すると、格子不整合によって第1強誘電体膜24bの結晶性が悪くなる恐れがある。
【0065】
ここで、ゾル・ゲル法により形成された第1強誘電体膜24bは、成膜の時点では結晶化していない。
【0066】
そこで、次に酸化性ガス含有雰囲気中で第1強誘電体膜24bに対して常圧RTA(Rapid Thermal Anneal)を行い、分極電荷量が最も大きくなる(111)方向に第1強誘電体膜24bを結晶化させる。このようなアニールは結晶化アニールと呼ばれる。
【0067】
結晶化アニールの雰囲気は酸化性ガス含有雰囲気であれば特に限定されない。本実施形態では100%の酸素雰囲気中で結晶化アニールを行う。なお、酸素ガスに代えて、オゾンガスや二酸化窒素ガスを酸化性ガスとして用いてもよい。また、これらのガスをアルゴンガス等の不活性ガスで希釈してもよい。
【0068】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を40〜150℃/分とする。第1強誘電体膜24bの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば125℃/分とするのが好ましい。
【0069】
また、この結晶化アニールにおける最高基板温度が高すぎると、第1強誘電体膜24bの上面から結晶化が進み、その上面付近にPZT結晶粒が不連続となる界面が形成される恐れがある。この界面よりも上側の層はSurface Layerと呼ばれる。Surface Layerの上面には結晶粒を反映した凹凸が形成され、その凹凸は第1強誘電体膜24bに対して電圧を均一に印加することができない一因となる。
【0070】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を第1強誘電体膜24bの結晶化温度とし、且つその上限を結晶化温度よりも60℃高い温度とするのが好ましい。本実施形態では最高基板温度を500〜560℃、例えば550℃とする。
【0071】
このように最高基板温度の上限を比較的低温にすることで、第1強誘電体膜24bの下面から結晶化が進むようになるので、第1強誘電体膜24bの結晶粒が第1導電膜23の結晶性を引継ぐようになり、上記したsurface layerが発生し難くなると共に、強誘電体膜24の凹凸も抑えられるようになる。
【0072】
なお、この結晶化アニールにより、第1導電膜23を構成するプラチナ膜が緻密化し、第1導電膜23と第1強誘電体膜24bとの界面近傍におけるプラチナと酸素との相互拡散が抑制されるという利点も得られる。
【0073】
また、常圧RTAに代えて減圧RTAによりこの結晶化アニールを行ってもよい。減圧RTAでは、常圧RTAよりも第1強誘電体膜24bを結晶化させ易いので、常圧RTAにおけるよりも最高基板温度の上限を10度程度低く、そして下限を5℃程度低く抑えることができる。
【0074】
次いで、図2(b)に示すように、第1強誘電体膜24bの上にPZT膜をスパッタ法で1〜50nm、より好ましくは10〜30nm程度の厚さに形成し、そのPZT膜を第2強誘電体膜24cとする。
【0075】
ここで、スパッタ法には、第2強誘電体膜24cに添加元素を微量にドープするのが容易であるという利点もある。
【0076】
この利点を活かし、第2強誘電体膜24cの成膜時に、ストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかを添加元素として0.1〜5mol%の濃度でPZTに添加するのが好ましい。これらの元素がドープされた第2強誘電体膜24cを後述のキャパシタに適用することで、キャパシタの耐疲労特性やインプリント特性の向上、リーク電流の低減、及び動作電圧の低電圧化等の効果を得ることができる。
【0077】
本実施形態では、カルシウム、ランタン、及びストロンチウムをそれぞれ5mol%、2mol%、及び2mol%の濃度でPZTにドープすることで、第2強誘電体膜24cのスイッチング電荷量を高める。なお、このようにカルシウム、ランタン、及びストロンチウムが添加されたPZTはCSPLZTと書かれることもある。
【0078】
また、第1強誘電体膜24bと同様に、第2強誘電体膜24cの材料は、ABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ)を有する強誘電性材料であればPZTに限定されない。
【0079】
更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物で第2強誘電体膜24cを構成してもよい。
【0080】
以上により、第1強誘電体膜24bと第2強誘電体膜24cとで構成される強誘電体膜24が第1導電膜23の上に形成されたことになる。
【0081】
そのうち、第1強誘電体膜24bは、成膜コストが安価なゾル・ゲル法により形成されるため、半導体装置のコストダウンに寄与する。
【0082】
一方、第2強誘電体膜24cは、PZT結晶粒を反映して第1強誘電体膜24bの上面に形成された凹凸を埋め込み、強誘電体膜24の全体としての上面を平坦化することに寄与する。このように、第2強誘電体膜24cは、強誘電体膜24の膜厚を稼ぐというよりは平坦化の目的で形成されるため、第1強誘電体膜24bよりも薄く形成して、大半の強誘電体特性については第1強誘電体膜24bに担わせるのが好ましい。
【0083】
次に、図2(c)に示す断面構造を得るまでの工程について説明する。
【0084】
まず、酸素とアルゴンとの混合ガスをスパッタガスとし、且つイリジウムターゲットを使用するスパッタ法により、上記の強誘電体膜24の上に成膜の時点で既に結晶化している酸化イリジウム膜を厚さ約25nmに形成し、この酸化イリジウム膜を第1導電性酸化金属膜25dとする。
【0085】
ここで、既述のように第2強誘電体膜24cをスパッタ法により形成することで、第1導電性酸化金属膜25dとの界面が実質的に平坦になることが明らかとなった。そのため、これらの膜24c、24dの相互拡散による常誘電体層が該界面に形成され難く、強誘電体膜24において強誘電体が占める割合が低下するのを防止することができる。
【0086】
更に、第1導電性酸化金属膜25dが成膜の時点で既に結晶化しているため、第1導電性酸化金属膜25dと第2強誘電体膜24cとの界面が明瞭に形成され、その界面付近に上記の常誘電体層が形成され難くなる。
【0087】
このように成膜の時点で確実に結晶化している酸化イリジウム膜を形成するには、基板温度を300℃以上とすればよい。これより低い温度で酸化イリジウム膜を成膜すると、成膜時に結晶化が十分に進行せず、アモルファス状態の酸化イリジウム膜となる恐れがある。
【0088】
本実施形態では、この酸化イリジウム膜を形成する際、アルゴン流量を140sccmにすると共に、酸素流量を60sccmとする。また、スパッタパワーは1kW〜2kWとする。
【0089】
この後に、酸素ガスとアルゴンガスとの混合雰囲気中において、基板温度を725℃、処理時間を60秒とする条件で、第1導電性酸化金属膜25dに対してRTAを行う。このRTAにおけるガス流量は特に限定されないが、本実施形態では酸素流量を20sccmにし、アルゴン流量を2000sccmにする。
【0090】
このようなRTAにより、強誘電体膜24が完全に結晶化すると共に、スパッタ法により第1導電性酸化金属膜25dを形成する際に強誘電体膜24が受けたダメージが回復する。また、強誘電体膜24の酸素欠損もこのRTAによって補われ、強誘電体膜24の強誘電体特性が高められる。
【0091】
特に、このように強誘電体膜24の全面を第1導電性酸化金属膜25dで覆った状態でアニールすることにより、強誘電体膜24の強誘電体特性の維持に必須の鉛原子が強誘電体膜24からアニール雰囲気に逃げ難くなるので、キャパシタをパターニングした後にアニールする場合よりもアニールの効果が高まる。
【0092】
また、第1導電性酸化金属膜25dと強誘電体膜24との界面がフラットになり、後述の上部電極から強誘電体膜24に均一に電圧を印加できるという利点もこのアニールによって得られる。
【0093】
なお、このときのアニール雰囲気は、酸化性ガス含有雰囲気であれば特に限定されない。その酸化性ガスとしては、上記の酸素ガスの他に、オゾンガスや二酸化窒素ガスもある。
【0094】
その後に、第1導電性酸化金属膜25dの上に第2導電性酸化金属膜25eとしてスパッタ法で酸化イリジウム膜を約200nmの厚さに形成する。そのスパッタ法では、イリジウムターゲットが使用されると共に、スパッタガスとして酸素とアルゴンとの混合ガスが使用される。
【0095】
第1導電性酸化金属膜25dと異なり、第2導電性酸化金属膜25eを構成する酸化イリジウム膜は成膜の時点で結晶化している必要はない。本実施形態では、第2導電性酸化金属膜25eを形成する際の基板温度を室温(20℃)にし、アモルファス状態の酸化イリジウム膜を形成するようにする。
【0096】
ところで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成(IrO2)よりも酸素が少ない状態になり易い。
【0097】
ところが、第2導電性酸化金属膜25eにおいて酸素が不足すると、第2導電性酸化金属膜25eの触媒作用が高まるため、外部の水分が第2導電性酸化金属膜25eに触れて水素が発生するようになる。水素は、強誘電体膜24を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
【0098】
従って、水素の発生を防止するという観点からすると、第2導電性酸化金属膜25eの酸化数は、第1導電性酸化金属膜25dの酸化数よりも大きいのが好ましい。
【0099】
そこで、本実施形態では、第2導電性酸化金属膜25eの成膜時に、第1導電性酸化金属膜25dの成膜時よりも酸素の流量比を多くすることで、酸化イリジウムの組成を化学量論組成(IrO2)に近づけ、第2導電性酸化金属膜24eの触媒作用を抑えるようにする。
【0100】
なお、本明細書における酸素の流量比とは、スパッタガスの全流量において酸素流量が占める割合を言う。
【0101】
以上により、第1導電性酸化金属膜25dと第2導電性酸化金属膜25eとで構成される第2導電膜25が強誘電体膜24上に形成されたことになる。
【0102】
なお、第1、第2導電性酸化金属膜25d、25eの構成材料は酸化イリジウムに限定されない。第1、第2導電性酸化金属膜25d、25eは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して第2導電膜25としてもよい。
【0103】
次いで、図3(a)に示すように、シリコン基板1の裏面を洗浄した後、フォトリソグラフィとエッチングにより上部電極用導電膜25をパターニングして上部電極25aを形成する。そして、このパターニングにより強誘電体膜24が受けたダメージを回復させるために、強誘電体膜24に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度650℃、処理時間60分である。
【0104】
続いて、図3(b)に示すように、フォトリソグラフィとエッチングにより強誘電体膜24をパターニングし、PLZT等の強誘電体材料で構成されるキャパシタ誘電体膜24aを形成する。このパターニングでキャパシタ誘電体膜24aが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度350℃、処理時間60分が採用される。
【0105】
次に、図3(c)に示すように、シリコン基板1の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜24aを保護するための第1アルミナ膜31をスパッタ法で厚さ約50nmに形成する。
【0106】
ここで、図3(b)で説明した回復アニールを予め行ったことにより、第1アルミナ膜31に膜剥がれが発生し難くなる。
【0107】
そして、第1アルミナ膜31の形成時にキャパシタ誘電体膜24aが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を550℃とする回復アニールを約60分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
【0108】
次いで、図4(a)に示すように、フォトリソグラフィとエッチングにより、第1導電膜23と第1アルミナ膜31とをパターニングし、キャパシタ誘電体膜24aの下の下部第1導電膜23を下部電極23aにすると共に、この下部電極23aを覆うように第1アルミナ膜31を残す。
【0109】
また、下部電極23aは、キャパシタ誘電体膜24aからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極23aとが電気的に接続されることになる。
【0110】
その後に、プロセス中にキャパシタ誘電体24aが受けたダメージを回復させるために、縦型炉において、基板温度550℃、処理時間60分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜28aに回復アニールを施す。
【0111】
ここまでの工程により、シリコン基板1のセル領域には、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aをこの順に積層してなるキャパシタQが形成されたことになる。
【0112】
続いて、図4(b)に示すように、シリコン基板1の上側全面に、キャパシタ誘電体膜24aを保護するための第2アルミナ膜32をスパッタ法で約20nmの厚さに形成する。この第2アルミナ膜32は、その下の第1アルミナ膜32と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜24aに至るのを防止し、キャパシタ誘電体膜24aが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【0113】
その後に、基板温度550℃、処理時間60分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜24aに対して回復アニールを施す。
【0114】
この回復アニールにより、キャパシタQのリーク電流が低減するという利点も得られる。
【0115】
更に、図4(c)に示すように、シラン(SiH4)ガスを使用するHDPCVD(High Density Plasma CVD)法により、上記の第2アルミナ膜32上に酸化シリコン膜を厚さ約1500nmに形成し、その酸化シリコン膜を第2層間絶縁膜41とする。この後に、第2層間絶縁膜41の上面をCMP法で研磨して平坦化する。
【0116】
その後に、第2層間絶縁膜41に対してN2Oプラズマ処理を行うことにより、第2層間絶縁膜41を脱水すると共に、第2層間絶縁膜41の上面を僅かに窒化して水分の再吸着を防止する。
【0117】
次に、図5(a)に示す断面構造を得るまでの工程について説明する。
【0118】
まず、フォトリソグラフィとドライエッチングにより、各絶縁膜10〜12、31、32、41をパターニングして、第1、第2ソース/ドレイン領域8a、8bの上のこれらの膜に第1、第2ホール41a、41bを形成する。
【0119】
その後、第1、第2コンタクトホール41a、41bのそれぞれの内面と第2層間絶縁膜41の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ20nm、50nmに形成し、これらの膜をグルー膜(密着膜)とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第1、第2コンタクトホール41a、41bを完全に埋め込む。
【0120】
その後に、第2層間絶縁膜41上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第1、第2コンタクトホール41a、41b内のみに第1、第2導電性プラグ61a、61bとして残す。各導電性プラグ61a、61bは、それぞれ第1、第2ソース/ドレイン領域8a、8bと電気的に接続される。
【0121】
ここで、第1、第2導電性プラグ61a、61bは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【0122】
そこで、次の工程では、図5(b)に示すように、シリコン基板1の上側全面に酸化防止絶縁膜55としてCVD法により酸窒化シリコン膜を厚さ約100nmに形成し、この酸化防止絶縁膜55により第1、第2導電性プラグ61a、61bの酸化を防止する。
【0123】
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜55から第1アルミナ膜31までをパターニングする。これにより、下部電極23aのコンタクト領域CR上のこれらの絶縁膜に第3ホール41cが形成されると共に、上部電極25aの上に第4ホール41dが形成される。
【0124】
その後に、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板1を入れ、基板温度500℃、処理時間60分の条件で、キャパシタ誘電体膜24aに対して回復アニールを施す。
【0125】
次に、図6に示す断面構造を得るまでの工程について説明する。
【0126】
まず、第2層間絶縁膜41と第1、第2導電性プラグ61a、61bのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約150nmの厚さの窒化チタン膜、約550nmの厚さの銅含有アルミニウム膜、約5nmの厚さのチタン膜、及び約150nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第3、第4ホール41c、41d内にも形成される。
【0127】
そして、フォトリソグラフィとエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ61a、61bに電気的に接続された金属配線62を形成する。
【0128】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度350℃、N2流量20リットル/分、及び処理時間30分の条件で第2層間絶縁膜41をアニールして脱水する。
【0129】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0130】
上記した本実施形態では、図2(b)に示したように、第2強誘電体膜24cとしてスパッタ法によりPZT膜を形成した。
【0131】
これにより、図6の点線円内に示されるように、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が実質的に平坦になるため、各膜24c、25dの相互拡散による常誘電体層が該界面に形成され難くなる。その結果、上記の常誘電体層がキャパシタ強誘電体膜24aにおいて占める割合を低減でき、キャパシタ強誘電体膜24aの大部分を強誘電体で構成することができる。これにより、キャパシタQのスイッチング電荷量を大きくすることができ、低電圧で動作することが可能な次世代のFeRAMに極めて有効なキャパシタQを形成することができる。
【0132】
しかも、第2強誘電体膜24cの上に形成される第1導電性酸化金属膜25dが成膜の時点で結晶化しているので、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が安定し、各膜24c、25dの相互拡散に伴う界面層の形成をより効果的に防止することが可能となる。
【0133】
(2)第2実施形態
図7〜図18は、本実施形態に係る半導体装置の製造途中の断面図である。
【0134】
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
【0135】
最初に、図7(a)に示す断面構造を得るまでの工程について説明する。
【0136】
まず、n型又はp型のシリコン基板1表面に、トランジスタの活性領域を画定するSTI用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜2とする。なお、素子分離構造はSTIに限られず、LOCOS法で素子分離絶縁膜2を形成してもよい。
【0137】
次に、第1実施形態の図1(a)と同じ工程を行うことにより、シリコン基板1の活性領域に、ゲート絶縁膜4、ゲート電極5、及び第1、第2ソース/ドレイン領域8a、8b等によって構成される第1、第2MOSトランジスタTR1、TR2を形成する。
【0138】
続いて、プラズマCVD法により、シリコン基板1の上側全面に窒化シリコン(SiN)膜を厚さ約80nmに形成し、それをカバー絶縁膜10とする。次いで、このカバー絶縁膜10の上に、TEOSガスを使用するプラズマCVD法により第1層間絶縁膜11として酸化シリコン膜を厚さ約1000nmに形成する。
【0139】
次いで、第1層間絶縁膜11の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第1層間絶縁膜11の厚さは、シリコン基板1の平坦面上で約700nmとなる。
【0140】
そして、フォトリソグラフィによりカバー絶縁膜10と第1層間絶縁膜11とをパターニングして第1、第2ソース/ドレイン領域8a、8bの上に直径が0.25μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第1層間絶縁膜11上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第1、第2導電性プラグ32a、32bとして残す。
【0141】
これらの第1、第2導電性プラグ32a、32bは、それぞれ第1、第2ソース/ドレイン領域8a、8bと電気的に接続される。
【0142】
なお、上記のグルー膜は、厚さ約30nmのチタン膜と厚さ約20nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第1層間絶縁膜11上で約300nmの厚さを有する。
【0143】
ここで、第1、第2導電性プラグ32a、32bは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
【0144】
そこで、各導電性プラグ32a、32bの酸化を防ぐ酸化防止絶縁膜14として、これらのプラグ32a、32bと第1層間絶縁膜11の上にプラズマCVD法により酸窒化シリコン膜を厚さ約130nmに形成する。
【0145】
なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜14として形成してもよい。
【0146】
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜14の上に酸化シリコン膜を厚さ約300nmに形成し、この酸化シリコン膜を下地絶縁膜15とする。
【0147】
次に、図7(b)に示す断面構造を得るまでの工程について説明する。
【0148】
まず、下地絶縁膜15と酸化防止絶縁膜14とをパターニングすることにより、第1導電性プラグ32aの上方のこれらの絶縁膜に第1ホール15aを形成する。
【0149】
次いで、この第1ホール15a内と下地絶縁膜15の上にスパッタ法によりグルー膜35として窒化チタン膜を形成する。
【0150】
更に、CVD法を用いて、このグルー膜35の上にプラグ用導電膜36としてタングステン膜を形成し、このプラグ用導電膜36で第1ホール15aを完全に埋め込む。
【0151】
続いて、図7(c)に示すように、下地絶縁膜15の上の余分なグルー膜35とプラグ用導電膜36とをCMP法により研磨して除去する。これにより、グルー膜35とプラグ用導電膜36は、第1導電性プラグ32aと電気的に接続された第3導電性プラグ36aとして第1ホール15a内に残される。
【0152】
このCMPでは、研磨対象であるグルー膜35とプラグ用導電膜36の研磨速度が下地の下地絶縁膜15よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜15上に研磨残を残さないために、このCMPの研磨量は各膜35、36の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【0153】
次に、図8(a)に示すように、酸化シリコンよりなる下地絶縁膜15を窒素含有プラズマ、例えばアンモニア(NH3)プラズマに曝し、下地絶縁膜15の表面の酸素原子にNH基を結合させる。
【0154】
このアンモニアプラズマ処理では、例えば、シリコン基板1に対して約9mm(350mils)だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、266Pa(2Torr)の圧力下において基板温度を400℃に保持しながら、チャンバ内にアンモニアガスを350sccmの流量で供給し、シリコン基板1側に13.56MHzの高周波電力を100Wのパワーで、また上記の対向電極に350kHzの高周波電力を55Wのパワーで60秒間供給することにより処理が行われる。
【0155】
続いて、図8(b)に示すように、下地絶縁膜15と第3導電性プラグ36aのそれぞれの上にチタン膜を厚さ約20nmに形成し、このチタン膜を導電性密着膜16とする。
【0156】
この導電性密着膜16の成膜条件は特に限定されないが、本実施形態では、シリコン基板1とチタンターゲットとの距離が60mmに設定されたスパッタチャンバを用いて、0.15Paのアルゴン雰囲気中で基板温度を20℃にする。そして、2.6kWのDC電力をチャンバに5秒間供給することにより、チタンよりなる導電性密着膜16を形成する。
【0157】
ここで、アンモニアプラズマ処理(図8(a)参照)を予め行い、下地絶縁膜15の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜15上に堆積したチタン原子は下地絶縁膜15表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜15の表面を自在に移動できるようになり、(002)方向に強く自己配向したチタンよりなる導電性密着膜16を形成することが可能となる。
【0158】
その後に、導電性密着膜16に対し、窒素雰囲気中において基板温度を650℃、処理時間を60秒とするRTA(Rapid Thermal Anneal)を行う。これにより、チタンよりなる導電性密着膜16が窒化され、(111)方向に配向した窒化チタンで導電性密着膜16が構成されることになる。
【0159】
なお、導電性密着膜16の材料は窒化チタンに限定されない。導電性密着膜16は、チタン、窒化チタン、プラチナ、イリジウム、レニウム、ルテニウム、パラジウム、ロジウム及びオスミウムのいずれか、又はこれらの合金で構成され得る。また、酸化プラチナ、酸化イリジウム、酸化ルテニウム、及び酸化パラジウムのいずれかで導電性密着膜16を構成してもよい。
【0160】
次に、図9(a)に示すように、この導電性密着膜16の上に導電性酸素バリア膜17として窒化チタンアルミニウム(TiAlN)膜を反応性スパッタ法で100nmの厚さに形成する。
【0161】
窒化チタンアルミニウムよりなる導電性酸素バリア膜17は、酸素透過防止機能に優れており、その下の第3導電性プラグ36aが酸化してコンタクト不良が発生するのを防止する役割を担う。
【0162】
この導電性酸素バリア膜17の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を40sccm、100sccmにし、253.3Paの圧力下、400℃の基板温度、そして1.0kWのスパッタパワーで導電性酸素バリア膜17を形成する。
【0163】
更に、導電性酸素バリア膜17の材料は窒化チタンアルミニウムに限定されない。導電性酸素バリア膜17は、窒化チタンアルミニウム、酸窒化チタンアルミニウム(TiAlON)、窒化タンタルアルミニウム(TaAlN)、及び酸窒化タンタルアルミニウム(TaAlON)のいずれかで構成され得る。
【0164】
その導電性酸素バリア膜17は、導電性密着膜16によって下地との密着強度が高められる。なお、密着強度が問題にならないなら、導電性密着膜16を省いてもよい。その場合は、第3導電性プラグ36aと下地絶縁膜15のそれぞれの上面に導電性酸素バリア膜17が直接形成されることになる。
【0165】
続いて、図9(b)に示すように、導電性バリア膜17の上に、スパッタ法により第1導電膜23としてイリジウム膜を厚さ約100nmに形成する。このイリジウム膜の成膜条件は特に限定されないが、本実施形態ではスパッタガスとしてアルゴンガスを用い、スパッタ雰囲気に0.5kWのスパッタパワーを印加しながら、0.11Paの圧力の下で、基板温度を500℃にしてイリジウム膜を形成する。
【0166】
その後に、アルゴン雰囲気中で基板温度を650℃以上にするRTAを第1導電膜23に対して60秒間行う。このRTAにより、第1導電膜23と導電性酸素バリア膜17との密着性が向上すると共に、第1導電膜23の結晶性も改善される。なお、アルゴン雰囲気に代えて、窒素雰囲気でこのRTAを行ってもよい。
【0167】
次に、図10(a)に示す断面構造を得るまでの工程について説明する。
【0168】
まず、次に、図10(a)に示すように、第1導電膜23の上にMOCVD法によりPZT膜を厚さ約80nmに形成し、このPZT膜を主強誘電体膜24dとする。
【0169】
そのMOCVD法は次のようにして行われる。
【0170】
まず、不図示の反応容器内のサセプタ上にシリコン基板1を載せる。
【0171】
次いで、反応容器内に酸素を導入すると共に、シリコン基板1を昇温し、基板温度を620℃程度に安定させる。
【0172】
そして、気化されたTHF溶媒を反応容器に導入する。これにより、第1導電膜23は溶媒ガスの雰囲気に曝されることになる。
【0173】
このように、原料ガスの供給前に溶媒ガスを供給することで、気化器や配管等で原料ガスが固化するのを防止でき、配管詰まり等を回避することができる。なお、THFに代えて、気化した酢酸ブチルを溶媒ガスとして用いてもよい。
【0174】
更に、Pb、Zr、及びTiの各液体原料を気化器において気化して原料ガスを作製し、各原料ガスを反応容器内に導入することで、PZT膜の成膜を開始する。
【0175】
ここで、各液体原料は、例えば、Pb(DPM)2(化学式Pb(C11H19O2)2))、Zr(dmhd)4(化学式Zr(C9H15O2)4)、及びTi(O−iOr)2(DPM)2(化学式Ti(C3H7O)2(C11H19O2)2)のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも0.3mol/lの濃度で溶解することで作製され得る。また、気化された原料ガスの流量は特に限定されないが、本実施形態では、上記核液体原料を気化器にそれぞれ0.326ml/分、0.200ml/分、及び0.200ml/分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。
【0176】
そして、圧力が665Pa(5Torr)の下で、このような状態を約620秒間維持することにより、上記したPZT膜が80nmの厚さに形成される。
【0177】
このようにMOCVD法で形成された主強誘電体膜24dは、成膜の時点で既に結晶化しており、その配向の向きが(111)方向に揃っているため、主強誘電体膜24dを結晶化させるための結晶化アニールは不要である。
【0178】
また、MOCVD法を用いると、主強誘電体膜24dを薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。このような利点は、キャパシタの高集積化に有利な本実施形態のスタック型のFeRAMにおいて特に得られ易い。
【0179】
ここで、MOCVD法では、成膜のためにシリコン基板1を高温に加熱することが必要であるが、その熱によって第1導電膜23の構成元素が主強誘電体膜24dに熱拡散すると、スイッチング電荷量等の主強誘電体膜24dの強誘電体特性が劣化してしまう。このような問題は、第1導電膜23としてプラチナ膜を形成する場合に顕著に発生するので、プラチナ膜を第1導電膜23として形成するのは避けた方がよい。
【0180】
一方、本実施形態のようにイリジウムで第1導電膜23を構成すると、熱拡散による主強誘電体膜24dの劣化は殆ど見られない。また、ルテニウムで第1導電膜23を構成しても、熱拡散に伴う強誘電体膜24dの劣化を防止できる。
【0181】
従って、MOCVD法で主強誘電体膜24dを形成する場合は、イリジウム又はルテニウムのいずれかが上面に表出する導電膜を第1導電膜23として形成するのが好ましい。或いは、SrRuO3及びLaSrCoO3のいずれかが上面に表出した導電膜を第1導電膜23として形成しても、上記のような主強誘電体膜24dの劣化を防止できる。
【0182】
ところで、上記のように主強誘電体膜24dが結晶化していると、その結晶粒を反映した凹凸が主強誘電体膜24dの上面に形成される。そのような凹凸が形成されたままだと、後述の上部電極から主強誘電体膜24dに対して均一に電圧を印加できないという不都合がある。
【0183】
そこで、本実施形態では、主強誘電体膜24dの上にゾル・ゲル法で副強誘電体膜24eを約20nmの厚さに形成し、主強誘電体膜24dの上面の凹凸を副強誘電体膜24eで埋め込むようにする。
【0184】
ゾル・ゲル法では、溶液の塗布により膜を形成するので、副強誘電体膜24eの上面に形成される凹凸は、図示のようにMOCVD法で形成された主強誘電体膜24dの上面の凹凸よりも小さくなる。典型的には、主強誘電体膜24dのRMS(表面粗さ)は10nm程度であるが、副強誘電体膜24eのRMSは6〜7nm程度となる。
【0185】
また、ゾル・ゲル法による副強誘電体膜24eの形成は、第1実施形態で説明した第1強誘電体膜24bと同じ条件で行われ、Pb、La、Zr、及びTiの各前駆体を10重量%の濃度でブタノール溶媒に溶解してなる溶液が使用される。そして、スピンコート法によりこの溶液を主強誘電体膜24d上に塗布してPLZT塗膜を一層だけ形成した後、常圧の酸素雰囲気中において基板温度を200〜450℃、例えば240℃とするベークを約5分間行い、上記の副強誘電体膜24eを得る。
【0186】
以上により、主強誘電体膜24dと副強誘電体膜24eとで構成される第1強誘電体膜24bが第1導電膜23の上に形成されたことになる。
【0187】
このうち、ゾル・ゲル法で形成された副強誘電体膜24eは、主強誘電体膜24dの上面の凹凸を埋め込む目的で形成されるため、その厚さを主強誘電体膜24dよりも薄くし、主強誘電体膜24dを主にして第1強誘電体膜24bを構成するのが好ましい。
【0188】
なお、ゾル・ゲル法により形成される副強誘電体膜24eはPLZT膜に限定されない。
【0189】
PLZTと同様のABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ)を有する強誘電性材料で副強誘電体膜24eを構成してもよい。
【0190】
更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も副強誘電体膜24eの構成材料として使用し得る。
【0191】
また、主強誘電体膜24dについては、MOD(Metal Organic Deposition)法により形成してもよい。
【0192】
ここで、ゾル・ゲル法により形成された副強誘電体膜24eは、成膜の時点では結晶化していないので、このままでは強誘電体特性に乏しい。
【0193】
そこで、次の工程では、図10(b)に示すように、酸素含有雰囲気中において副強誘電体膜24eに対して結晶化アニールを行い、副強誘電体膜24eを結晶化させる。
【0194】
その結晶化アニールは常圧RTAにより行われる。そして、流量が共に1000sccmの酸素とアルゴンとをアニール雰囲気中に供給し、30〜120秒、例えば90秒の処理時間で結晶化アニールを行う。
【0195】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を40〜150℃/分とする。副強誘電体膜24eの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば125℃/分とするのが好ましい。
【0196】
また、この結晶化アニールにおける最高基板温度が高すぎると、第1実施形態で説明したSurface Layerが副強誘電体膜24eに形成され、副強誘電体膜24eと主強誘電体膜24dのそれぞれの結晶粒が繋がらなくなる恐れがある。
【0197】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を副強誘電体膜24eの結晶化温度とし、且つその上限を結晶化温度よりも60℃高い温度とするのが好ましい。本実施形態では最高基板温度を500〜560℃、例えば550℃とする。
【0198】
このように最高基板温度の下限を比較的低温にすることで、副強誘電体膜24eの下面から結晶化が進むようになるので、副強誘電体膜24eの結晶粒が主強誘電体膜24dの結晶粒を引継ぐようになり、各強誘電体膜24d、24eの間に界面が発生し難くなると共に、副強誘電体膜24eの凹凸も抑えられるようになる。
【0199】
続いて、図11(a)に示すように、第1強誘電体膜24bの上に、第2強誘電体膜24cとしてスパッタ法によりPZT膜を形成する。この第2強誘電体膜24cの厚さは、第1強誘電体膜24cよりも薄い1〜50nm、より好ましくは10〜30nmとするのが好ましい。
【0200】
ここで、第1実施形態で説明したように、第2強誘電体膜24cの成膜時にストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかを添加元素として0.1〜5mol%の濃度でPZTに添加することにより、第2強誘電体膜24cの強誘電体特性を向上させるのが好ましい。本実施形態では、カルシウム、ランタン、及びストロンチウムをそれぞれ5mol%、2mol%、及び2.5mol%の濃度でPZTにドープする。
【0201】
以上により、第1強誘電体膜24bと第2強誘電体膜24cとで構成される強誘電体膜24が第1導電膜23の上に形成されたことになる。
【0202】
上記のように第2強誘電体膜24cを第1強誘電体膜24bよりも薄く形成する理由は、第1実施形態で説明したように、強誘電体膜24の大半の強誘電体特性が第1強誘電体膜24によって担われており、第2強誘電体膜24cは強誘電体膜24の上面を平坦化しさえすればよいからである。
【0203】
続いて、図11(b)に示すように、シリコン基板1を加熱しながら強誘電体膜24の上に第1導電性酸化金属膜25dとしてスパッタ法で酸化イリジウム膜を厚さ約25nmに形成する。第1実施形態で説明したように、このようにシリコン基板1を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
【0204】
その第1導電性酸化金属膜25dの成膜条件は特に限定されない。本実施形態では、基板温度を300℃に保持しながら、イリジウムターゲットを用いて、流量が140sccmの酸素と流量が60sccmのアルゴンガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを1kW〜2kWとする。
【0205】
ここで、強誘電体膜24は、第1導電性酸化金属膜25dをスパッタ法で形成した際に、スパッタガスによってダメージを受けていると共に膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
【0206】
そこで、上記の第1導電性酸化金属膜25dを形成した後に、アルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた強誘電体膜24のダメージを回復させると共に、第1強誘電体膜24の酸素欠損を補償する。
【0207】
このRTAの条件は特に限定されない。本実施形態では、基板温度を725℃にし、処理時間を60秒とする。また、アルゴンと酸素の流量をそれぞれ2000sccm、20sccmとする。第1実施形態と同様に、このRTAにおける酸化性ガスとしては、酸素ガスの他に、オゾンガス又は二酸化窒素ガスもある。
【0208】
ここで、第1導電性酸化金属膜25dが成膜の時点で結晶化しているため、その結晶粒を反映して第1導電性酸化金属膜25dと強誘電体膜24との界面には凹凸が形成されているが、このRTAによってその凹凸が平坦化されるという利点も得られる。
【0209】
次に、基板温度を室温に維持しながら、スパッタ法により第1導電性酸化金属膜25dの上に第2導電性酸化金属膜25eとして酸化イリジウム膜を厚さ約100〜300nm、例えば200nmに形成する。その第2導電性酸化金属膜25eは、圧力が0.8Paのアルゴン雰囲気中、スパッタパワーを1.0kWにし、成膜時間を79秒とすることで形成される。
【0210】
ここで、高い成膜温度で結晶化された第1導電性酸化金属膜25dとは異なり、基板温度を室温とするスパッタ法で形成された第2導電性酸化金属膜25eはアモルファス状態になる。
【0211】
この第2導電性酸化金属膜25eは強誘電体膜24の劣化を防止するために形成されるものであり、第2導電性酸化金属膜25eを構成する酸化イリジウムの酸化数をなるべく大きくし、第2導電性酸化金属膜25eの水分に対する還元作用を抑えるのが好ましい。このように酸化数を大きくするには、第1導電性酸化金属膜25dの成膜時と比較して、スパッタガスにおける酸素の流量比を高めればよい。これにより、イリジウムターゲットから飛来したイリジウム粒がスパッタ雰囲気中において十分に酸化され、化学量論的組成(IrO2)に近い酸化数の酸化イリジウム膜を形成することができる。
【0212】
このような第2導電性酸化金属膜25eと第1導電性酸化金属膜25dにより、図示のように導電性酸化金属膜25bが構成される。
【0213】
なお、第1、第2導電性酸化金属膜25d、25eの構成材料は酸化イリジウムに限定されない。第1、第2導電性酸化金属膜25d、25eは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して導電性酸化金属膜25bとしてもよい。
【0214】
続いて、図12(a)に示すように、導電性酸化金属膜25bの上に、導電性向上膜25cとしてイリジウム膜をスパッタ法により厚さ50nm〜100nmに形成する。そのスパッタ法は、圧力が1Paのアルゴン雰囲気中で行われ、1.0kWのスパッタパワーがスパッタ雰囲気に投入される。
【0215】
導電性向上膜25cは、その下の導電性酸化金属膜25bと共に第2導電膜25を構成し、導電性酸化金属膜25bだけでは不足しがちな第2導電膜25の導電性を補う役割を担う。
【0216】
導電性向上膜25cはイリジウム膜に限定されない。導電性向上膜25cは、イリジウム、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれか、又はこれらの酸化物で構成され得る。
【0217】
この後に、シリコン基板1の背面を洗浄する。
【0218】
次に、図12(b)に示すように、第2導電膜25の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第1マスク材料層26とする。
【0219】
更に、TEOSガスを使用するプラズマCVD法を用いて、第1マスク材料層26の上に第2マスク材料層27として酸化シリコン膜を形成する。
【0220】
次いで、図13(a)に示すように、第2マスク材料層27を島状にパターニングすることにより第2ハードマスク27aを形成する。
【0221】
次に、図13(b)に示す断面構造を得るまでの工程について説明する。
【0222】
まず、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
【0223】
次いで、第1、第2ハードマスク26a、27aで覆われていない部分の各膜23〜25をドライエッチングによりパターニングする。
【0224】
これにより、第1導電膜23、強誘電体膜24、及び第2導電膜25はそれぞれ下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aとなり、これらによって強誘電体キャパシタQが構成される。
【0225】
そのドライエッチングのガスは特に限定されないが、第1導電膜23と第2導電膜25に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜24に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。なお、これらのガスにC4F8ガスを添加してもよい。
【0226】
また、この第1導電膜23用のエッチングガスに対して導電性酸素バリア膜17はエッチング耐性を有するので、キャパシタQを形成した後でも導電性密着膜16の全面に導電性酸素バリア膜17は残存する。
【0227】
このようにして形成されたキャパシタQは、導電性酸素バリア膜17、導電性密着膜16、及び第3導電性プラグ36aを介して第1導電性プラグ32aと電気的に接続される。
【0228】
続いて、図14(a)に示すように、過酸化水素(H2O2)、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第2ハードマスク27aをウエットエッチングにより除去する。なお、ドライエッチングにより第2ハードマスク27aを除去してもよい。
【0229】
次に、図14(b)に示す断面構造を得るまでの工程について説明する。
【0230】
まず、第1ハードマスク26aをマスクとして用いながら、導電性密着膜16と導電性酸素バリア膜17とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【0231】
また、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去され、上部電極25aの上面が露出する。
【0232】
続いて、図15(a)に示すように、キャパシタQを覆うアルミナ膜を厚さ約20nmに形成し、そのアルミナ膜を第1キャパシタ保護絶縁膜39とする。第1キャパシタ保護絶縁膜39を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第1キャパシタ保護絶縁膜39によってブロックされ、水素によるキャパシタ誘電体膜24aの劣化を防止することができる。
【0233】
ここで、キャパシタ誘電体膜24aは、キャパシタQを形成する際のドライエッチング(図13(b)参照)や、スパッタ法による第1キャパシタ保護絶縁膜39の成膜によってダメージを受けている。
【0234】
そこで、このダメージからキャパシタ誘電体膜24aを回復させる目的で、図15(b)に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜24aに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を550℃〜700℃、例えば650℃とし、約60分間行われる。
【0235】
続いて、図16(a)に示すように、第1キャパシタ保護絶縁膜39の上に、CVD法によりアルミナ膜を厚さ約20nmに形成し、このアルミナ膜を第2キャパシタ保護絶縁膜40とする。
【0236】
次に、図16(b)に示す断面構造を得るまでの工程について説明する。
【0237】
まず、TEOSガスを反応ガスとするプラズマCVDにより、第2キャパシタ保護絶縁膜40の上に第2層間絶縁膜41として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第2層間絶縁膜41の膜厚は特に限定されないが、本実施形態では、シリコン基板1の平坦面上での厚さを1500nmとする。
【0238】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第2層間絶縁膜41として形成してもよい。
【0239】
その後に、CMP法により第2層間絶縁膜41の表面を研磨して平坦化する。
【0240】
更に、第2層間絶縁膜41に対する脱水処理として、第2層間絶縁膜41の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第2層間絶縁膜41内に残留する水分が除去されると共に、第2層間絶縁膜41への水分の再吸収が防止される。
【0241】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【0242】
続いて、第2層間絶縁膜41の上に、スパッタ法により平坦なアルミナ膜を厚さ約20nm〜100nmに形成し、そのアルミナ膜を第3キャパシタ保護絶縁膜42とする。この第3キャパシタ保護絶縁膜42は、平坦化された第2層間絶縁膜41上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第3キャパシタ保護絶縁膜42の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
【0243】
その後に、図17(a)に示すように、TEOSガスを使用するプラズマCVD法を用いて、第3キャパシタ保護絶縁膜42の上に、キャップ絶縁膜43として酸化シリコン膜を300nm〜500nm程度の厚さに形成する。なお、このキャップ絶縁膜43として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
【0244】
次に、図17(b)に示す断面構造を得るまでの工程について説明する。
【0245】
まず、第1〜第3キャパシタ保護絶縁膜39、40、42、第2層間絶縁膜41、キャップ絶縁膜43をパターニングすることにより、上部電極25a上のこれらの膜に第2ホール41aを形成する。
【0246】
次いで、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるため、不図示の炉内にシリコン基板1を入れ、酸素雰囲気中で基板温度を550℃とする回復アニールを約40分間行う。
【0247】
次に、第2導電性プラグ32bの上の第1〜第3キャパシタ保護絶縁膜39、40、42、第2層間絶縁膜41、キャップ絶縁膜43、下地絶縁膜15、及び酸化防止絶縁膜14をパターニングして、これらの膜に第3ホール41bを形成する。
【0248】
なお、このパターニングの際、第2ホール41aは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
【0249】
ここで、もし、これらのホール41a、41bを同時に形成しようとすると、深い第3ホール41bが開口されるまで第2ホール41a内の上部電極25aが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜24aが劣化するという問題が発生する。
【0250】
本実施形態では、上記のように深さの異なる第2、第3ホール41a、41bを別々に形成するので、このような問題を回避することができる。
【0251】
更に、第2ソース/ドレイン領域8b上の第2導電性プラグ32bは、本工程が終了するまで、酸化防止絶縁膜14によって覆われているので、第2導電性プラグ32bを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【0252】
続いて、キャップ絶縁膜43上と第2、第3ホール41a、41b内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
【0253】
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極25aの最上層に形成されたイリジウムよりなる導電性向上膜25c(図15(a)参照)が水素をブロックするので、水素によって導電性酸化金属膜25bが還元されることは無い。
【0254】
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第2、第3ホール41a、41bを完全に埋め込む。
【0255】
そして、キャップ絶縁膜43上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第2、第3ホール41a、41b内にのみ第4、第5導電性プラグ47a、47bとして残す。
【0256】
これらのプラグのうち、第4導電性プラグ47aは、キャパシタQの上部電極25aと電気的に接続される。一方、第5導電性プラグ47bは、第2導電性プラグ32bに電気的に接続され、その第2導電性プラグ32bと共にビット線の一部を構成する。
【0257】
その後に、図18に示すように、キャップ絶縁膜43と各導電性プラグ47a、47bのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線49aとビット線用の導電性パッド49bとを形成する。
【0258】
その金属積層膜として、厚さ60nmのチタン膜、厚さ30nmの窒化チタン膜、厚さ360nmの銅含有アルミニウム膜、厚さ5nmのチタン膜、及び厚さ70nmの窒化チタン膜をこの順に形成する。
【0259】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【0260】
この後は、金属配線と層間絶縁膜とを積層し、五層目金属配線まで形成する工程を行うが、その詳細については省略する。
【0261】
上記した本実施形態では、図18の点線円内に示したように、MOCVD法で形成された主強誘電体膜24dの上に、ゾル・ゲル法により副強誘電体膜24eを形成し、これらの膜で第1強誘電体膜24bを構成した。
【0262】
このうち、MOCVD法で形成された主強誘電体膜24dは、薄膜化してもスイッチング電荷量等の強誘電体特性が低下し難いのでFeRAMの微細化に寄与する。
【0263】
一方、ゾル・ゲル法で形成された副強誘電体膜24eは、PZT結晶粒に起因して主強誘電体膜24dの上面に形成された凹凸を埋め込むことで、上部電極25aからキャパシタ誘電体膜24aに均一に電圧が印加されるようにする役割を担う。
【0264】
更に、第1実施形態と同様に、第1強誘電体膜24bの上にスパッタ法により第2強誘電体膜24cを形成したため、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が実質的に平坦になる。これにより、各膜24c、24dの相互拡散による常誘電体層が該界面に形成され難くなるので、上記の常誘電体層が強誘電体膜24において占める割合を低減でき、キャパシタQのスイッチング電荷量が大きくなる。
【0265】
しかも、第2強誘電体膜24cの上に形成される第1導電性酸化金属膜25dが成膜の時点で結晶化しているので、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が安定する。これにより、各膜24c、25dの相互拡散に伴う界面層の形成をより効果的に防止することができるため、キャパシタQのスイッチング電荷量を更に大きくし易くなる。
【0266】
本願発明者は、本実施形態に従って形成されたキャパシタQにおいて、スイッチング電荷量等の強誘電体特性が実際に向上することを確かめるべく、以下のような調査を行った。
【0267】
図19は、一層目金属配線49aまで形成した場合におけるキャパシタQのスイッチング電荷量Qswを示すグラフである。
【0268】
なお、スイッチング電荷量Qswは次の式(1)で定義される。
【0269】
【数1】
ここで、式(1)におけるP、U、N、Dは、図20の強誘電体のヒステリシスループにおいて次のように定義される。
【0270】
P=Pmax−Prmin
U=Pmax−Prmax
N=Prmax−Pmin
D=Prmin−Pmin
但し、Pmax(Pmin)は最大(最小)分極電荷量、Prmax(Prmin)は最大(最小)残留分極電荷量である。
【0271】
図19における調査では、本実施形態に従って、一辺の長さが0.7μmの正方形の平面形状のキャパシタを5152個集積形成した。図19のグラフの各頂点は、シリコン基板の面内56ポイントでの値を示している。
【0272】
更に、この調査では、比較例として、スパッタ法による第2強誘電体膜24cを形成せずに、第1強誘電体膜24bのみでキャパシタ誘電体膜24aを構成したサンプルについても調査した。
【0273】
図19に示されるように、スパッタ法で第2強誘電体膜24cを形成する本実施形態では、比較例よりもスイッチング電荷量が増加している。このことから、スパッタ法で第2強誘電体膜24cを形成することが実際に強誘電体特性の向上に寄与していることが確認された。
【0274】
図21は、図19と同じサンプルについて、スイッチング電荷量のアシンメトリーASYMを調査して得られたグラフである。
【0275】
なお、アシンメトリーASYMは次の式(2)によって定義される。
【0276】
【数2】
アシンメトリーは、ヒステリシスループの対称性を表す指標であって、0に近い程インプリント特性が良好であることを示す。
【0277】
図21に示されるように、本実施形態では、比較例よりもアシンメトリーが0に近い。この結果より、スパッタ法で第2強誘電体膜24cを形成することが、キャパシタQのヒステリシス特性を向上させることが分かった。
【0278】
図22は、図19と同じサンプルについて、各キャパシタのリーク電流密度を調査して得られたグラフである。
【0279】
なお、図22における「LCAPF+3V」と「LCAPF-3V」は、それぞれ下部電極23aを基準にして上部電極25aに+3Vと−3Vの電圧を印加したことを示す。
【0280】
図22に示されるように、スパッタ法で第2強誘電体膜24cを形成する本実施形態の方が、比較例よりもリーク電流密度が低くなる。これは、リークパスの一因となる第1強誘電体膜24bの結晶粒界が、第2強誘電体膜24cを形成する際にアモルファスなPZTにより埋め込まれるためであると考えられる。
【0281】
一方、図23は、一辺の長さが50μmである正方形の平面形状のキャパシタを孤立して複数形成した場合において、シリコン基板の面内56ポイントにおけるリーク電流密度を調査して得られたグラフである。
【0282】
なお、同図の比較例は、第1強誘電体膜24bのみを形成し、スパッタ法による第2強誘電体膜24cを形成せずに、キャパシタを孤立して複数形成したサンプルでの値を示す。
【0283】
図23に示されるように、このようにキャパシタを孤立して形成する場合であっても、比較例よりも本実施形態の方がリーク電流密度が低くなる。
【0284】
図24は、図19で説明したスイッチング電荷量についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0285】
同図に示されるように、実際の製品に採用される五層目金属配線まで形成しても、比較例よりも本実施形態の方がスイッチング電荷量が大きくなる。
【0286】
また、図25は、図21で説明したスイッチング電荷量のアシンメトリーについての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0287】
これに示されるように、アシンメトリーについても、五層目金属配線まで形成するか否かによらず、本実施形態の方が比較例よりも0に近くなる。
【0288】
図26は、図23で説明したリーク電流密度についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0289】
図26に示されるように、キャパシタを孤立して形成する場合であっても、やはり本実施形態におけるリーク電流密度は比較例よりも小さくなる。
【0290】
図27は、図22で説明したリーク電流密度についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0291】
図27に示されるように、複数のキャパシタを集積形成する場合は、比較例よりもリーク電流密度が大きくなるポイントがある。これは、シリコン基板の周辺におけるキャパシタの一括エッチング(図13(b)参照)の不均一性によるものと考えられる。これらのポイント以外では、本実施形態の方が比較例よりもリーク電流密度が少なくなり、スパッタ法により第2強誘電体膜24cを形成することによる効果が覗える。
【0292】
図28は、五層目金属配線まで形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。なお、キャパシタへの印加電圧とは、上部電極25aと下部電極23aとの間の電圧を指す。
【0293】
また、この調査は、孤立した複数のキャパシタを形成して行われた。そして、比較例として、第2強誘電体膜24cを形成しないサンプルについての調査結果も併記した。
【0294】
図28に示されるように、本実施形態では、低電圧から飽和電圧にわたって比較例よりも高いスイッチング電荷量が得られたと共に、グラフの勾配も大きくなった。このことから、本実施形態のようにスパッタ法により第2強誘電体膜24cを形成することが、低電圧動作が可能な次世代のFeRAMに好適であることが確かめられた。
【0295】
一方、図29は、図28と同じ調査を、5152個のキャパシタが集積形成されたサンプルについて行って得られたグラフである。
【0296】
図29に示されるように、キャパシタを集積形成する場合であっても、やはり本実施形態の方が比較例よりもスイッチング電荷量が大きくなる。
【0297】
図19〜図29を参照して説明したように、スパッタ法で第2強誘電体膜24cを形成する本実施形態の方が比較例よりもキャパシタの特性が良好となった。この理由は次のように考えられる。
【0298】
すなわち、比較例では、ゾル・ゲル法で形成された副強誘電体膜24eと第1導電性酸化金属膜25dとの界面を制御することができない。そのため、これらの膜24e、25dの相互拡散に伴う常誘電体層が上記の界面に厚く形成されるため、強誘電体膜24に印加される電圧がその常誘電体層に印加されてしまい、強誘電体膜24に印加される正味の電圧が低下してしまう。つまり、キャパシタ誘電体膜24aの最上層としてゾル・ゲル法により形成された膜を採用したのでは、上部電極25aとキャパシタ誘電体膜24aとの界面で不必要に電圧が吸収されてしまう。
【0299】
一方、本実施形態では、ゾル・ゲル法で形成された副強誘電体膜24eをキャパシタ誘電体膜24aの最上層とせず、スパッタ法で形成された第2強誘電体膜24cを最上層とした。これにより、上部電極25aとキャパシタ誘電体膜24aとの界面を制御することが可能となり、該界面に形成される常誘電体層が薄くなる。その結果、キャパシタに印加された電圧の大部分をキャパシタ誘電体膜24aに印加することが可能となり、図19〜図29の各調査結果のように、スイッチング電荷量、リーク電流密度、及びアシンメトリー等のキャパシタの強誘電体特性が良好となる。
【0300】
(3)第3実施形態
図30〜図35は、本発明の第3実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第2実施形態で説明した要素には第2実施形態と同じ符号を付し、以下ではその説明を省略する。
【0301】
第2実施形態の図7(c)の工程では、グルー膜35とプラグ用導電膜36とをCMP法により研磨することで第3導電性プラグ36aを形成した。
【0302】
しかしながら、そのCMPで使用されるスラリに対し、グルー膜35とプラグ用導電膜36の研磨速度は下地の下地絶縁膜15よりも速いので、CMPを終了した時点で第3導電性プラグ36aと下地絶縁膜15のそれぞれの上面の高さを合わせるのは難しい。
【0303】
そのため、実際には、図30(a)に示されるように、上記のCMPの後には下地絶縁膜15にリセス15bが形成され、第3導電性プラグ36aの上面の高さが下地絶縁膜15のそれよりも低くなる。そのリセス15bの深さは20〜50nmであり、典型的には50nm程度になる。
【0304】
ところが、このようなリセス15bが存在すると、下部電極23aとキャパシタ誘電体膜24aの配向が乱れ、キャパシタ誘電体膜24aの強誘電体特性が劣化するという問題が発生する。
【0305】
この問題を解決するため、本実施形態では以下のような工程を行う。
【0306】
まず、図30(b)に示すように、下地絶縁膜15に対してアンモニアプラズマ処理を行い、下地絶縁膜15の表面の酸素原子にNH基を結合させる。
【0307】
このアンモニアプラズマ処理は、例えばシリコン基板1に対して約9mm(350mils)だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、266Pa(2Torr)の圧力下において基板温度を400℃に保持しながら、チャンバ内にアンモニアガスを350sccmの流量で供給し、シリコン基板1側に13.56MHzの高周波電力を100Wのパワーで、また上記の対向電極に350kHzの高周波電力を55Wのパワーで60秒間供給することにより処理が行われる。
【0308】
次に、図31(a)に示すように、下地絶縁膜15と第3導電性プラグ36aの上に平坦化用導電膜50としてチタン膜を100〜300nm、例えば約100nmに形成し、この平坦化用導電膜50でリセス15bを完全に埋め込む。
【0309】
この平坦化用導電膜50の成膜条件は特に限定されないが、本実施形態では、シリコン基板1とチタンターゲットとの距離が60mmに設定されたスパッタ装置を用い、圧力が0.15Paのアルゴン雰囲気において、2.6kWのスパッタ用のDCパワーを35秒間印加し、基板温度が室温(20℃)の条件下において平坦化用導電膜50を形成する。
【0310】
また、平坦化用導電膜50を形成する前に、アンモニアプラズマ処理(図30(b))により下地絶縁膜15の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜15上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜15の表面を自在に移動できるようになり、(002)方向に強く自己配向したチタンよりなる平坦化用導電膜50を形成することが可能となる。
【0311】
なお、平坦化用導電膜50はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜50として形成してもよい。
【0312】
その後に、平坦化用導電膜50に対し、窒素雰囲気中で基板温度を650℃とするRTAを行うことで、チタンよりなる平坦化用導電膜50を窒化して、(111)方向に配向した窒化チタンで平坦化用導電膜50を構成する。
【0313】
ここで、第3導電性プラグ36aの周囲の下地絶縁膜15に既述のように形成されたリセス15bを反映して、上記の平坦化用導電膜50の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜50の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
【0314】
そこで、本実施形態では、図30(b)に示すように、CMP法により平坦化用導電膜50の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【0315】
なお、CMP後の平坦化用導電膜50の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜50の厚さの目標値を50〜100nm、より好ましくは50nmとする。
【0316】
ところで、上記のように平坦化用導電膜50に対してCMPを行った後では、平坦化用導電膜50の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜50の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【0317】
このような不都合を回避するために、次の工程では、図32(a)に示すように、平坦化用導電膜50の上面をアンモニアプラズマに曝すことで、平坦化用導電膜50の結晶の歪みがその上の膜に伝わらないようにする。
【0318】
次に、図32(b)に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜50の上に、スパッタ法で導電性密着膜51としてイリジウム膜を形成する。その導電性密着膜51は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば20nm以下、より好ましくは5nm〜10nmの厚さに形成するのが望ましい。
【0319】
続いて、第2実施形態で説明した図8(b)〜図12(a)の工程を行うことにより、図33(a)に示すように、各膜16、17、23〜25を積層する。
【0320】
なお、この工程では、第2実施形態と同じように、主強誘電体膜24dと副強誘電体膜24eとで第1強誘電体膜24bを構成する。このうち、主強誘電体膜24dはMOCVDにより形成され、副強誘電体膜24eはゾル・ゲル法により形成される。
【0321】
そして、この第1強誘電体膜24bの上にスパッタ法で第2強誘電体膜24cを形成することで、図19〜図29に示したような良好な強誘電体特性を持った強誘電体膜24を形成する。
【0322】
また、導電性酸化金属膜25bとしては、スパッタ法により酸化イリジウムよりなる第1、第2導電性酸化金属膜25d、25e(図11(b)参照)の積層膜を形成する。このうち、第1導電性酸化金属膜25dは成膜の時点で既に結晶化しており、その成膜後に、第2実施形態と同じ条件を用いて酸化性ガス含有雰囲気中でRTAを行うことにより、強誘電体膜24cの酸素欠損を補う。
【0323】
続いて、図12(b)及び図13(a)で説明した工程を行うことにより、図33(b)に示すように、第2導電膜25の上に第1マスク材料層26と第2ハードマスク27aとを形成する。
【0324】
次に、図34(a)に示すように、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
【0325】
その後、第1、第2ハードマスク26a、27aで覆われていない部分の第2導電膜25、強誘電体膜24、及び第1導電膜23をドライエッチングする。これにより、下部電極25a、キャパシタ誘電体膜24a、及び上部電極23aを備えたキャパシタQが形成される。
【0326】
そのエッチングでは、第1実施形態と同様に、第1導電膜23と第2導電膜25に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜24に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
【0327】
続いて、図34(b)に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第2ハードマスク27aを除去する。なお、ドライエッチングにより第2ハードマスク27aを除去してもよい。
【0328】
次に、図35(a)に示す断面構造を得るまでの工程について説明する。
【0329】
まず、第1ハードマスク26aをマスクとして用いながら、導電性酸素バリア膜17、下地導電膜16、導電性密着膜51、及び平坦化用導電膜50をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【0330】
また、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去され、上部電極25aの上面が露出する。
【0331】
この後は、第1実施形態で説明した図15(a)〜図18の工程を行うことにより、図35(b)に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【0332】
以上説明した本実施形態によれば、図31(a)を参照して説明したように、CMPにより第3導電性プラグ36aの周囲に発生したリセス15bを平坦化用導電膜50で埋め込み、更にCMPによりその平坦化用導電膜50を平坦化した。
【0333】
これにより、平坦化導電膜50の上方に形成される下部電極23a(図35(b)参照)の平坦性が良好になり、下部電極23aの配向が良好になる。そして、下部電極23aの配向の作用によりキャパシタ誘電体膜24aの配向も向上し、スイッチング電荷量等のキャパシタ誘電体膜24aの強誘電体特性が高められる。
【0334】
(4)第4実施形態
図36は、本実施形態に係る半導体装置の断面図である。
【0335】
本実施形態が第2実施形態と異なる点は、本実施形態では図31(b)のCMP工程において下地絶縁膜15の上面から平坦化用導電膜50を除去し、リセス15b内の第3導電性プラグ36a上にのみ平坦化用導電膜50を残す点である。これ以外の点は、本実施形態も第2実施形態も同じである。
【0336】
このようにCMPにより下地絶縁膜15の上面から平坦化用導電膜50を完全に除去しても、平坦化用導電膜50の膜厚が薄いため、CMP時のオーバー研磨量は少なくて済み、リセス15b内に残された平坦化用導電膜50の上面には凹部が殆ど形成されない。従って、平坦化用導電膜50と下地絶縁膜15のそれぞれの上面が平坦な連続面となるため、下部電極23aとキャパシタ誘電体膜24aの結晶性が良好になる。
【0337】
(5)第5実施形態
図37〜図44は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第2実施形態で説明した要素には第2実施形態と同じ符号を付し、以下ではその説明を省略する。
【0338】
最初に、図37(a)に示す断面構造を得るまでの工程について説明する。
【0339】
まず、第2実施形態の図7(a)で説明した工程に従い、シリコン基板1の上にカバー絶縁膜10と第1層間絶縁膜11とを形成する。そして、これらの絶縁膜をパターニングすることにより、第1ソース/ドレイン領域8aの上にコンタクトホールを形成する。
【0340】
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第1層間絶縁膜11上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第1導電性プラグ32aとして残す。
【0341】
次に、図37(b)に示すように、第1層間絶縁膜11と第1導電性プラグ32aのそれぞれの上にチタン膜を厚さ約20nmに形成し、このチタン膜を下地導電膜16とする。
【0342】
なお、この下地導電膜16を形成する前に、第1層間絶縁膜11と第1導電性プラグ32aのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第1層間絶縁膜11上に堆積したチタン原子が絶縁膜11表面の酸素原子に捕獲され難くなるので、チタン原子が第1層間絶縁膜11の表面を自在に移動できるようになり、(002)方向に強く自己配向したチタンよりなる下地導電膜16を形成することが可能となる。
【0343】
その後に、下地絶縁膜16に対し、窒素雰囲気中において基板温度を650℃、処理時間を60秒とするRTAを行う。これにより、チタンよりなる下地導電膜16が窒化され、(111)方向に配向した窒化チタンで下地導電膜16が構成されることになる。
【0344】
更に、この下地導電膜16の上に導電性酸素バリア膜17として窒化チタンアルミニウム膜を反応性スパッタ法で100nmの厚さに形成する。
【0345】
次に、図37(c)に示すように、導電性酸素バリア膜17の上にスパッタ法によりイリジウム膜を厚さ約100nmに形成し、このイリジウム膜を第1導電膜23とする。なお、この第1導電膜23の成膜条件については、第2実施形態において図9(b)を参照して説明したので、ここでは省略する。
【0346】
続いて、図38(a)に示すように、第2実施形態の図10(a)と同じ工程を行うことにより、PZTよりなる主強誘電体膜24dとPLZTよりなる副強誘電体膜24eとを形成する。第2実施形態で説明したように、主強誘電体膜24dはMOCVD法で80nm程度の厚さに形成され、副強誘電体膜24eは、主強誘電体膜24dの上面の凹凸を埋め込むためにゾル・ゲル法で20nm程度の厚さに形成される。
【0347】
そして、これら主強誘電体膜24dと副強誘電体膜24eとにより第1強誘電体膜24bが構成される。
【0348】
次に、図38(b)に示すように、酸素含有雰囲気中において副強誘電体膜24eに対して結晶化アニールを行い、副強誘電体膜24eを結晶化させる。この結晶化アニールの条件は、第2実施形態において図10(b)を参照して説明したのでここでは省略する。
【0349】
続いて、図39(a)に示すように、第1強誘電体膜24bの上に、第2強誘電体膜24cとしてスパッタ法によりPZT膜を1〜50nmの厚さ、より好ましくは10〜30nmの厚さに形成する。
【0350】
ここまでの工程により、第1導電膜23の上には、第1強誘電体膜24bと第2強誘電体膜24cとで構成される強誘電体膜24が形成されたことになる。
【0351】
第1実施形態で説明したように、第2強誘電体膜24cは強誘電体膜24の上面の平坦化の目的で形成されるものであるから、その厚さを第1強誘電体膜24bよりも薄くし、強誘電体特性の大半を第1強誘電体膜24bに担わせるのが好ましい。
【0352】
次に、図39(b)に示すように、第2実施形態の図11(b)と同じ工程を行うことにより、強誘電体膜24の上に導電性酸化金属膜25bを形成する。第2実施形態で説明したように、その導電性酸化金属膜25dは、成膜の時点で結晶化した第1導電性酸化金属膜25dとアモルファスな第2導電性酸化金属膜25eとで構成される。そして、第1導電性酸化金属膜25dを形成した後には、酸化性ガス含有雰囲気中で該第1導電性酸化金属膜25dに対してRTAを行うことにより、強誘電体膜24の酸素欠損を補うと共に、第1導電性酸化金属膜25dを完全に結晶化させる。このRTAの条件は第2実施形態で説明したので省略する。
【0353】
次に、図40(a)に示すように、導電性酸化金属膜25bの上に、導電性向上膜25cとしてイリジウム膜をスパッタ法により厚さ50nm〜100nmに形成し、この導電性向上膜25cと導電性酸化金属膜25dとを第2導電膜25とする。
【0354】
次に、図40(b)に示すように、スパッタ法で第2導電膜25の上に窒化チタンよりなる第1マスク材料層26を形成する。
【0355】
また、TEOSガスを使用するプラズマCVD法を用いて第1マスク材料層36の上に酸化シリコン膜を形成し、その酸化シリコン膜をパターニングして第2ハードマスク27aを形成する。
【0356】
続いて、図41(a)に示すように、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
【0357】
次いで、第1、第2ハードマスク26a、27aで覆われていない部分の第2導電膜25、強誘電体膜24、及び第1導電膜23をドライエッチングする。これにより、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aを備えたキャパシタQが形成される。
【0358】
なお、このドライエッチングの条件は、第2実施形態で図13(b)を参照して説明したので省略する。
【0359】
また、上記のドライエッチングを行っても、導電性酸素バリア膜17はエッチングされずに下地導電膜16の全面に残存する。
【0360】
次に、図41(b)に示すように、ウエットエッチング又はドライエッチングにより第2ハードマスク27aを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
【0361】
続いて、図42(a)に示す断面構造を得るまでの工程について説明する。
【0362】
まず、第1ハードマスク26aをマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、下地導電膜16と導電性酸素バリア膜17とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
【0363】
なお、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去され、上部電極25aの上面が露出する。
【0364】
次に、図42(b)に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板1の上側全面に、第1キャパシタ保護絶縁膜39としてアルミナ膜を厚さ約20nmに形成する。
【0365】
そして、キャパシタQを形成する際のドライエッチング(図41(a)参照)や、スパッタ法による第1キャパシタ保護絶縁膜39の成膜時にキャパシタ誘電体膜24aが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜24aに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を550℃〜700℃、例えば650℃とし、約60分間行われる。
【0366】
その後に、第1キャパシタ保護絶縁膜39の上に、CVD法によりアルミナ膜を厚さ約20nmに形成し、このアルミナ膜を第2キャパシタ保護絶縁膜40とする。
【0367】
次いで、図43(a)に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第2キャパシタ保護絶縁膜40の上に第2層間絶縁膜41として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第2層間絶縁膜41は、シリコン基板1の平坦面上で1500nmの厚さを有する。
【0368】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第2層間絶縁膜41として形成してもよい。
【0369】
その後に、CMP法により第2層間絶縁膜41の表面を研磨して平坦化する。
【0370】
次に、図43(b)に示す断面構造を得るまでの工程について説明する。
【0371】
まず、第2層間絶縁膜41の表面をN2Oプラズマに曝すことにより、第2層間絶縁膜41内に残留する水分を除去すると共に、第2層間絶縁膜41への水分の再吸収を防止する。
【0372】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【0373】
次いで、カバー絶縁膜10、第1、第2層間絶縁膜11、41、及び第1、第2キャパシタ保護絶縁膜39、40をパターニングすることにより、第2ソース/ドレイン領域8bの上のこれらの絶縁膜に第1ホール41cを形成する。
【0374】
そして、この第1ホール41c内にグルー膜とタングステン膜とを順に形成した後、第2層間絶縁膜41上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第1ホール41c内にのみ第2導電性プラグ54として残す。
【0375】
その第2導電性プラグ54は、ビット線の一部を構成し、第2ソース/ドレイン領域8bと電気的に接続される。
【0376】
ところで、第2導電性プラグ54は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
【0377】
そこで、第2導電性プラグ54の酸化を防止するため、第2層間絶縁膜41と第2導電性プラグ54のそれぞれの上面に酸窒化シリコン膜を厚さ約100nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜55とする。
【0378】
次に、図44(a)に示すように、第1、第2キャパシタ保護絶縁膜39、40、第2層間絶縁膜41、及び酸化防止絶縁膜55をパターニングすることにより、上部電極25aの上のこれらの絶縁膜に第2ホール41dを形成する。
【0379】
この第2ホール41dを形成した後、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第2導電性プラグ54の酸化は酸化防止絶縁膜55によって防止される。
【0380】
この後に、酸化防止絶縁膜55をエッチバックして除去する。
【0381】
続いて、図44(b)に示すように、第2層間絶縁膜41と第2導電性プラグ54のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線57aとビット線用の導電性パッド57bとを形成する。
【0382】
その金属積層膜は、例えば、厚さ60nmのチタン膜、厚さ30nmの窒化チタン膜、厚さ400nmの銅含有アルミニウム膜、厚さ5nmのチタン膜、及び厚さ70nmの窒化チタン膜をこの順に形成してなる。
【0383】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【0384】
上記した本実施形態では、第2実施形態の第3導電性プラグ36aや下地絶縁膜15を形成しないので、第2実施形態と比較して工程の簡略化が図られる。
【0385】
更に、第2ソース/ドレイン領域8b上でビット線の一部を構成する第2導電性プラグ54が一段しかないので、二段の導電性プラグ32b、47bを形成する第2実施形態よりも簡単な構造となる。
【0386】
以下に、本発明の特徴を付記する。
【0387】
(付記1) 半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、第1強誘電体膜と、添加元素がドープされた第2強誘電体膜とを順に形成してなり、前記第2強誘電体膜が前記第1強誘電体膜よりも薄く、且つ、前記第2強誘電体膜と前記上部電極との界面が実質的に平坦であることを特徴とする半導体装置。
【0388】
(付記2) 前記第1強誘電体膜は、前記添加元素がドープされていない主強誘電体膜と、前記主強誘電体膜の上面の凹凸を埋め込み、且つ該主強誘電体膜よりも薄い副強誘電体膜とを有することを特徴とする付記1に記載の半導体装置。
【0389】
(付記3) 前記副強誘電体膜の上面の凹凸は、前記主強誘電体膜の前記凹凸よりも小さいことを特徴とする付記2に記載の半導体装置。
【0390】
(付記4) 半導体基板の上方に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、スパッタ法により第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記第1、第2強誘電体膜、及び前記第2導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0391】
(付記5) 前記第2強誘電体膜を形成する工程において、前記第1強誘電体膜よりも薄く前記第2強誘電体膜を形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0392】
(付記6) 前記第2強誘電体膜を形成する工程において、該第2強誘電体膜を1nm〜40nmの厚さに形成することを特徴とする付記5に記載の半導体装置の製造方法。
【0393】
(付記7) 前記第2強誘電体膜を形成する工程において、ストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかの元素が添加元素としてドープされたPZT膜を前記第2強誘電体膜として形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0394】
(付記8) 前記添加元素のドープ量は、前記元素毎に5mol%以下であることを特徴とする付記7に記載の半導体装置の製造方法。
【0395】
(付記9) 前記第1強誘電体膜を形成する工程において、ゾル・ゲル法により単層の前記第1強誘電体膜を形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0396】
(付記10) 前記第1導電膜を形成する工程において、プラチナ、パラジウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する導電膜を前記第1導電膜として形成し、
前記第1強誘電体膜を形成する工程において、該第1強誘電体膜を前記第1導電膜の上に直接形成することを特徴とする付記9に記載の半導体装置。
【0397】
(付記11) 前記第1強誘電体膜を形成する工程は、
MOCVD法又はMOD法により主強誘電体膜を形成する工程と、
前記主強誘電体膜の上にゾル・ゲル法により副強誘電体膜を形成する工程とを更に有する付記4に記載の半導体装置の製造方法。
【0398】
(付記12) 前記主強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第1導電膜を曝すことを特徴とする付記11に記載の半導体装置の製造方法。
【0399】
(付記13) 前記副強誘電体膜を形成する工程において、前記主強誘電体膜よりも薄く前記副強誘電体膜を形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0400】
(付記14) 前記第1導電膜を形成する工程において、イリジウム、ルテニウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する導電膜を前記第1導電膜として形成し、
前記主強誘電体膜を形成する工程において、該主強誘電体膜を前記第1導電膜の上に直接形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0401】
(付記15) 前記第2導電膜を形成する工程は、
前記第2強誘電体膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、成膜の時点で結晶化した第1導電性酸化金属膜を形成する工程と、
酸化性ガス雰囲気中において、前記第1導電性酸化金属膜に対してアニールを行う工程と、
前記第1導電性酸化金属膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、第2導電性酸化金属膜を形成する工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0402】
(付記16) 前記第2導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素の流量比を、前記第1導電性酸化金属膜を形成する工程におけるよりも大きくすることを特徴とする付記15に記載の半導体装置の製造方法。
【0403】
(付記17) 前記半導体基板に第1不純物拡散領域を形成する工程と、
前記第1不純物拡散領域の上方の前記第1層間絶縁膜に第1ホールを形成する工程と、
前記第1ホール内に、前記第1不純物拡散領域と電気的に接続された第1導電性プラグを形成する工程とを有し、
前記第1導電膜を形成する工程において、前記第1導電性プラグの上にも該第1導電膜を形成し、
前記キャパシタを形成する工程において、前記第1導電性プラグの上に該キャパシタを形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0404】
(付記18) 前記第1層間絶縁膜と前記第1導電性プラグの上に下地絶縁膜を形成する工程と、
前記第1導電性プラグの上の前記下地絶縁膜に第2ホールを形成する工程と、
前記第2ホールに、前記第1導電性プラグと電気的に接続された第2導電性プラグを形成する工程と、
前記第2導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記第1導電膜を形成する工程において、前記平坦化された平坦化用導電膜の上に該第1導電膜を形成することを特徴とする付記17に記載の半導体装置の製造方法。
【0405】
(付記19) 前記平坦化用導電膜を平坦化する工程において、該平坦化用導電膜を研磨することにより、前記第2導電性プラグの上にのみ該平坦化用導電膜を残すことを特徴とする付記18に記載の半導体装置の製造方法。
【0406】
(付記20) 前記半導体基板に第2不純物拡散領域を形成する工程と、
前記キャパシタを覆う第2層間絶縁膜を形成する工程と、
前記第2不純物拡散領域の上の前記第1層間絶縁膜及び前記第2層間絶縁膜に第3ホールを形成する工程と、
前記第3ホール内に、前記第2不純物拡散領域と電気的に接続された第3導電性プラグを形成する工程とを更に有することを特徴とする付記17に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0407】
【図1】図1(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図2】図2(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図3】図3(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図4】図4(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図5】図5(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図6】図6は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図7】図7(a)〜(c)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図8】図8(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図9】図9(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図10】図10(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図11】図11(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図12】図12(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図13】図13(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図14】図14(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その8)である。
【図15】図15(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その9)である。
【図16】図16(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その10)である。
【図17】図17(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図18】図18は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図19】図19は、一層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量を示すグラフである。
【図20】図20は、強誘電体のヒステリシスループを示す図である。
【図21】図21は、キャパシタのスイッチング電荷量のアシンメトリーを調査して得られたグラフである。
【図22】図22は、キャパシタのリーク電流密度を調査して得られたグラフである。
【図23】図23は、孤立した複数のキャパシタのリーク電流密度を調査して得られたグラフである。
【図24】図24は、五層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量を調査して得られたグラフである。
【図25】図25は、五層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量のアシンメトリーを調査して得られたグラフである。
【図26】図26は、五層目金属配線まで形成した場合におけるキャパシタのリーク電流密度を調査して得られたグラフである。
【図27】図27は、複数のキャパシタを集積形成した場合においてリーク電流密度を調査して得られたグラフである。
【図28】図28は、孤立した複数のキャパシタを形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図29】図29は、複数のキャパシタを集積形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図30】図30(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図31】図31(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図32】図32(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図33】図33(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図34】図34(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図35】図35(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図36】図36は、本発明の第4実施形態に係る半導体装置の断面図である。
【図37】図37(a)〜(c)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図38】図38(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図39】図39(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図40】図40(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図41】図41(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図42】図42(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図43】図43(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図44】図44(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その8)である。
【符号の説明】
【0408】
1…シリコン基板、2…素子分離絶縁膜、3…pウェル、4…ゲート絶縁膜、5…ゲート電極、6a、6b…第1、第2ソース/ドレインエクステンション、7…絶縁性サイドウォール、8a、8b…第1、第2ソース/ドレイン領域、10…カバー絶縁膜、11…第1層間絶縁膜、12…下部電極密着膜、14…酸化防止絶縁膜、15…下地絶縁膜、16…導電性密着膜、17…導電性酸素バリア膜、23…第1導電膜、23a…下部電極、24…強誘電体膜、24a…キャパシタ誘電体膜、24b…第1強誘電体膜、24c…第2強誘電体膜、24d…主強誘電体膜、24e…副強誘電体膜、25…第2導電膜、25a…上部電極、25b…酸化金属膜、25c…導電性向上膜、25d…第1導電性酸化金属膜、25e…第2導電性酸化金属膜、26…第1マスク材料層、26a…第1ハードマスク、27…第2マスク材料層、27a…第2ハードマスク、32a、32b…第1、第2導電性プラグ、35…グルー膜、36…プラグ用導電膜、36a…第3導電性プラグ、39…第1キャパシタ保護絶縁膜、40…第2キャパシタ保護絶縁膜、41…第2層間絶縁膜、42…第3キャパシタ保護絶縁膜、43…キャップ絶縁膜、47a、47b…第4、第5導電性プラグ、49a、57a…金属配線、49b、57b…導電性パッド、50…平坦化用導電膜、51…導電性密着膜、54…第2導電性プラグ、55…酸化防止絶縁膜、61a、61b…第1、第2導電性プラグ、62…導電性プラグ。
【技術分野】
【0001】
本発明は半導体装置とその製造方法に関する。
【背景技術】
【0002】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり保存したりすることが可能な不揮発性メモリの開発が進められている。
【0003】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【0004】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ(IGFET)のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【0005】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「1」と「0」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。この利点を活かし、FeRAMとロジック回路とを混載してなる混載チップ(SOC: System On Chip)がICカード等への用途として検討されている。
【0006】
その強誘電体キャパシタが備えるキャパシタ誘電体膜は例えばPZT(Lead Zirconate Titanate: PbZrTiO3)膜よりなり、その成膜方法には種々ある。
【0007】
例えば、特許文献1では、ブタノール等の有機溶媒に有機金属化合物を溶解してなる溶液を用い、ゾル・ゲル法によりPZT膜を形成している。ゾル・ゲル法は、スパッタやMOCVD(Metal Organic Chemical Vapor Deposition)法等に比べて成膜コストが安いという利点があるので、広く研究開発されている。
【0008】
また、強誘電体キャパシタを形成する際には、強誘電体膜に生じた損傷や欠陥を回復させる目的で、酸素雰囲気中で熱処理を行うのが普通である。このため、強誘電体キャパシタの上部電極としては、酸素雰囲気中でも酸化し難い酸化イリジウム膜を使うことがある。
【0009】
ところが、酸化イリジウム膜の表面には、異常成長した酸化イリジウムよりなる巨大結晶が生じ易いことが知られている。その巨大結晶は強誘電体キャパシタの電気的特性を劣化させ、ひいては半導体装置の歩留まりを低下させる恐れがある。
【0010】
このような問題を解決するために、特許文献2では、低スパッタパワーによる成膜と高スパッタパワーによる成長とを順に行う2ステップのスパッタ法を採用することにより、上記のような巨大結晶の発生を抑制している(段落番号0025)。
【0011】
また、特許文献3では、酸化イリジウム膜とイリジウム膜とをこの順に形成してなる積層膜を上部電極としている。特許文献3によれば、下層の酸化イリジウム膜によって容量特性の劣化が防止され、上層のイリジウム膜によって上部電極の抵抗が低減されるとある(段落番号0027)。
【0012】
また、特許文献4では、スパッタ法により形成されたPZT膜に対して1回目のアニールを行い、PZT膜を結晶化している(段落番号0035)。そして、PZT膜の上に酸化イリジウムよりなる上部電極を形成した後、その上部電極に対して2回目のアニールを行っている(段落番号0038)。
【0013】
そして、特許文献5では、共に酸化イリジウムよりなる第1の導電性酸化金属膜と第2の導電性酸化金属膜との積層膜を上部電極としている(段落番号0035〜0037)。
【0014】
同様に、特許文献6でも、上部電極として二層の酸化イリジウム膜を形成している(段落番号0033)。
【0015】
一方、特許文献7では、PVD(Physical Vapor Deposition)法、CVD法、及びゾル・ゲル法等でPZT膜を形成し、下部電極と上部電極としてイリジウム膜や酸化イリジウム膜を使用している(段落番号0020、0021)。
【0016】
また、特許文献8では、スパッタ法によりアモルファス状態の第1のPZT膜を形成し、そのPZT膜をアニールして結晶化した後、第1のPZT膜の上にMOCVD法により第2のPZT膜を形成している(段落番号0024〜0027)。
【0017】
特許文献9では、下部電極を構成する酸化イリジウム膜と、PZT膜との間に、酸化プラチナ膜を形成することにより、PZT膜を結晶化させるときのアニールにより下部電極のイリジウムがPZT膜に拡散するのを防いでいる(段落番号0074)。
【0018】
特許文献10では、PZT膜の上に酸素含有膜とバリア膜とを形成し、PZT膜に対するアニール時に酸素含有膜からPZT膜に酸素を供給すると共に、その酸素が上方に逃げるのをバリア膜で防いでいる(段落番号0046)。
【0019】
そして、特許文献11によれば、MOCVD法により形成されたPZT膜と、スパッタ法により形成されたPZT膜とをこの順に積層することで、キャパシタのスイッチング電荷量の減少が緩和されるとある(段落番号0049、0060)。
【0020】
一方、特許文献12では、SBT膜、SBTN膜、及びSBT膜をこの順に積層してなるキャパシタ誘電体膜により、残留自発分極とスイッチング電荷量とを維持しつつ、抗電界とリーク電流とを低く抑えている(段落番号0059)。
【0021】
また、特許文献13−15では、キャパシタ誘電体膜として、結晶性の第1の強誘電体膜とアモルファスな第2の強誘電体膜とをこの順に形成している(例えば、特許文献13の段落番号0007を参照)。
【特許文献1】特開平11−292626号公報
【特許文献2】特開2001−127262号公報
【特許文献3】特開2000−91270号公報
【特許文献4】特開2002−246564号公報
【特許文献5】特開2005−183842号公報
【特許文献6】特開2006−73648号公報
【特許文献7】特開2001−237392号公報
【特許文献8】特開2003−218325号公報
【特許文献9】特開2004−153006号公報
【特許文献10】特開2004−296735号公報
【特許文献11】特開2004−214569号公報
【特許文献12】特開平9−260612号公報
【特許文献13】特開平5−347391号公報
【特許文献14】特開2000−82792号公報
【特許文献15】特開2000−31403号公報
【発明の開示】
【発明が解決しようとする課題】
【0022】
本発明の目的は、強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【0023】
本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された層間絶縁膜と、前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、前記キャパシタ誘電体膜が、第1強誘電体膜と、添加元素がドープされた第2強誘電体膜とを順に形成してなり、前記第2強誘電体膜が前記第1強誘電体膜よりも薄く、且つ、前記第2強誘電体膜と前記上部電極との界面が実質的に平坦である半導体装置が提供される。
【0024】
また、本発明の別の観点によれば、半導体基板の上方に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜の上に第1導電膜を形成する工程と、前記第1導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する工程と、前記第1強誘電体膜の上に、スパッタ法により第2強誘電体膜を形成する工程と、前記第2強誘電体膜の上に第2導電膜を形成する工程と、前記第1導電膜、前記第1、第2強誘電体膜、及び前記第2導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
【0025】
次に、本発明の作用について説明する。
【0026】
本発明では、ゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する。ゾル・ゲル法は成膜コストが安いため、半導体装置の製造コストを安価にすることが可能となる。
【0027】
また、この第1強誘電体膜の上にスパッタ法で第2強誘電体膜を形成すると、第2強誘電体膜と上部電極との界面が実質的に平坦となる。これにより、第2強誘電体膜と上部電極のそれぞれの構成元素が拡散して上記の界面に形成される常誘電体層が薄くなる。その結果、キャパシタ誘電体膜の大部分を強誘電体で構成することが可能となり、キャパシタの強誘電体特性を向上させることが可能となる。
【0028】
上記の第1強誘電体膜として、MOCVD法又はMOD法により形成された主強誘電体膜と、該主強誘電体膜の上にゾル・ゲル法により形成された副強誘電体膜との積層膜を採用してもよい。
【0029】
MOCVD法又はMOD法を用いると、主強誘電体膜を薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。
【0030】
一方、ゾル・ゲル法により形成された副強誘電体膜によって、強誘電体の結晶粒を反映して主強誘電体膜の上面に形成された凹凸が埋め込まれるので、上部電極からキャパシタ誘電体膜に均一に電圧を印加することができるようになる。
【発明の効果】
【0031】
本発明によれば、ゾル・ゲル法による成膜ステップを含む成膜方法で第1強誘電体膜を形成するので半導体装置をコストダウンすることができると共に、スパッタ法で第2強誘電体膜を形成することでキャパシタの強誘電体特性を向上させることができる。
【発明を実施するための最良の形態】
【0032】
(1)第1実施形態
図1〜図6は、本発明の第1実施形態に係る半導体装置の製造途中の断面図である。
【0033】
最初に、図1(a)に示す断面構造を得るまでの工程について説明する。
【0034】
まず、n型又はp型のシリコン(半導体)基板1の表面を熱酸化することにより素子分離絶縁膜2を形成し、この素子分離絶縁膜2でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【0035】
次いで、シリコン基板1の活性領域にp型不純物、例えばボロンを導入してpウェル3を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜4となる熱酸化膜を約6〜7nmの厚さに形成する。
【0036】
続いて、シリコン基板1の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板1上にゲート電極5を形成する。
【0037】
そのゲート絶縁膜5は、pウェル3上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【0038】
更に、ゲート電極5をマスクにするイオン注入により、ゲート電極5の横のシリコン基板1にn型不純物としてリンを導入し、第1、第2ソース/ドレインエクステンション6a、6bを形成する。
【0039】
その後に、シリコン基板1の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極5の横に絶縁性サイドウォール7として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【0040】
続いて、この絶縁性サイドウォール7とゲート電極5をマスクにしながら、シリコン基板1に砒素等のn型不純物を再びイオン注入することにより、ゲート電極5の側方のシリコン基板1に第1、第2ソース/ドレイン領域(第1、第2不純物拡散領域)8a、8bを形成する。
【0041】
更に、シリコン基板1の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1、第2ソース/ドレイン領域8a、8bにおけるシリコン基板1上にコバルトシリサイド層等の高融点金属シリサイド層9を形成し、各ソース/ドレイン領域8a、8bを低抵抗化する。
【0042】
その後に、素子分離絶縁膜2の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【0043】
ここまでの工程により、シリコン基板1の活性領域には、ゲート絶縁膜4、ゲート電極5、及び第1、第2ソース/ドレイン領域8a、8b等によって構成される第1、第2MOSトランジスタTR1、TR2が形成されたことになる。
【0044】
次に、図1(b)に示すように、シリコン基板10の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それをカバー絶縁膜10とする。
【0045】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜10の上に第1層間絶縁膜11として酸化シリコン(SiO2)膜を厚さ約600nmに形成する。この第1層間絶縁膜11を形成する際、ゲート絶縁膜4の水素劣化はカバー絶縁膜10によって防止される。
【0046】
その後、CMP(Chemical Mechanical Polishing)法で第1層間絶縁膜11を約200nm程度研磨し、第1層間絶縁膜11の上面を平坦化する。
【0047】
次いで、基板温度を650℃とするアニールを第1層間絶縁膜11に対して30分間行うことにより第1層間絶縁膜11の脱ガスを行う。
【0048】
更に、第1層間絶縁膜11の上に、下部電極密着膜12としてスパッタ法によりアルミナ(Al2O3)膜を20nm程度の厚さに形成する。なお、アルミナ膜に代えて、チタン膜又は酸化チタン膜を下部電極密着膜12として形成してもよい。このうち、チタン膜は、基板温度を150℃として形成することができる。
【0049】
続いて、図1(c)に示すように、下部電極密着膜12の上に、スパッタ法により第1導電膜23としてプラチナ膜を形成する。この第1導電膜23は、後でパターニングされてキャパシタ下部電極になり、100℃又は350℃の成膜温度で約150nmの厚さに形成される。
【0050】
なお、下部電極密着膜12として厚さが約20nmのチタン膜を形成する場合は、プラチナよりなる第1導電膜23の厚さは約180nmとされる。
【0051】
また、第1導電膜23を形成する前に下部電極密着膜12を形成したので、第1導電膜23と第1層間絶縁膜11との密着力が高められる。
【0052】
次に、図2(a)に示すように、ゾル・ゲル法を用いて、PZT膜にLaをドープしてなるPLZT膜を第1導電膜23上に第1強誘電体膜24bとして形成する。
【0053】
そのゾル・ゲル法は次のようにして行われる。
【0054】
まず、湿度が40%の大気中において、回転数を5000rpmとするスピンコート法により第1導電膜23上にPLZT溶液(強誘電体溶液)を30秒間塗布し、PLZT塗膜を形成する。
【0055】
そのPLZT溶液は特に限定されないが、本実施形態ではPb、La、Zr、及びTiの各前駆体を10重量%の濃度でブタノール溶媒に溶解してなる溶液を使用する。そのような溶液は材料メーカから購入することができ、例えば、成膜後の組成比がPb:La:Zr:Ti=110:2:40:60になるように調節された三菱マテリアル製のものを使用すればよい。
【0056】
次いで、そのPLZT塗膜に対し、常圧(大気圧)の酸素雰囲気中において基板温度を200〜450℃、例えば240℃とするアニールを約5分間行う。
【0057】
これにより、PLZT塗膜中のブタノール溶媒が蒸発し、PLZT塗膜の堆積が収縮して強誘電体を構成する分子も含めたゲルの密度が上がり、PLZT塗膜が後で結晶化しやすくなる。このように溶媒を蒸発させるために行われるアニールはベークとも呼ばれる。
【0058】
そして、このようなPLZT塗膜の形成とベークとを所定回数、例えば3回繰り返すことにより、PLZTよりなる強誘電体膜24が100nmの厚さに形成される。
【0059】
なお、ゾル・ゲル法により形成される強誘電体膜24はPLZT膜に限定されない。
【0060】
ABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ)を有する強誘電性材料で第1強誘電体膜24bを構成してもよい。
【0061】
更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も、結晶の一単位としてみればABO3型ペロブスカイト構造となるため、第1強誘電体膜24bの構成材料として適用し得る。
【0062】
なお、この第1強誘電体膜24bの結晶性を向上させるには、第1強誘電体膜24bを構成するPLZTと格子定数が近い材料で第1導電膜23を構成するのが好ましい。そのような材料としては、上記のプラチナの他に、パラジウムや、PLZTと同じペロプスカイト構造を持つSrRuO3及びLaSrCoO3がある。
【0063】
更に、第1導電膜23は単層膜に限定されず、上記のプラチナ、パラジウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する積層膜であってもよい。
【0064】
一方、ルテニウムやイリジウム、及びこれらの酸化物はPLZTと格子定数が離れているため、これらの材料で第1導電膜23を構成すると、格子不整合によって第1強誘電体膜24bの結晶性が悪くなる恐れがある。
【0065】
ここで、ゾル・ゲル法により形成された第1強誘電体膜24bは、成膜の時点では結晶化していない。
【0066】
そこで、次に酸化性ガス含有雰囲気中で第1強誘電体膜24bに対して常圧RTA(Rapid Thermal Anneal)を行い、分極電荷量が最も大きくなる(111)方向に第1強誘電体膜24bを結晶化させる。このようなアニールは結晶化アニールと呼ばれる。
【0067】
結晶化アニールの雰囲気は酸化性ガス含有雰囲気であれば特に限定されない。本実施形態では100%の酸素雰囲気中で結晶化アニールを行う。なお、酸素ガスに代えて、オゾンガスや二酸化窒素ガスを酸化性ガスとして用いてもよい。また、これらのガスをアルゴンガス等の不活性ガスで希釈してもよい。
【0068】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を40〜150℃/分とする。第1強誘電体膜24bの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば125℃/分とするのが好ましい。
【0069】
また、この結晶化アニールにおける最高基板温度が高すぎると、第1強誘電体膜24bの上面から結晶化が進み、その上面付近にPZT結晶粒が不連続となる界面が形成される恐れがある。この界面よりも上側の層はSurface Layerと呼ばれる。Surface Layerの上面には結晶粒を反映した凹凸が形成され、その凹凸は第1強誘電体膜24bに対して電圧を均一に印加することができない一因となる。
【0070】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を第1強誘電体膜24bの結晶化温度とし、且つその上限を結晶化温度よりも60℃高い温度とするのが好ましい。本実施形態では最高基板温度を500〜560℃、例えば550℃とする。
【0071】
このように最高基板温度の上限を比較的低温にすることで、第1強誘電体膜24bの下面から結晶化が進むようになるので、第1強誘電体膜24bの結晶粒が第1導電膜23の結晶性を引継ぐようになり、上記したsurface layerが発生し難くなると共に、強誘電体膜24の凹凸も抑えられるようになる。
【0072】
なお、この結晶化アニールにより、第1導電膜23を構成するプラチナ膜が緻密化し、第1導電膜23と第1強誘電体膜24bとの界面近傍におけるプラチナと酸素との相互拡散が抑制されるという利点も得られる。
【0073】
また、常圧RTAに代えて減圧RTAによりこの結晶化アニールを行ってもよい。減圧RTAでは、常圧RTAよりも第1強誘電体膜24bを結晶化させ易いので、常圧RTAにおけるよりも最高基板温度の上限を10度程度低く、そして下限を5℃程度低く抑えることができる。
【0074】
次いで、図2(b)に示すように、第1強誘電体膜24bの上にPZT膜をスパッタ法で1〜50nm、より好ましくは10〜30nm程度の厚さに形成し、そのPZT膜を第2強誘電体膜24cとする。
【0075】
ここで、スパッタ法には、第2強誘電体膜24cに添加元素を微量にドープするのが容易であるという利点もある。
【0076】
この利点を活かし、第2強誘電体膜24cの成膜時に、ストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかを添加元素として0.1〜5mol%の濃度でPZTに添加するのが好ましい。これらの元素がドープされた第2強誘電体膜24cを後述のキャパシタに適用することで、キャパシタの耐疲労特性やインプリント特性の向上、リーク電流の低減、及び動作電圧の低電圧化等の効果を得ることができる。
【0077】
本実施形態では、カルシウム、ランタン、及びストロンチウムをそれぞれ5mol%、2mol%、及び2mol%の濃度でPZTにドープすることで、第2強誘電体膜24cのスイッチング電荷量を高める。なお、このようにカルシウム、ランタン、及びストロンチウムが添加されたPZTはCSPLZTと書かれることもある。
【0078】
また、第1強誘電体膜24bと同様に、第2強誘電体膜24cの材料は、ABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ)を有する強誘電性材料であればPZTに限定されない。
【0079】
更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物で第2強誘電体膜24cを構成してもよい。
【0080】
以上により、第1強誘電体膜24bと第2強誘電体膜24cとで構成される強誘電体膜24が第1導電膜23の上に形成されたことになる。
【0081】
そのうち、第1強誘電体膜24bは、成膜コストが安価なゾル・ゲル法により形成されるため、半導体装置のコストダウンに寄与する。
【0082】
一方、第2強誘電体膜24cは、PZT結晶粒を反映して第1強誘電体膜24bの上面に形成された凹凸を埋め込み、強誘電体膜24の全体としての上面を平坦化することに寄与する。このように、第2強誘電体膜24cは、強誘電体膜24の膜厚を稼ぐというよりは平坦化の目的で形成されるため、第1強誘電体膜24bよりも薄く形成して、大半の強誘電体特性については第1強誘電体膜24bに担わせるのが好ましい。
【0083】
次に、図2(c)に示す断面構造を得るまでの工程について説明する。
【0084】
まず、酸素とアルゴンとの混合ガスをスパッタガスとし、且つイリジウムターゲットを使用するスパッタ法により、上記の強誘電体膜24の上に成膜の時点で既に結晶化している酸化イリジウム膜を厚さ約25nmに形成し、この酸化イリジウム膜を第1導電性酸化金属膜25dとする。
【0085】
ここで、既述のように第2強誘電体膜24cをスパッタ法により形成することで、第1導電性酸化金属膜25dとの界面が実質的に平坦になることが明らかとなった。そのため、これらの膜24c、24dの相互拡散による常誘電体層が該界面に形成され難く、強誘電体膜24において強誘電体が占める割合が低下するのを防止することができる。
【0086】
更に、第1導電性酸化金属膜25dが成膜の時点で既に結晶化しているため、第1導電性酸化金属膜25dと第2強誘電体膜24cとの界面が明瞭に形成され、その界面付近に上記の常誘電体層が形成され難くなる。
【0087】
このように成膜の時点で確実に結晶化している酸化イリジウム膜を形成するには、基板温度を300℃以上とすればよい。これより低い温度で酸化イリジウム膜を成膜すると、成膜時に結晶化が十分に進行せず、アモルファス状態の酸化イリジウム膜となる恐れがある。
【0088】
本実施形態では、この酸化イリジウム膜を形成する際、アルゴン流量を140sccmにすると共に、酸素流量を60sccmとする。また、スパッタパワーは1kW〜2kWとする。
【0089】
この後に、酸素ガスとアルゴンガスとの混合雰囲気中において、基板温度を725℃、処理時間を60秒とする条件で、第1導電性酸化金属膜25dに対してRTAを行う。このRTAにおけるガス流量は特に限定されないが、本実施形態では酸素流量を20sccmにし、アルゴン流量を2000sccmにする。
【0090】
このようなRTAにより、強誘電体膜24が完全に結晶化すると共に、スパッタ法により第1導電性酸化金属膜25dを形成する際に強誘電体膜24が受けたダメージが回復する。また、強誘電体膜24の酸素欠損もこのRTAによって補われ、強誘電体膜24の強誘電体特性が高められる。
【0091】
特に、このように強誘電体膜24の全面を第1導電性酸化金属膜25dで覆った状態でアニールすることにより、強誘電体膜24の強誘電体特性の維持に必須の鉛原子が強誘電体膜24からアニール雰囲気に逃げ難くなるので、キャパシタをパターニングした後にアニールする場合よりもアニールの効果が高まる。
【0092】
また、第1導電性酸化金属膜25dと強誘電体膜24との界面がフラットになり、後述の上部電極から強誘電体膜24に均一に電圧を印加できるという利点もこのアニールによって得られる。
【0093】
なお、このときのアニール雰囲気は、酸化性ガス含有雰囲気であれば特に限定されない。その酸化性ガスとしては、上記の酸素ガスの他に、オゾンガスや二酸化窒素ガスもある。
【0094】
その後に、第1導電性酸化金属膜25dの上に第2導電性酸化金属膜25eとしてスパッタ法で酸化イリジウム膜を約200nmの厚さに形成する。そのスパッタ法では、イリジウムターゲットが使用されると共に、スパッタガスとして酸素とアルゴンとの混合ガスが使用される。
【0095】
第1導電性酸化金属膜25dと異なり、第2導電性酸化金属膜25eを構成する酸化イリジウム膜は成膜の時点で結晶化している必要はない。本実施形態では、第2導電性酸化金属膜25eを形成する際の基板温度を室温(20℃)にし、アモルファス状態の酸化イリジウム膜を形成するようにする。
【0096】
ところで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成(IrO2)よりも酸素が少ない状態になり易い。
【0097】
ところが、第2導電性酸化金属膜25eにおいて酸素が不足すると、第2導電性酸化金属膜25eの触媒作用が高まるため、外部の水分が第2導電性酸化金属膜25eに触れて水素が発生するようになる。水素は、強誘電体膜24を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
【0098】
従って、水素の発生を防止するという観点からすると、第2導電性酸化金属膜25eの酸化数は、第1導電性酸化金属膜25dの酸化数よりも大きいのが好ましい。
【0099】
そこで、本実施形態では、第2導電性酸化金属膜25eの成膜時に、第1導電性酸化金属膜25dの成膜時よりも酸素の流量比を多くすることで、酸化イリジウムの組成を化学量論組成(IrO2)に近づけ、第2導電性酸化金属膜24eの触媒作用を抑えるようにする。
【0100】
なお、本明細書における酸素の流量比とは、スパッタガスの全流量において酸素流量が占める割合を言う。
【0101】
以上により、第1導電性酸化金属膜25dと第2導電性酸化金属膜25eとで構成される第2導電膜25が強誘電体膜24上に形成されたことになる。
【0102】
なお、第1、第2導電性酸化金属膜25d、25eの構成材料は酸化イリジウムに限定されない。第1、第2導電性酸化金属膜25d、25eは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して第2導電膜25としてもよい。
【0103】
次いで、図3(a)に示すように、シリコン基板1の裏面を洗浄した後、フォトリソグラフィとエッチングにより上部電極用導電膜25をパターニングして上部電極25aを形成する。そして、このパターニングにより強誘電体膜24が受けたダメージを回復させるために、強誘電体膜24に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度650℃、処理時間60分である。
【0104】
続いて、図3(b)に示すように、フォトリソグラフィとエッチングにより強誘電体膜24をパターニングし、PLZT等の強誘電体材料で構成されるキャパシタ誘電体膜24aを形成する。このパターニングでキャパシタ誘電体膜24aが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度350℃、処理時間60分が採用される。
【0105】
次に、図3(c)に示すように、シリコン基板1の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜24aを保護するための第1アルミナ膜31をスパッタ法で厚さ約50nmに形成する。
【0106】
ここで、図3(b)で説明した回復アニールを予め行ったことにより、第1アルミナ膜31に膜剥がれが発生し難くなる。
【0107】
そして、第1アルミナ膜31の形成時にキャパシタ誘電体膜24aが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を550℃とする回復アニールを約60分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
【0108】
次いで、図4(a)に示すように、フォトリソグラフィとエッチングにより、第1導電膜23と第1アルミナ膜31とをパターニングし、キャパシタ誘電体膜24aの下の下部第1導電膜23を下部電極23aにすると共に、この下部電極23aを覆うように第1アルミナ膜31を残す。
【0109】
また、下部電極23aは、キャパシタ誘電体膜24aからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極23aとが電気的に接続されることになる。
【0110】
その後に、プロセス中にキャパシタ誘電体24aが受けたダメージを回復させるために、縦型炉において、基板温度550℃、処理時間60分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜28aに回復アニールを施す。
【0111】
ここまでの工程により、シリコン基板1のセル領域には、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aをこの順に積層してなるキャパシタQが形成されたことになる。
【0112】
続いて、図4(b)に示すように、シリコン基板1の上側全面に、キャパシタ誘電体膜24aを保護するための第2アルミナ膜32をスパッタ法で約20nmの厚さに形成する。この第2アルミナ膜32は、その下の第1アルミナ膜32と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜24aに至るのを防止し、キャパシタ誘電体膜24aが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【0113】
その後に、基板温度550℃、処理時間60分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜24aに対して回復アニールを施す。
【0114】
この回復アニールにより、キャパシタQのリーク電流が低減するという利点も得られる。
【0115】
更に、図4(c)に示すように、シラン(SiH4)ガスを使用するHDPCVD(High Density Plasma CVD)法により、上記の第2アルミナ膜32上に酸化シリコン膜を厚さ約1500nmに形成し、その酸化シリコン膜を第2層間絶縁膜41とする。この後に、第2層間絶縁膜41の上面をCMP法で研磨して平坦化する。
【0116】
その後に、第2層間絶縁膜41に対してN2Oプラズマ処理を行うことにより、第2層間絶縁膜41を脱水すると共に、第2層間絶縁膜41の上面を僅かに窒化して水分の再吸着を防止する。
【0117】
次に、図5(a)に示す断面構造を得るまでの工程について説明する。
【0118】
まず、フォトリソグラフィとドライエッチングにより、各絶縁膜10〜12、31、32、41をパターニングして、第1、第2ソース/ドレイン領域8a、8bの上のこれらの膜に第1、第2ホール41a、41bを形成する。
【0119】
その後、第1、第2コンタクトホール41a、41bのそれぞれの内面と第2層間絶縁膜41の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ20nm、50nmに形成し、これらの膜をグルー膜(密着膜)とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第1、第2コンタクトホール41a、41bを完全に埋め込む。
【0120】
その後に、第2層間絶縁膜41上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第1、第2コンタクトホール41a、41b内のみに第1、第2導電性プラグ61a、61bとして残す。各導電性プラグ61a、61bは、それぞれ第1、第2ソース/ドレイン領域8a、8bと電気的に接続される。
【0121】
ここで、第1、第2導電性プラグ61a、61bは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【0122】
そこで、次の工程では、図5(b)に示すように、シリコン基板1の上側全面に酸化防止絶縁膜55としてCVD法により酸窒化シリコン膜を厚さ約100nmに形成し、この酸化防止絶縁膜55により第1、第2導電性プラグ61a、61bの酸化を防止する。
【0123】
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜55から第1アルミナ膜31までをパターニングする。これにより、下部電極23aのコンタクト領域CR上のこれらの絶縁膜に第3ホール41cが形成されると共に、上部電極25aの上に第4ホール41dが形成される。
【0124】
その後に、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板1を入れ、基板温度500℃、処理時間60分の条件で、キャパシタ誘電体膜24aに対して回復アニールを施す。
【0125】
次に、図6に示す断面構造を得るまでの工程について説明する。
【0126】
まず、第2層間絶縁膜41と第1、第2導電性プラグ61a、61bのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約150nmの厚さの窒化チタン膜、約550nmの厚さの銅含有アルミニウム膜、約5nmの厚さのチタン膜、及び約150nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第3、第4ホール41c、41d内にも形成される。
【0127】
そして、フォトリソグラフィとエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ61a、61bに電気的に接続された金属配線62を形成する。
【0128】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度350℃、N2流量20リットル/分、及び処理時間30分の条件で第2層間絶縁膜41をアニールして脱水する。
【0129】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0130】
上記した本実施形態では、図2(b)に示したように、第2強誘電体膜24cとしてスパッタ法によりPZT膜を形成した。
【0131】
これにより、図6の点線円内に示されるように、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が実質的に平坦になるため、各膜24c、25dの相互拡散による常誘電体層が該界面に形成され難くなる。その結果、上記の常誘電体層がキャパシタ強誘電体膜24aにおいて占める割合を低減でき、キャパシタ強誘電体膜24aの大部分を強誘電体で構成することができる。これにより、キャパシタQのスイッチング電荷量を大きくすることができ、低電圧で動作することが可能な次世代のFeRAMに極めて有効なキャパシタQを形成することができる。
【0132】
しかも、第2強誘電体膜24cの上に形成される第1導電性酸化金属膜25dが成膜の時点で結晶化しているので、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が安定し、各膜24c、25dの相互拡散に伴う界面層の形成をより効果的に防止することが可能となる。
【0133】
(2)第2実施形態
図7〜図18は、本実施形態に係る半導体装置の製造途中の断面図である。
【0134】
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
【0135】
最初に、図7(a)に示す断面構造を得るまでの工程について説明する。
【0136】
まず、n型又はp型のシリコン基板1表面に、トランジスタの活性領域を画定するSTI用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜2とする。なお、素子分離構造はSTIに限られず、LOCOS法で素子分離絶縁膜2を形成してもよい。
【0137】
次に、第1実施形態の図1(a)と同じ工程を行うことにより、シリコン基板1の活性領域に、ゲート絶縁膜4、ゲート電極5、及び第1、第2ソース/ドレイン領域8a、8b等によって構成される第1、第2MOSトランジスタTR1、TR2を形成する。
【0138】
続いて、プラズマCVD法により、シリコン基板1の上側全面に窒化シリコン(SiN)膜を厚さ約80nmに形成し、それをカバー絶縁膜10とする。次いで、このカバー絶縁膜10の上に、TEOSガスを使用するプラズマCVD法により第1層間絶縁膜11として酸化シリコン膜を厚さ約1000nmに形成する。
【0139】
次いで、第1層間絶縁膜11の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第1層間絶縁膜11の厚さは、シリコン基板1の平坦面上で約700nmとなる。
【0140】
そして、フォトリソグラフィによりカバー絶縁膜10と第1層間絶縁膜11とをパターニングして第1、第2ソース/ドレイン領域8a、8bの上に直径が0.25μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第1層間絶縁膜11上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第1、第2導電性プラグ32a、32bとして残す。
【0141】
これらの第1、第2導電性プラグ32a、32bは、それぞれ第1、第2ソース/ドレイン領域8a、8bと電気的に接続される。
【0142】
なお、上記のグルー膜は、厚さ約30nmのチタン膜と厚さ約20nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第1層間絶縁膜11上で約300nmの厚さを有する。
【0143】
ここで、第1、第2導電性プラグ32a、32bは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
【0144】
そこで、各導電性プラグ32a、32bの酸化を防ぐ酸化防止絶縁膜14として、これらのプラグ32a、32bと第1層間絶縁膜11の上にプラズマCVD法により酸窒化シリコン膜を厚さ約130nmに形成する。
【0145】
なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜14として形成してもよい。
【0146】
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜14の上に酸化シリコン膜を厚さ約300nmに形成し、この酸化シリコン膜を下地絶縁膜15とする。
【0147】
次に、図7(b)に示す断面構造を得るまでの工程について説明する。
【0148】
まず、下地絶縁膜15と酸化防止絶縁膜14とをパターニングすることにより、第1導電性プラグ32aの上方のこれらの絶縁膜に第1ホール15aを形成する。
【0149】
次いで、この第1ホール15a内と下地絶縁膜15の上にスパッタ法によりグルー膜35として窒化チタン膜を形成する。
【0150】
更に、CVD法を用いて、このグルー膜35の上にプラグ用導電膜36としてタングステン膜を形成し、このプラグ用導電膜36で第1ホール15aを完全に埋め込む。
【0151】
続いて、図7(c)に示すように、下地絶縁膜15の上の余分なグルー膜35とプラグ用導電膜36とをCMP法により研磨して除去する。これにより、グルー膜35とプラグ用導電膜36は、第1導電性プラグ32aと電気的に接続された第3導電性プラグ36aとして第1ホール15a内に残される。
【0152】
このCMPでは、研磨対象であるグルー膜35とプラグ用導電膜36の研磨速度が下地の下地絶縁膜15よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜15上に研磨残を残さないために、このCMPの研磨量は各膜35、36の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【0153】
次に、図8(a)に示すように、酸化シリコンよりなる下地絶縁膜15を窒素含有プラズマ、例えばアンモニア(NH3)プラズマに曝し、下地絶縁膜15の表面の酸素原子にNH基を結合させる。
【0154】
このアンモニアプラズマ処理では、例えば、シリコン基板1に対して約9mm(350mils)だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、266Pa(2Torr)の圧力下において基板温度を400℃に保持しながら、チャンバ内にアンモニアガスを350sccmの流量で供給し、シリコン基板1側に13.56MHzの高周波電力を100Wのパワーで、また上記の対向電極に350kHzの高周波電力を55Wのパワーで60秒間供給することにより処理が行われる。
【0155】
続いて、図8(b)に示すように、下地絶縁膜15と第3導電性プラグ36aのそれぞれの上にチタン膜を厚さ約20nmに形成し、このチタン膜を導電性密着膜16とする。
【0156】
この導電性密着膜16の成膜条件は特に限定されないが、本実施形態では、シリコン基板1とチタンターゲットとの距離が60mmに設定されたスパッタチャンバを用いて、0.15Paのアルゴン雰囲気中で基板温度を20℃にする。そして、2.6kWのDC電力をチャンバに5秒間供給することにより、チタンよりなる導電性密着膜16を形成する。
【0157】
ここで、アンモニアプラズマ処理(図8(a)参照)を予め行い、下地絶縁膜15の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜15上に堆積したチタン原子は下地絶縁膜15表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜15の表面を自在に移動できるようになり、(002)方向に強く自己配向したチタンよりなる導電性密着膜16を形成することが可能となる。
【0158】
その後に、導電性密着膜16に対し、窒素雰囲気中において基板温度を650℃、処理時間を60秒とするRTA(Rapid Thermal Anneal)を行う。これにより、チタンよりなる導電性密着膜16が窒化され、(111)方向に配向した窒化チタンで導電性密着膜16が構成されることになる。
【0159】
なお、導電性密着膜16の材料は窒化チタンに限定されない。導電性密着膜16は、チタン、窒化チタン、プラチナ、イリジウム、レニウム、ルテニウム、パラジウム、ロジウム及びオスミウムのいずれか、又はこれらの合金で構成され得る。また、酸化プラチナ、酸化イリジウム、酸化ルテニウム、及び酸化パラジウムのいずれかで導電性密着膜16を構成してもよい。
【0160】
次に、図9(a)に示すように、この導電性密着膜16の上に導電性酸素バリア膜17として窒化チタンアルミニウム(TiAlN)膜を反応性スパッタ法で100nmの厚さに形成する。
【0161】
窒化チタンアルミニウムよりなる導電性酸素バリア膜17は、酸素透過防止機能に優れており、その下の第3導電性プラグ36aが酸化してコンタクト不良が発生するのを防止する役割を担う。
【0162】
この導電性酸素バリア膜17の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を40sccm、100sccmにし、253.3Paの圧力下、400℃の基板温度、そして1.0kWのスパッタパワーで導電性酸素バリア膜17を形成する。
【0163】
更に、導電性酸素バリア膜17の材料は窒化チタンアルミニウムに限定されない。導電性酸素バリア膜17は、窒化チタンアルミニウム、酸窒化チタンアルミニウム(TiAlON)、窒化タンタルアルミニウム(TaAlN)、及び酸窒化タンタルアルミニウム(TaAlON)のいずれかで構成され得る。
【0164】
その導電性酸素バリア膜17は、導電性密着膜16によって下地との密着強度が高められる。なお、密着強度が問題にならないなら、導電性密着膜16を省いてもよい。その場合は、第3導電性プラグ36aと下地絶縁膜15のそれぞれの上面に導電性酸素バリア膜17が直接形成されることになる。
【0165】
続いて、図9(b)に示すように、導電性バリア膜17の上に、スパッタ法により第1導電膜23としてイリジウム膜を厚さ約100nmに形成する。このイリジウム膜の成膜条件は特に限定されないが、本実施形態ではスパッタガスとしてアルゴンガスを用い、スパッタ雰囲気に0.5kWのスパッタパワーを印加しながら、0.11Paの圧力の下で、基板温度を500℃にしてイリジウム膜を形成する。
【0166】
その後に、アルゴン雰囲気中で基板温度を650℃以上にするRTAを第1導電膜23に対して60秒間行う。このRTAにより、第1導電膜23と導電性酸素バリア膜17との密着性が向上すると共に、第1導電膜23の結晶性も改善される。なお、アルゴン雰囲気に代えて、窒素雰囲気でこのRTAを行ってもよい。
【0167】
次に、図10(a)に示す断面構造を得るまでの工程について説明する。
【0168】
まず、次に、図10(a)に示すように、第1導電膜23の上にMOCVD法によりPZT膜を厚さ約80nmに形成し、このPZT膜を主強誘電体膜24dとする。
【0169】
そのMOCVD法は次のようにして行われる。
【0170】
まず、不図示の反応容器内のサセプタ上にシリコン基板1を載せる。
【0171】
次いで、反応容器内に酸素を導入すると共に、シリコン基板1を昇温し、基板温度を620℃程度に安定させる。
【0172】
そして、気化されたTHF溶媒を反応容器に導入する。これにより、第1導電膜23は溶媒ガスの雰囲気に曝されることになる。
【0173】
このように、原料ガスの供給前に溶媒ガスを供給することで、気化器や配管等で原料ガスが固化するのを防止でき、配管詰まり等を回避することができる。なお、THFに代えて、気化した酢酸ブチルを溶媒ガスとして用いてもよい。
【0174】
更に、Pb、Zr、及びTiの各液体原料を気化器において気化して原料ガスを作製し、各原料ガスを反応容器内に導入することで、PZT膜の成膜を開始する。
【0175】
ここで、各液体原料は、例えば、Pb(DPM)2(化学式Pb(C11H19O2)2))、Zr(dmhd)4(化学式Zr(C9H15O2)4)、及びTi(O−iOr)2(DPM)2(化学式Ti(C3H7O)2(C11H19O2)2)のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも0.3mol/lの濃度で溶解することで作製され得る。また、気化された原料ガスの流量は特に限定されないが、本実施形態では、上記核液体原料を気化器にそれぞれ0.326ml/分、0.200ml/分、及び0.200ml/分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。
【0176】
そして、圧力が665Pa(5Torr)の下で、このような状態を約620秒間維持することにより、上記したPZT膜が80nmの厚さに形成される。
【0177】
このようにMOCVD法で形成された主強誘電体膜24dは、成膜の時点で既に結晶化しており、その配向の向きが(111)方向に揃っているため、主強誘電体膜24dを結晶化させるための結晶化アニールは不要である。
【0178】
また、MOCVD法を用いると、主強誘電体膜24dを薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。このような利点は、キャパシタの高集積化に有利な本実施形態のスタック型のFeRAMにおいて特に得られ易い。
【0179】
ここで、MOCVD法では、成膜のためにシリコン基板1を高温に加熱することが必要であるが、その熱によって第1導電膜23の構成元素が主強誘電体膜24dに熱拡散すると、スイッチング電荷量等の主強誘電体膜24dの強誘電体特性が劣化してしまう。このような問題は、第1導電膜23としてプラチナ膜を形成する場合に顕著に発生するので、プラチナ膜を第1導電膜23として形成するのは避けた方がよい。
【0180】
一方、本実施形態のようにイリジウムで第1導電膜23を構成すると、熱拡散による主強誘電体膜24dの劣化は殆ど見られない。また、ルテニウムで第1導電膜23を構成しても、熱拡散に伴う強誘電体膜24dの劣化を防止できる。
【0181】
従って、MOCVD法で主強誘電体膜24dを形成する場合は、イリジウム又はルテニウムのいずれかが上面に表出する導電膜を第1導電膜23として形成するのが好ましい。或いは、SrRuO3及びLaSrCoO3のいずれかが上面に表出した導電膜を第1導電膜23として形成しても、上記のような主強誘電体膜24dの劣化を防止できる。
【0182】
ところで、上記のように主強誘電体膜24dが結晶化していると、その結晶粒を反映した凹凸が主強誘電体膜24dの上面に形成される。そのような凹凸が形成されたままだと、後述の上部電極から主強誘電体膜24dに対して均一に電圧を印加できないという不都合がある。
【0183】
そこで、本実施形態では、主強誘電体膜24dの上にゾル・ゲル法で副強誘電体膜24eを約20nmの厚さに形成し、主強誘電体膜24dの上面の凹凸を副強誘電体膜24eで埋め込むようにする。
【0184】
ゾル・ゲル法では、溶液の塗布により膜を形成するので、副強誘電体膜24eの上面に形成される凹凸は、図示のようにMOCVD法で形成された主強誘電体膜24dの上面の凹凸よりも小さくなる。典型的には、主強誘電体膜24dのRMS(表面粗さ)は10nm程度であるが、副強誘電体膜24eのRMSは6〜7nm程度となる。
【0185】
また、ゾル・ゲル法による副強誘電体膜24eの形成は、第1実施形態で説明した第1強誘電体膜24bと同じ条件で行われ、Pb、La、Zr、及びTiの各前駆体を10重量%の濃度でブタノール溶媒に溶解してなる溶液が使用される。そして、スピンコート法によりこの溶液を主強誘電体膜24d上に塗布してPLZT塗膜を一層だけ形成した後、常圧の酸素雰囲気中において基板温度を200〜450℃、例えば240℃とするベークを約5分間行い、上記の副強誘電体膜24eを得る。
【0186】
以上により、主強誘電体膜24dと副強誘電体膜24eとで構成される第1強誘電体膜24bが第1導電膜23の上に形成されたことになる。
【0187】
このうち、ゾル・ゲル法で形成された副強誘電体膜24eは、主強誘電体膜24dの上面の凹凸を埋め込む目的で形成されるため、その厚さを主強誘電体膜24dよりも薄くし、主強誘電体膜24dを主にして第1強誘電体膜24bを構成するのが好ましい。
【0188】
なお、ゾル・ゲル法により形成される副強誘電体膜24eはPLZT膜に限定されない。
【0189】
PLZTと同様のABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ)を有する強誘電性材料で副強誘電体膜24eを構成してもよい。
【0190】
更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も副強誘電体膜24eの構成材料として使用し得る。
【0191】
また、主強誘電体膜24dについては、MOD(Metal Organic Deposition)法により形成してもよい。
【0192】
ここで、ゾル・ゲル法により形成された副強誘電体膜24eは、成膜の時点では結晶化していないので、このままでは強誘電体特性に乏しい。
【0193】
そこで、次の工程では、図10(b)に示すように、酸素含有雰囲気中において副強誘電体膜24eに対して結晶化アニールを行い、副強誘電体膜24eを結晶化させる。
【0194】
その結晶化アニールは常圧RTAにより行われる。そして、流量が共に1000sccmの酸素とアルゴンとをアニール雰囲気中に供給し、30〜120秒、例えば90秒の処理時間で結晶化アニールを行う。
【0195】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を40〜150℃/分とする。副強誘電体膜24eの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば125℃/分とするのが好ましい。
【0196】
また、この結晶化アニールにおける最高基板温度が高すぎると、第1実施形態で説明したSurface Layerが副強誘電体膜24eに形成され、副強誘電体膜24eと主強誘電体膜24dのそれぞれの結晶粒が繋がらなくなる恐れがある。
【0197】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を副強誘電体膜24eの結晶化温度とし、且つその上限を結晶化温度よりも60℃高い温度とするのが好ましい。本実施形態では最高基板温度を500〜560℃、例えば550℃とする。
【0198】
このように最高基板温度の下限を比較的低温にすることで、副強誘電体膜24eの下面から結晶化が進むようになるので、副強誘電体膜24eの結晶粒が主強誘電体膜24dの結晶粒を引継ぐようになり、各強誘電体膜24d、24eの間に界面が発生し難くなると共に、副強誘電体膜24eの凹凸も抑えられるようになる。
【0199】
続いて、図11(a)に示すように、第1強誘電体膜24bの上に、第2強誘電体膜24cとしてスパッタ法によりPZT膜を形成する。この第2強誘電体膜24cの厚さは、第1強誘電体膜24cよりも薄い1〜50nm、より好ましくは10〜30nmとするのが好ましい。
【0200】
ここで、第1実施形態で説明したように、第2強誘電体膜24cの成膜時にストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかを添加元素として0.1〜5mol%の濃度でPZTに添加することにより、第2強誘電体膜24cの強誘電体特性を向上させるのが好ましい。本実施形態では、カルシウム、ランタン、及びストロンチウムをそれぞれ5mol%、2mol%、及び2.5mol%の濃度でPZTにドープする。
【0201】
以上により、第1強誘電体膜24bと第2強誘電体膜24cとで構成される強誘電体膜24が第1導電膜23の上に形成されたことになる。
【0202】
上記のように第2強誘電体膜24cを第1強誘電体膜24bよりも薄く形成する理由は、第1実施形態で説明したように、強誘電体膜24の大半の強誘電体特性が第1強誘電体膜24によって担われており、第2強誘電体膜24cは強誘電体膜24の上面を平坦化しさえすればよいからである。
【0203】
続いて、図11(b)に示すように、シリコン基板1を加熱しながら強誘電体膜24の上に第1導電性酸化金属膜25dとしてスパッタ法で酸化イリジウム膜を厚さ約25nmに形成する。第1実施形態で説明したように、このようにシリコン基板1を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
【0204】
その第1導電性酸化金属膜25dの成膜条件は特に限定されない。本実施形態では、基板温度を300℃に保持しながら、イリジウムターゲットを用いて、流量が140sccmの酸素と流量が60sccmのアルゴンガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを1kW〜2kWとする。
【0205】
ここで、強誘電体膜24は、第1導電性酸化金属膜25dをスパッタ法で形成した際に、スパッタガスによってダメージを受けていると共に膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
【0206】
そこで、上記の第1導電性酸化金属膜25dを形成した後に、アルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた強誘電体膜24のダメージを回復させると共に、第1強誘電体膜24の酸素欠損を補償する。
【0207】
このRTAの条件は特に限定されない。本実施形態では、基板温度を725℃にし、処理時間を60秒とする。また、アルゴンと酸素の流量をそれぞれ2000sccm、20sccmとする。第1実施形態と同様に、このRTAにおける酸化性ガスとしては、酸素ガスの他に、オゾンガス又は二酸化窒素ガスもある。
【0208】
ここで、第1導電性酸化金属膜25dが成膜の時点で結晶化しているため、その結晶粒を反映して第1導電性酸化金属膜25dと強誘電体膜24との界面には凹凸が形成されているが、このRTAによってその凹凸が平坦化されるという利点も得られる。
【0209】
次に、基板温度を室温に維持しながら、スパッタ法により第1導電性酸化金属膜25dの上に第2導電性酸化金属膜25eとして酸化イリジウム膜を厚さ約100〜300nm、例えば200nmに形成する。その第2導電性酸化金属膜25eは、圧力が0.8Paのアルゴン雰囲気中、スパッタパワーを1.0kWにし、成膜時間を79秒とすることで形成される。
【0210】
ここで、高い成膜温度で結晶化された第1導電性酸化金属膜25dとは異なり、基板温度を室温とするスパッタ法で形成された第2導電性酸化金属膜25eはアモルファス状態になる。
【0211】
この第2導電性酸化金属膜25eは強誘電体膜24の劣化を防止するために形成されるものであり、第2導電性酸化金属膜25eを構成する酸化イリジウムの酸化数をなるべく大きくし、第2導電性酸化金属膜25eの水分に対する還元作用を抑えるのが好ましい。このように酸化数を大きくするには、第1導電性酸化金属膜25dの成膜時と比較して、スパッタガスにおける酸素の流量比を高めればよい。これにより、イリジウムターゲットから飛来したイリジウム粒がスパッタ雰囲気中において十分に酸化され、化学量論的組成(IrO2)に近い酸化数の酸化イリジウム膜を形成することができる。
【0212】
このような第2導電性酸化金属膜25eと第1導電性酸化金属膜25dにより、図示のように導電性酸化金属膜25bが構成される。
【0213】
なお、第1、第2導電性酸化金属膜25d、25eの構成材料は酸化イリジウムに限定されない。第1、第2導電性酸化金属膜25d、25eは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して導電性酸化金属膜25bとしてもよい。
【0214】
続いて、図12(a)に示すように、導電性酸化金属膜25bの上に、導電性向上膜25cとしてイリジウム膜をスパッタ法により厚さ50nm〜100nmに形成する。そのスパッタ法は、圧力が1Paのアルゴン雰囲気中で行われ、1.0kWのスパッタパワーがスパッタ雰囲気に投入される。
【0215】
導電性向上膜25cは、その下の導電性酸化金属膜25bと共に第2導電膜25を構成し、導電性酸化金属膜25bだけでは不足しがちな第2導電膜25の導電性を補う役割を担う。
【0216】
導電性向上膜25cはイリジウム膜に限定されない。導電性向上膜25cは、イリジウム、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれか、又はこれらの酸化物で構成され得る。
【0217】
この後に、シリコン基板1の背面を洗浄する。
【0218】
次に、図12(b)に示すように、第2導電膜25の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第1マスク材料層26とする。
【0219】
更に、TEOSガスを使用するプラズマCVD法を用いて、第1マスク材料層26の上に第2マスク材料層27として酸化シリコン膜を形成する。
【0220】
次いで、図13(a)に示すように、第2マスク材料層27を島状にパターニングすることにより第2ハードマスク27aを形成する。
【0221】
次に、図13(b)に示す断面構造を得るまでの工程について説明する。
【0222】
まず、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
【0223】
次いで、第1、第2ハードマスク26a、27aで覆われていない部分の各膜23〜25をドライエッチングによりパターニングする。
【0224】
これにより、第1導電膜23、強誘電体膜24、及び第2導電膜25はそれぞれ下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aとなり、これらによって強誘電体キャパシタQが構成される。
【0225】
そのドライエッチングのガスは特に限定されないが、第1導電膜23と第2導電膜25に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜24に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。なお、これらのガスにC4F8ガスを添加してもよい。
【0226】
また、この第1導電膜23用のエッチングガスに対して導電性酸素バリア膜17はエッチング耐性を有するので、キャパシタQを形成した後でも導電性密着膜16の全面に導電性酸素バリア膜17は残存する。
【0227】
このようにして形成されたキャパシタQは、導電性酸素バリア膜17、導電性密着膜16、及び第3導電性プラグ36aを介して第1導電性プラグ32aと電気的に接続される。
【0228】
続いて、図14(a)に示すように、過酸化水素(H2O2)、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第2ハードマスク27aをウエットエッチングにより除去する。なお、ドライエッチングにより第2ハードマスク27aを除去してもよい。
【0229】
次に、図14(b)に示す断面構造を得るまでの工程について説明する。
【0230】
まず、第1ハードマスク26aをマスクとして用いながら、導電性密着膜16と導電性酸素バリア膜17とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【0231】
また、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去され、上部電極25aの上面が露出する。
【0232】
続いて、図15(a)に示すように、キャパシタQを覆うアルミナ膜を厚さ約20nmに形成し、そのアルミナ膜を第1キャパシタ保護絶縁膜39とする。第1キャパシタ保護絶縁膜39を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第1キャパシタ保護絶縁膜39によってブロックされ、水素によるキャパシタ誘電体膜24aの劣化を防止することができる。
【0233】
ここで、キャパシタ誘電体膜24aは、キャパシタQを形成する際のドライエッチング(図13(b)参照)や、スパッタ法による第1キャパシタ保護絶縁膜39の成膜によってダメージを受けている。
【0234】
そこで、このダメージからキャパシタ誘電体膜24aを回復させる目的で、図15(b)に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜24aに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を550℃〜700℃、例えば650℃とし、約60分間行われる。
【0235】
続いて、図16(a)に示すように、第1キャパシタ保護絶縁膜39の上に、CVD法によりアルミナ膜を厚さ約20nmに形成し、このアルミナ膜を第2キャパシタ保護絶縁膜40とする。
【0236】
次に、図16(b)に示す断面構造を得るまでの工程について説明する。
【0237】
まず、TEOSガスを反応ガスとするプラズマCVDにより、第2キャパシタ保護絶縁膜40の上に第2層間絶縁膜41として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第2層間絶縁膜41の膜厚は特に限定されないが、本実施形態では、シリコン基板1の平坦面上での厚さを1500nmとする。
【0238】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第2層間絶縁膜41として形成してもよい。
【0239】
その後に、CMP法により第2層間絶縁膜41の表面を研磨して平坦化する。
【0240】
更に、第2層間絶縁膜41に対する脱水処理として、第2層間絶縁膜41の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第2層間絶縁膜41内に残留する水分が除去されると共に、第2層間絶縁膜41への水分の再吸収が防止される。
【0241】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【0242】
続いて、第2層間絶縁膜41の上に、スパッタ法により平坦なアルミナ膜を厚さ約20nm〜100nmに形成し、そのアルミナ膜を第3キャパシタ保護絶縁膜42とする。この第3キャパシタ保護絶縁膜42は、平坦化された第2層間絶縁膜41上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第3キャパシタ保護絶縁膜42の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
【0243】
その後に、図17(a)に示すように、TEOSガスを使用するプラズマCVD法を用いて、第3キャパシタ保護絶縁膜42の上に、キャップ絶縁膜43として酸化シリコン膜を300nm〜500nm程度の厚さに形成する。なお、このキャップ絶縁膜43として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
【0244】
次に、図17(b)に示す断面構造を得るまでの工程について説明する。
【0245】
まず、第1〜第3キャパシタ保護絶縁膜39、40、42、第2層間絶縁膜41、キャップ絶縁膜43をパターニングすることにより、上部電極25a上のこれらの膜に第2ホール41aを形成する。
【0246】
次いで、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるため、不図示の炉内にシリコン基板1を入れ、酸素雰囲気中で基板温度を550℃とする回復アニールを約40分間行う。
【0247】
次に、第2導電性プラグ32bの上の第1〜第3キャパシタ保護絶縁膜39、40、42、第2層間絶縁膜41、キャップ絶縁膜43、下地絶縁膜15、及び酸化防止絶縁膜14をパターニングして、これらの膜に第3ホール41bを形成する。
【0248】
なお、このパターニングの際、第2ホール41aは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
【0249】
ここで、もし、これらのホール41a、41bを同時に形成しようとすると、深い第3ホール41bが開口されるまで第2ホール41a内の上部電極25aが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜24aが劣化するという問題が発生する。
【0250】
本実施形態では、上記のように深さの異なる第2、第3ホール41a、41bを別々に形成するので、このような問題を回避することができる。
【0251】
更に、第2ソース/ドレイン領域8b上の第2導電性プラグ32bは、本工程が終了するまで、酸化防止絶縁膜14によって覆われているので、第2導電性プラグ32bを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【0252】
続いて、キャップ絶縁膜43上と第2、第3ホール41a、41b内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
【0253】
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極25aの最上層に形成されたイリジウムよりなる導電性向上膜25c(図15(a)参照)が水素をブロックするので、水素によって導電性酸化金属膜25bが還元されることは無い。
【0254】
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第2、第3ホール41a、41bを完全に埋め込む。
【0255】
そして、キャップ絶縁膜43上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第2、第3ホール41a、41b内にのみ第4、第5導電性プラグ47a、47bとして残す。
【0256】
これらのプラグのうち、第4導電性プラグ47aは、キャパシタQの上部電極25aと電気的に接続される。一方、第5導電性プラグ47bは、第2導電性プラグ32bに電気的に接続され、その第2導電性プラグ32bと共にビット線の一部を構成する。
【0257】
その後に、図18に示すように、キャップ絶縁膜43と各導電性プラグ47a、47bのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線49aとビット線用の導電性パッド49bとを形成する。
【0258】
その金属積層膜として、厚さ60nmのチタン膜、厚さ30nmの窒化チタン膜、厚さ360nmの銅含有アルミニウム膜、厚さ5nmのチタン膜、及び厚さ70nmの窒化チタン膜をこの順に形成する。
【0259】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【0260】
この後は、金属配線と層間絶縁膜とを積層し、五層目金属配線まで形成する工程を行うが、その詳細については省略する。
【0261】
上記した本実施形態では、図18の点線円内に示したように、MOCVD法で形成された主強誘電体膜24dの上に、ゾル・ゲル法により副強誘電体膜24eを形成し、これらの膜で第1強誘電体膜24bを構成した。
【0262】
このうち、MOCVD法で形成された主強誘電体膜24dは、薄膜化してもスイッチング電荷量等の強誘電体特性が低下し難いのでFeRAMの微細化に寄与する。
【0263】
一方、ゾル・ゲル法で形成された副強誘電体膜24eは、PZT結晶粒に起因して主強誘電体膜24dの上面に形成された凹凸を埋め込むことで、上部電極25aからキャパシタ誘電体膜24aに均一に電圧が印加されるようにする役割を担う。
【0264】
更に、第1実施形態と同様に、第1強誘電体膜24bの上にスパッタ法により第2強誘電体膜24cを形成したため、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が実質的に平坦になる。これにより、各膜24c、24dの相互拡散による常誘電体層が該界面に形成され難くなるので、上記の常誘電体層が強誘電体膜24において占める割合を低減でき、キャパシタQのスイッチング電荷量が大きくなる。
【0265】
しかも、第2強誘電体膜24cの上に形成される第1導電性酸化金属膜25dが成膜の時点で結晶化しているので、第2強誘電体膜24cと第1導電性酸化金属膜25dとの界面が安定する。これにより、各膜24c、25dの相互拡散に伴う界面層の形成をより効果的に防止することができるため、キャパシタQのスイッチング電荷量を更に大きくし易くなる。
【0266】
本願発明者は、本実施形態に従って形成されたキャパシタQにおいて、スイッチング電荷量等の強誘電体特性が実際に向上することを確かめるべく、以下のような調査を行った。
【0267】
図19は、一層目金属配線49aまで形成した場合におけるキャパシタQのスイッチング電荷量Qswを示すグラフである。
【0268】
なお、スイッチング電荷量Qswは次の式(1)で定義される。
【0269】
【数1】
ここで、式(1)におけるP、U、N、Dは、図20の強誘電体のヒステリシスループにおいて次のように定義される。
【0270】
P=Pmax−Prmin
U=Pmax−Prmax
N=Prmax−Pmin
D=Prmin−Pmin
但し、Pmax(Pmin)は最大(最小)分極電荷量、Prmax(Prmin)は最大(最小)残留分極電荷量である。
【0271】
図19における調査では、本実施形態に従って、一辺の長さが0.7μmの正方形の平面形状のキャパシタを5152個集積形成した。図19のグラフの各頂点は、シリコン基板の面内56ポイントでの値を示している。
【0272】
更に、この調査では、比較例として、スパッタ法による第2強誘電体膜24cを形成せずに、第1強誘電体膜24bのみでキャパシタ誘電体膜24aを構成したサンプルについても調査した。
【0273】
図19に示されるように、スパッタ法で第2強誘電体膜24cを形成する本実施形態では、比較例よりもスイッチング電荷量が増加している。このことから、スパッタ法で第2強誘電体膜24cを形成することが実際に強誘電体特性の向上に寄与していることが確認された。
【0274】
図21は、図19と同じサンプルについて、スイッチング電荷量のアシンメトリーASYMを調査して得られたグラフである。
【0275】
なお、アシンメトリーASYMは次の式(2)によって定義される。
【0276】
【数2】
アシンメトリーは、ヒステリシスループの対称性を表す指標であって、0に近い程インプリント特性が良好であることを示す。
【0277】
図21に示されるように、本実施形態では、比較例よりもアシンメトリーが0に近い。この結果より、スパッタ法で第2強誘電体膜24cを形成することが、キャパシタQのヒステリシス特性を向上させることが分かった。
【0278】
図22は、図19と同じサンプルについて、各キャパシタのリーク電流密度を調査して得られたグラフである。
【0279】
なお、図22における「LCAPF+3V」と「LCAPF-3V」は、それぞれ下部電極23aを基準にして上部電極25aに+3Vと−3Vの電圧を印加したことを示す。
【0280】
図22に示されるように、スパッタ法で第2強誘電体膜24cを形成する本実施形態の方が、比較例よりもリーク電流密度が低くなる。これは、リークパスの一因となる第1強誘電体膜24bの結晶粒界が、第2強誘電体膜24cを形成する際にアモルファスなPZTにより埋め込まれるためであると考えられる。
【0281】
一方、図23は、一辺の長さが50μmである正方形の平面形状のキャパシタを孤立して複数形成した場合において、シリコン基板の面内56ポイントにおけるリーク電流密度を調査して得られたグラフである。
【0282】
なお、同図の比較例は、第1強誘電体膜24bのみを形成し、スパッタ法による第2強誘電体膜24cを形成せずに、キャパシタを孤立して複数形成したサンプルでの値を示す。
【0283】
図23に示されるように、このようにキャパシタを孤立して形成する場合であっても、比較例よりも本実施形態の方がリーク電流密度が低くなる。
【0284】
図24は、図19で説明したスイッチング電荷量についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0285】
同図に示されるように、実際の製品に採用される五層目金属配線まで形成しても、比較例よりも本実施形態の方がスイッチング電荷量が大きくなる。
【0286】
また、図25は、図21で説明したスイッチング電荷量のアシンメトリーについての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0287】
これに示されるように、アシンメトリーについても、五層目金属配線まで形成するか否かによらず、本実施形態の方が比較例よりも0に近くなる。
【0288】
図26は、図23で説明したリーク電流密度についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0289】
図26に示されるように、キャパシタを孤立して形成する場合であっても、やはり本実施形態におけるリーク電流密度は比較例よりも小さくなる。
【0290】
図27は、図22で説明したリーク電流密度についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【0291】
図27に示されるように、複数のキャパシタを集積形成する場合は、比較例よりもリーク電流密度が大きくなるポイントがある。これは、シリコン基板の周辺におけるキャパシタの一括エッチング(図13(b)参照)の不均一性によるものと考えられる。これらのポイント以外では、本実施形態の方が比較例よりもリーク電流密度が少なくなり、スパッタ法により第2強誘電体膜24cを形成することによる効果が覗える。
【0292】
図28は、五層目金属配線まで形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。なお、キャパシタへの印加電圧とは、上部電極25aと下部電極23aとの間の電圧を指す。
【0293】
また、この調査は、孤立した複数のキャパシタを形成して行われた。そして、比較例として、第2強誘電体膜24cを形成しないサンプルについての調査結果も併記した。
【0294】
図28に示されるように、本実施形態では、低電圧から飽和電圧にわたって比較例よりも高いスイッチング電荷量が得られたと共に、グラフの勾配も大きくなった。このことから、本実施形態のようにスパッタ法により第2強誘電体膜24cを形成することが、低電圧動作が可能な次世代のFeRAMに好適であることが確かめられた。
【0295】
一方、図29は、図28と同じ調査を、5152個のキャパシタが集積形成されたサンプルについて行って得られたグラフである。
【0296】
図29に示されるように、キャパシタを集積形成する場合であっても、やはり本実施形態の方が比較例よりもスイッチング電荷量が大きくなる。
【0297】
図19〜図29を参照して説明したように、スパッタ法で第2強誘電体膜24cを形成する本実施形態の方が比較例よりもキャパシタの特性が良好となった。この理由は次のように考えられる。
【0298】
すなわち、比較例では、ゾル・ゲル法で形成された副強誘電体膜24eと第1導電性酸化金属膜25dとの界面を制御することができない。そのため、これらの膜24e、25dの相互拡散に伴う常誘電体層が上記の界面に厚く形成されるため、強誘電体膜24に印加される電圧がその常誘電体層に印加されてしまい、強誘電体膜24に印加される正味の電圧が低下してしまう。つまり、キャパシタ誘電体膜24aの最上層としてゾル・ゲル法により形成された膜を採用したのでは、上部電極25aとキャパシタ誘電体膜24aとの界面で不必要に電圧が吸収されてしまう。
【0299】
一方、本実施形態では、ゾル・ゲル法で形成された副強誘電体膜24eをキャパシタ誘電体膜24aの最上層とせず、スパッタ法で形成された第2強誘電体膜24cを最上層とした。これにより、上部電極25aとキャパシタ誘電体膜24aとの界面を制御することが可能となり、該界面に形成される常誘電体層が薄くなる。その結果、キャパシタに印加された電圧の大部分をキャパシタ誘電体膜24aに印加することが可能となり、図19〜図29の各調査結果のように、スイッチング電荷量、リーク電流密度、及びアシンメトリー等のキャパシタの強誘電体特性が良好となる。
【0300】
(3)第3実施形態
図30〜図35は、本発明の第3実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第2実施形態で説明した要素には第2実施形態と同じ符号を付し、以下ではその説明を省略する。
【0301】
第2実施形態の図7(c)の工程では、グルー膜35とプラグ用導電膜36とをCMP法により研磨することで第3導電性プラグ36aを形成した。
【0302】
しかしながら、そのCMPで使用されるスラリに対し、グルー膜35とプラグ用導電膜36の研磨速度は下地の下地絶縁膜15よりも速いので、CMPを終了した時点で第3導電性プラグ36aと下地絶縁膜15のそれぞれの上面の高さを合わせるのは難しい。
【0303】
そのため、実際には、図30(a)に示されるように、上記のCMPの後には下地絶縁膜15にリセス15bが形成され、第3導電性プラグ36aの上面の高さが下地絶縁膜15のそれよりも低くなる。そのリセス15bの深さは20〜50nmであり、典型的には50nm程度になる。
【0304】
ところが、このようなリセス15bが存在すると、下部電極23aとキャパシタ誘電体膜24aの配向が乱れ、キャパシタ誘電体膜24aの強誘電体特性が劣化するという問題が発生する。
【0305】
この問題を解決するため、本実施形態では以下のような工程を行う。
【0306】
まず、図30(b)に示すように、下地絶縁膜15に対してアンモニアプラズマ処理を行い、下地絶縁膜15の表面の酸素原子にNH基を結合させる。
【0307】
このアンモニアプラズマ処理は、例えばシリコン基板1に対して約9mm(350mils)だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、266Pa(2Torr)の圧力下において基板温度を400℃に保持しながら、チャンバ内にアンモニアガスを350sccmの流量で供給し、シリコン基板1側に13.56MHzの高周波電力を100Wのパワーで、また上記の対向電極に350kHzの高周波電力を55Wのパワーで60秒間供給することにより処理が行われる。
【0308】
次に、図31(a)に示すように、下地絶縁膜15と第3導電性プラグ36aの上に平坦化用導電膜50としてチタン膜を100〜300nm、例えば約100nmに形成し、この平坦化用導電膜50でリセス15bを完全に埋め込む。
【0309】
この平坦化用導電膜50の成膜条件は特に限定されないが、本実施形態では、シリコン基板1とチタンターゲットとの距離が60mmに設定されたスパッタ装置を用い、圧力が0.15Paのアルゴン雰囲気において、2.6kWのスパッタ用のDCパワーを35秒間印加し、基板温度が室温(20℃)の条件下において平坦化用導電膜50を形成する。
【0310】
また、平坦化用導電膜50を形成する前に、アンモニアプラズマ処理(図30(b))により下地絶縁膜15の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜15上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜15の表面を自在に移動できるようになり、(002)方向に強く自己配向したチタンよりなる平坦化用導電膜50を形成することが可能となる。
【0311】
なお、平坦化用導電膜50はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜50として形成してもよい。
【0312】
その後に、平坦化用導電膜50に対し、窒素雰囲気中で基板温度を650℃とするRTAを行うことで、チタンよりなる平坦化用導電膜50を窒化して、(111)方向に配向した窒化チタンで平坦化用導電膜50を構成する。
【0313】
ここで、第3導電性プラグ36aの周囲の下地絶縁膜15に既述のように形成されたリセス15bを反映して、上記の平坦化用導電膜50の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜50の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
【0314】
そこで、本実施形態では、図30(b)に示すように、CMP法により平坦化用導電膜50の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【0315】
なお、CMP後の平坦化用導電膜50の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜50の厚さの目標値を50〜100nm、より好ましくは50nmとする。
【0316】
ところで、上記のように平坦化用導電膜50に対してCMPを行った後では、平坦化用導電膜50の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜50の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【0317】
このような不都合を回避するために、次の工程では、図32(a)に示すように、平坦化用導電膜50の上面をアンモニアプラズマに曝すことで、平坦化用導電膜50の結晶の歪みがその上の膜に伝わらないようにする。
【0318】
次に、図32(b)に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜50の上に、スパッタ法で導電性密着膜51としてイリジウム膜を形成する。その導電性密着膜51は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば20nm以下、より好ましくは5nm〜10nmの厚さに形成するのが望ましい。
【0319】
続いて、第2実施形態で説明した図8(b)〜図12(a)の工程を行うことにより、図33(a)に示すように、各膜16、17、23〜25を積層する。
【0320】
なお、この工程では、第2実施形態と同じように、主強誘電体膜24dと副強誘電体膜24eとで第1強誘電体膜24bを構成する。このうち、主強誘電体膜24dはMOCVDにより形成され、副強誘電体膜24eはゾル・ゲル法により形成される。
【0321】
そして、この第1強誘電体膜24bの上にスパッタ法で第2強誘電体膜24cを形成することで、図19〜図29に示したような良好な強誘電体特性を持った強誘電体膜24を形成する。
【0322】
また、導電性酸化金属膜25bとしては、スパッタ法により酸化イリジウムよりなる第1、第2導電性酸化金属膜25d、25e(図11(b)参照)の積層膜を形成する。このうち、第1導電性酸化金属膜25dは成膜の時点で既に結晶化しており、その成膜後に、第2実施形態と同じ条件を用いて酸化性ガス含有雰囲気中でRTAを行うことにより、強誘電体膜24cの酸素欠損を補う。
【0323】
続いて、図12(b)及び図13(a)で説明した工程を行うことにより、図33(b)に示すように、第2導電膜25の上に第1マスク材料層26と第2ハードマスク27aとを形成する。
【0324】
次に、図34(a)に示すように、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
【0325】
その後、第1、第2ハードマスク26a、27aで覆われていない部分の第2導電膜25、強誘電体膜24、及び第1導電膜23をドライエッチングする。これにより、下部電極25a、キャパシタ誘電体膜24a、及び上部電極23aを備えたキャパシタQが形成される。
【0326】
そのエッチングでは、第1実施形態と同様に、第1導電膜23と第2導電膜25に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜24に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
【0327】
続いて、図34(b)に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第2ハードマスク27aを除去する。なお、ドライエッチングにより第2ハードマスク27aを除去してもよい。
【0328】
次に、図35(a)に示す断面構造を得るまでの工程について説明する。
【0329】
まず、第1ハードマスク26aをマスクとして用いながら、導電性酸素バリア膜17、下地導電膜16、導電性密着膜51、及び平坦化用導電膜50をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【0330】
また、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去され、上部電極25aの上面が露出する。
【0331】
この後は、第1実施形態で説明した図15(a)〜図18の工程を行うことにより、図35(b)に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【0332】
以上説明した本実施形態によれば、図31(a)を参照して説明したように、CMPにより第3導電性プラグ36aの周囲に発生したリセス15bを平坦化用導電膜50で埋め込み、更にCMPによりその平坦化用導電膜50を平坦化した。
【0333】
これにより、平坦化導電膜50の上方に形成される下部電極23a(図35(b)参照)の平坦性が良好になり、下部電極23aの配向が良好になる。そして、下部電極23aの配向の作用によりキャパシタ誘電体膜24aの配向も向上し、スイッチング電荷量等のキャパシタ誘電体膜24aの強誘電体特性が高められる。
【0334】
(4)第4実施形態
図36は、本実施形態に係る半導体装置の断面図である。
【0335】
本実施形態が第2実施形態と異なる点は、本実施形態では図31(b)のCMP工程において下地絶縁膜15の上面から平坦化用導電膜50を除去し、リセス15b内の第3導電性プラグ36a上にのみ平坦化用導電膜50を残す点である。これ以外の点は、本実施形態も第2実施形態も同じである。
【0336】
このようにCMPにより下地絶縁膜15の上面から平坦化用導電膜50を完全に除去しても、平坦化用導電膜50の膜厚が薄いため、CMP時のオーバー研磨量は少なくて済み、リセス15b内に残された平坦化用導電膜50の上面には凹部が殆ど形成されない。従って、平坦化用導電膜50と下地絶縁膜15のそれぞれの上面が平坦な連続面となるため、下部電極23aとキャパシタ誘電体膜24aの結晶性が良好になる。
【0337】
(5)第5実施形態
図37〜図44は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第2実施形態で説明した要素には第2実施形態と同じ符号を付し、以下ではその説明を省略する。
【0338】
最初に、図37(a)に示す断面構造を得るまでの工程について説明する。
【0339】
まず、第2実施形態の図7(a)で説明した工程に従い、シリコン基板1の上にカバー絶縁膜10と第1層間絶縁膜11とを形成する。そして、これらの絶縁膜をパターニングすることにより、第1ソース/ドレイン領域8aの上にコンタクトホールを形成する。
【0340】
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第1層間絶縁膜11上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第1導電性プラグ32aとして残す。
【0341】
次に、図37(b)に示すように、第1層間絶縁膜11と第1導電性プラグ32aのそれぞれの上にチタン膜を厚さ約20nmに形成し、このチタン膜を下地導電膜16とする。
【0342】
なお、この下地導電膜16を形成する前に、第1層間絶縁膜11と第1導電性プラグ32aのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第1層間絶縁膜11上に堆積したチタン原子が絶縁膜11表面の酸素原子に捕獲され難くなるので、チタン原子が第1層間絶縁膜11の表面を自在に移動できるようになり、(002)方向に強く自己配向したチタンよりなる下地導電膜16を形成することが可能となる。
【0343】
その後に、下地絶縁膜16に対し、窒素雰囲気中において基板温度を650℃、処理時間を60秒とするRTAを行う。これにより、チタンよりなる下地導電膜16が窒化され、(111)方向に配向した窒化チタンで下地導電膜16が構成されることになる。
【0344】
更に、この下地導電膜16の上に導電性酸素バリア膜17として窒化チタンアルミニウム膜を反応性スパッタ法で100nmの厚さに形成する。
【0345】
次に、図37(c)に示すように、導電性酸素バリア膜17の上にスパッタ法によりイリジウム膜を厚さ約100nmに形成し、このイリジウム膜を第1導電膜23とする。なお、この第1導電膜23の成膜条件については、第2実施形態において図9(b)を参照して説明したので、ここでは省略する。
【0346】
続いて、図38(a)に示すように、第2実施形態の図10(a)と同じ工程を行うことにより、PZTよりなる主強誘電体膜24dとPLZTよりなる副強誘電体膜24eとを形成する。第2実施形態で説明したように、主強誘電体膜24dはMOCVD法で80nm程度の厚さに形成され、副強誘電体膜24eは、主強誘電体膜24dの上面の凹凸を埋め込むためにゾル・ゲル法で20nm程度の厚さに形成される。
【0347】
そして、これら主強誘電体膜24dと副強誘電体膜24eとにより第1強誘電体膜24bが構成される。
【0348】
次に、図38(b)に示すように、酸素含有雰囲気中において副強誘電体膜24eに対して結晶化アニールを行い、副強誘電体膜24eを結晶化させる。この結晶化アニールの条件は、第2実施形態において図10(b)を参照して説明したのでここでは省略する。
【0349】
続いて、図39(a)に示すように、第1強誘電体膜24bの上に、第2強誘電体膜24cとしてスパッタ法によりPZT膜を1〜50nmの厚さ、より好ましくは10〜30nmの厚さに形成する。
【0350】
ここまでの工程により、第1導電膜23の上には、第1強誘電体膜24bと第2強誘電体膜24cとで構成される強誘電体膜24が形成されたことになる。
【0351】
第1実施形態で説明したように、第2強誘電体膜24cは強誘電体膜24の上面の平坦化の目的で形成されるものであるから、その厚さを第1強誘電体膜24bよりも薄くし、強誘電体特性の大半を第1強誘電体膜24bに担わせるのが好ましい。
【0352】
次に、図39(b)に示すように、第2実施形態の図11(b)と同じ工程を行うことにより、強誘電体膜24の上に導電性酸化金属膜25bを形成する。第2実施形態で説明したように、その導電性酸化金属膜25dは、成膜の時点で結晶化した第1導電性酸化金属膜25dとアモルファスな第2導電性酸化金属膜25eとで構成される。そして、第1導電性酸化金属膜25dを形成した後には、酸化性ガス含有雰囲気中で該第1導電性酸化金属膜25dに対してRTAを行うことにより、強誘電体膜24の酸素欠損を補うと共に、第1導電性酸化金属膜25dを完全に結晶化させる。このRTAの条件は第2実施形態で説明したので省略する。
【0353】
次に、図40(a)に示すように、導電性酸化金属膜25bの上に、導電性向上膜25cとしてイリジウム膜をスパッタ法により厚さ50nm〜100nmに形成し、この導電性向上膜25cと導電性酸化金属膜25dとを第2導電膜25とする。
【0354】
次に、図40(b)に示すように、スパッタ法で第2導電膜25の上に窒化チタンよりなる第1マスク材料層26を形成する。
【0355】
また、TEOSガスを使用するプラズマCVD法を用いて第1マスク材料層36の上に酸化シリコン膜を形成し、その酸化シリコン膜をパターニングして第2ハードマスク27aを形成する。
【0356】
続いて、図41(a)に示すように、第2ハードマスク27aをマスクにして第1マスク材料層26をエッチングすることにより第1ハードマスク26aを形成する。
【0357】
次いで、第1、第2ハードマスク26a、27aで覆われていない部分の第2導電膜25、強誘電体膜24、及び第1導電膜23をドライエッチングする。これにより、下部電極23a、キャパシタ誘電体膜24a、及び上部電極25aを備えたキャパシタQが形成される。
【0358】
なお、このドライエッチングの条件は、第2実施形態で図13(b)を参照して説明したので省略する。
【0359】
また、上記のドライエッチングを行っても、導電性酸素バリア膜17はエッチングされずに下地導電膜16の全面に残存する。
【0360】
次に、図41(b)に示すように、ウエットエッチング又はドライエッチングにより第2ハードマスク27aを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
【0361】
続いて、図42(a)に示す断面構造を得るまでの工程について説明する。
【0362】
まず、第1ハードマスク26aをマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、下地導電膜16と導電性酸素バリア膜17とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
【0363】
なお、このエッチングガスに対し第1ハードマスク26aもエッチングされるため、エッチングの終了時には第1ハードマスク26aは除去され、上部電極25aの上面が露出する。
【0364】
次に、図42(b)に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板1の上側全面に、第1キャパシタ保護絶縁膜39としてアルミナ膜を厚さ約20nmに形成する。
【0365】
そして、キャパシタQを形成する際のドライエッチング(図41(a)参照)や、スパッタ法による第1キャパシタ保護絶縁膜39の成膜時にキャパシタ誘電体膜24aが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜24aに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を550℃〜700℃、例えば650℃とし、約60分間行われる。
【0366】
その後に、第1キャパシタ保護絶縁膜39の上に、CVD法によりアルミナ膜を厚さ約20nmに形成し、このアルミナ膜を第2キャパシタ保護絶縁膜40とする。
【0367】
次いで、図43(a)に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第2キャパシタ保護絶縁膜40の上に第2層間絶縁膜41として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第2層間絶縁膜41は、シリコン基板1の平坦面上で1500nmの厚さを有する。
【0368】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第2層間絶縁膜41として形成してもよい。
【0369】
その後に、CMP法により第2層間絶縁膜41の表面を研磨して平坦化する。
【0370】
次に、図43(b)に示す断面構造を得るまでの工程について説明する。
【0371】
まず、第2層間絶縁膜41の表面をN2Oプラズマに曝すことにより、第2層間絶縁膜41内に残留する水分を除去すると共に、第2層間絶縁膜41への水分の再吸収を防止する。
【0372】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【0373】
次いで、カバー絶縁膜10、第1、第2層間絶縁膜11、41、及び第1、第2キャパシタ保護絶縁膜39、40をパターニングすることにより、第2ソース/ドレイン領域8bの上のこれらの絶縁膜に第1ホール41cを形成する。
【0374】
そして、この第1ホール41c内にグルー膜とタングステン膜とを順に形成した後、第2層間絶縁膜41上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第1ホール41c内にのみ第2導電性プラグ54として残す。
【0375】
その第2導電性プラグ54は、ビット線の一部を構成し、第2ソース/ドレイン領域8bと電気的に接続される。
【0376】
ところで、第2導電性プラグ54は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
【0377】
そこで、第2導電性プラグ54の酸化を防止するため、第2層間絶縁膜41と第2導電性プラグ54のそれぞれの上面に酸窒化シリコン膜を厚さ約100nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜55とする。
【0378】
次に、図44(a)に示すように、第1、第2キャパシタ保護絶縁膜39、40、第2層間絶縁膜41、及び酸化防止絶縁膜55をパターニングすることにより、上部電極25aの上のこれらの絶縁膜に第2ホール41dを形成する。
【0379】
この第2ホール41dを形成した後、ここまでの工程でキャパシタ誘電体膜24aが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第2導電性プラグ54の酸化は酸化防止絶縁膜55によって防止される。
【0380】
この後に、酸化防止絶縁膜55をエッチバックして除去する。
【0381】
続いて、図44(b)に示すように、第2層間絶縁膜41と第2導電性プラグ54のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線57aとビット線用の導電性パッド57bとを形成する。
【0382】
その金属積層膜は、例えば、厚さ60nmのチタン膜、厚さ30nmの窒化チタン膜、厚さ400nmの銅含有アルミニウム膜、厚さ5nmのチタン膜、及び厚さ70nmの窒化チタン膜をこの順に形成してなる。
【0383】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【0384】
上記した本実施形態では、第2実施形態の第3導電性プラグ36aや下地絶縁膜15を形成しないので、第2実施形態と比較して工程の簡略化が図られる。
【0385】
更に、第2ソース/ドレイン領域8b上でビット線の一部を構成する第2導電性プラグ54が一段しかないので、二段の導電性プラグ32b、47bを形成する第2実施形態よりも簡単な構造となる。
【0386】
以下に、本発明の特徴を付記する。
【0387】
(付記1) 半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、第1強誘電体膜と、添加元素がドープされた第2強誘電体膜とを順に形成してなり、前記第2強誘電体膜が前記第1強誘電体膜よりも薄く、且つ、前記第2強誘電体膜と前記上部電極との界面が実質的に平坦であることを特徴とする半導体装置。
【0388】
(付記2) 前記第1強誘電体膜は、前記添加元素がドープされていない主強誘電体膜と、前記主強誘電体膜の上面の凹凸を埋め込み、且つ該主強誘電体膜よりも薄い副強誘電体膜とを有することを特徴とする付記1に記載の半導体装置。
【0389】
(付記3) 前記副強誘電体膜の上面の凹凸は、前記主強誘電体膜の前記凹凸よりも小さいことを特徴とする付記2に記載の半導体装置。
【0390】
(付記4) 半導体基板の上方に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、スパッタ法により第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記第1、第2強誘電体膜、及び前記第2導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0391】
(付記5) 前記第2強誘電体膜を形成する工程において、前記第1強誘電体膜よりも薄く前記第2強誘電体膜を形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0392】
(付記6) 前記第2強誘電体膜を形成する工程において、該第2強誘電体膜を1nm〜40nmの厚さに形成することを特徴とする付記5に記載の半導体装置の製造方法。
【0393】
(付記7) 前記第2強誘電体膜を形成する工程において、ストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかの元素が添加元素としてドープされたPZT膜を前記第2強誘電体膜として形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0394】
(付記8) 前記添加元素のドープ量は、前記元素毎に5mol%以下であることを特徴とする付記7に記載の半導体装置の製造方法。
【0395】
(付記9) 前記第1強誘電体膜を形成する工程において、ゾル・ゲル法により単層の前記第1強誘電体膜を形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0396】
(付記10) 前記第1導電膜を形成する工程において、プラチナ、パラジウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する導電膜を前記第1導電膜として形成し、
前記第1強誘電体膜を形成する工程において、該第1強誘電体膜を前記第1導電膜の上に直接形成することを特徴とする付記9に記載の半導体装置。
【0397】
(付記11) 前記第1強誘電体膜を形成する工程は、
MOCVD法又はMOD法により主強誘電体膜を形成する工程と、
前記主強誘電体膜の上にゾル・ゲル法により副強誘電体膜を形成する工程とを更に有する付記4に記載の半導体装置の製造方法。
【0398】
(付記12) 前記主強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第1導電膜を曝すことを特徴とする付記11に記載の半導体装置の製造方法。
【0399】
(付記13) 前記副強誘電体膜を形成する工程において、前記主強誘電体膜よりも薄く前記副強誘電体膜を形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0400】
(付記14) 前記第1導電膜を形成する工程において、イリジウム、ルテニウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する導電膜を前記第1導電膜として形成し、
前記主強誘電体膜を形成する工程において、該主強誘電体膜を前記第1導電膜の上に直接形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0401】
(付記15) 前記第2導電膜を形成する工程は、
前記第2強誘電体膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、成膜の時点で結晶化した第1導電性酸化金属膜を形成する工程と、
酸化性ガス雰囲気中において、前記第1導電性酸化金属膜に対してアニールを行う工程と、
前記第1導電性酸化金属膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、第2導電性酸化金属膜を形成する工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0402】
(付記16) 前記第2導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素の流量比を、前記第1導電性酸化金属膜を形成する工程におけるよりも大きくすることを特徴とする付記15に記載の半導体装置の製造方法。
【0403】
(付記17) 前記半導体基板に第1不純物拡散領域を形成する工程と、
前記第1不純物拡散領域の上方の前記第1層間絶縁膜に第1ホールを形成する工程と、
前記第1ホール内に、前記第1不純物拡散領域と電気的に接続された第1導電性プラグを形成する工程とを有し、
前記第1導電膜を形成する工程において、前記第1導電性プラグの上にも該第1導電膜を形成し、
前記キャパシタを形成する工程において、前記第1導電性プラグの上に該キャパシタを形成することを特徴とする付記4に記載の半導体装置の製造方法。
【0404】
(付記18) 前記第1層間絶縁膜と前記第1導電性プラグの上に下地絶縁膜を形成する工程と、
前記第1導電性プラグの上の前記下地絶縁膜に第2ホールを形成する工程と、
前記第2ホールに、前記第1導電性プラグと電気的に接続された第2導電性プラグを形成する工程と、
前記第2導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記第1導電膜を形成する工程において、前記平坦化された平坦化用導電膜の上に該第1導電膜を形成することを特徴とする付記17に記載の半導体装置の製造方法。
【0405】
(付記19) 前記平坦化用導電膜を平坦化する工程において、該平坦化用導電膜を研磨することにより、前記第2導電性プラグの上にのみ該平坦化用導電膜を残すことを特徴とする付記18に記載の半導体装置の製造方法。
【0406】
(付記20) 前記半導体基板に第2不純物拡散領域を形成する工程と、
前記キャパシタを覆う第2層間絶縁膜を形成する工程と、
前記第2不純物拡散領域の上の前記第1層間絶縁膜及び前記第2層間絶縁膜に第3ホールを形成する工程と、
前記第3ホール内に、前記第2不純物拡散領域と電気的に接続された第3導電性プラグを形成する工程とを更に有することを特徴とする付記17に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0407】
【図1】図1(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図2】図2(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図3】図3(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図4】図4(a)〜(c)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図5】図5(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図6】図6は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図7】図7(a)〜(c)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図8】図8(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図9】図9(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図10】図10(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図11】図11(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図12】図12(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図13】図13(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図14】図14(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その8)である。
【図15】図15(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その9)である。
【図16】図16(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その10)である。
【図17】図17(a)、(b)は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図18】図18は、本発明の第2実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図19】図19は、一層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量を示すグラフである。
【図20】図20は、強誘電体のヒステリシスループを示す図である。
【図21】図21は、キャパシタのスイッチング電荷量のアシンメトリーを調査して得られたグラフである。
【図22】図22は、キャパシタのリーク電流密度を調査して得られたグラフである。
【図23】図23は、孤立した複数のキャパシタのリーク電流密度を調査して得られたグラフである。
【図24】図24は、五層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量を調査して得られたグラフである。
【図25】図25は、五層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量のアシンメトリーを調査して得られたグラフである。
【図26】図26は、五層目金属配線まで形成した場合におけるキャパシタのリーク電流密度を調査して得られたグラフである。
【図27】図27は、複数のキャパシタを集積形成した場合においてリーク電流密度を調査して得られたグラフである。
【図28】図28は、孤立した複数のキャパシタを形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図29】図29は、複数のキャパシタを集積形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図30】図30(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図31】図31(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図32】図32(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図33】図33(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図34】図34(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図35】図35(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図36】図36は、本発明の第4実施形態に係る半導体装置の断面図である。
【図37】図37(a)〜(c)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図38】図38(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図39】図39(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図40】図40(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図41】図41(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図42】図42(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図43】図43(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図44】図44(a)、(b)は、本発明の第5実施形態に係る半導体装置の製造途中の断面図(その8)である。
【符号の説明】
【0408】
1…シリコン基板、2…素子分離絶縁膜、3…pウェル、4…ゲート絶縁膜、5…ゲート電極、6a、6b…第1、第2ソース/ドレインエクステンション、7…絶縁性サイドウォール、8a、8b…第1、第2ソース/ドレイン領域、10…カバー絶縁膜、11…第1層間絶縁膜、12…下部電極密着膜、14…酸化防止絶縁膜、15…下地絶縁膜、16…導電性密着膜、17…導電性酸素バリア膜、23…第1導電膜、23a…下部電極、24…強誘電体膜、24a…キャパシタ誘電体膜、24b…第1強誘電体膜、24c…第2強誘電体膜、24d…主強誘電体膜、24e…副強誘電体膜、25…第2導電膜、25a…上部電極、25b…酸化金属膜、25c…導電性向上膜、25d…第1導電性酸化金属膜、25e…第2導電性酸化金属膜、26…第1マスク材料層、26a…第1ハードマスク、27…第2マスク材料層、27a…第2ハードマスク、32a、32b…第1、第2導電性プラグ、35…グルー膜、36…プラグ用導電膜、36a…第3導電性プラグ、39…第1キャパシタ保護絶縁膜、40…第2キャパシタ保護絶縁膜、41…第2層間絶縁膜、42…第3キャパシタ保護絶縁膜、43…キャップ絶縁膜、47a、47b…第4、第5導電性プラグ、49a、57a…金属配線、49b、57b…導電性パッド、50…平坦化用導電膜、51…導電性密着膜、54…第2導電性プラグ、55…酸化防止絶縁膜、61a、61b…第1、第2導電性プラグ、62…導電性プラグ。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、第1強誘電体膜と、添加元素がドープされた第2強誘電体膜とを順に形成してなり、前記第2強誘電体膜が前記第1強誘電体膜よりも薄く、且つ、前記第2強誘電体膜と前記上部電極との界面が実質的に平坦であることを特徴とする半導体装置。
【請求項2】
前記第1強誘電体膜は、前記添加元素がドープされていない主強誘電体膜と、前記主強誘電体膜の上面の凹凸を埋め込み、且つ該主強誘電体膜よりも薄い副強誘電体膜とを有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記副強誘電体膜の上面の凹凸は、前記主強誘電体膜の前記凹凸よりも小さいことを特徴とする請求項2に記載の半導体装置。
【請求項4】
半導体基板の上方に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、スパッタ法により第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記第1、第2強誘電体膜、及び前記第2導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項5】
前記第2強誘電体膜を形成する工程において、前記第1強誘電体膜よりも薄く前記第2強誘電体膜を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記第1強誘電体膜を形成する工程は、
MOCVD(Metal Organic CVD)法又はMOD(Metal Organic Deposition)法により主強誘電体膜を形成する工程と、
前記主強誘電体膜の上にゾル・ゲル法により副強誘電体膜を形成する工程とを更に有する請求項4に記載の半導体装置の製造方法。
【請求項7】
前記主強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第1導電膜を曝すことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記副強誘電体膜を形成する工程において、前記主強誘電体膜よりも薄く前記副強誘電体膜を形成することを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項9】
前記第2導電膜を形成する工程は、
前記第2強誘電体膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、成膜の時点で結晶化した第1導電性酸化金属膜を形成する工程と、
酸化性ガス雰囲気中において、前記第1導電性酸化金属膜に対してアニールを行う工程と、
前記第1導電性酸化金属膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、第2導電性酸化金属膜を形成する工程とを有することを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項10】
前記第2導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素の流量比を、前記第1導電性酸化金属膜を形成する工程におけるよりも大きくすることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、第1強誘電体膜と、添加元素がドープされた第2強誘電体膜とを順に形成してなり、前記第2強誘電体膜が前記第1強誘電体膜よりも薄く、且つ、前記第2強誘電体膜と前記上部電極との界面が実質的に平坦であることを特徴とする半導体装置。
【請求項2】
前記第1強誘電体膜は、前記添加元素がドープされていない主強誘電体膜と、前記主強誘電体膜の上面の凹凸を埋め込み、且つ該主強誘電体膜よりも薄い副強誘電体膜とを有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記副強誘電体膜の上面の凹凸は、前記主強誘電体膜の前記凹凸よりも小さいことを特徴とする請求項2に記載の半導体装置。
【請求項4】
半導体基板の上方に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上に第1導電膜を形成する工程と、
前記第1導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第1強誘電体膜を形成する工程と、
前記第1強誘電体膜の上に、スパッタ法により第2強誘電体膜を形成する工程と、
前記第2強誘電体膜の上に第2導電膜を形成する工程と、
前記第1導電膜、前記第1、第2強誘電体膜、及び前記第2導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項5】
前記第2強誘電体膜を形成する工程において、前記第1強誘電体膜よりも薄く前記第2強誘電体膜を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記第1強誘電体膜を形成する工程は、
MOCVD(Metal Organic CVD)法又はMOD(Metal Organic Deposition)法により主強誘電体膜を形成する工程と、
前記主強誘電体膜の上にゾル・ゲル法により副強誘電体膜を形成する工程とを更に有する請求項4に記載の半導体装置の製造方法。
【請求項7】
前記主強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第1導電膜を曝すことを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記副強誘電体膜を形成する工程において、前記主強誘電体膜よりも薄く前記副強誘電体膜を形成することを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項9】
前記第2導電膜を形成する工程は、
前記第2強誘電体膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、成膜の時点で結晶化した第1導電性酸化金属膜を形成する工程と、
酸化性ガス雰囲気中において、前記第1導電性酸化金属膜に対してアニールを行う工程と、
前記第1導電性酸化金属膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、第2導電性酸化金属膜を形成する工程とを有することを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項10】
前記第2導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素の流量比を、前記第1導電性酸化金属膜を形成する工程におけるよりも大きくすることを特徴とする請求項9に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【公開番号】特開2008−124331(P2008−124331A)
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願番号】特願2006−308161(P2006−308161)
【出願日】平成18年11月14日(2006.11.14)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成20年5月29日(2008.5.29)
【国際特許分類】
【出願日】平成18年11月14日(2006.11.14)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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