半導体装置とその製造方法
【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板30の上方に、下部電極61と、強誘電体膜よりなるキャパシタ誘電体膜62と、上部電極63とを有するキャパシタQを形成する工程と、キャパシタQ上に第1の保護膜70を形成する工程と、第1の保護膜70に、上部電極63に達する第1の開口70aを形成する工程と、第1の開口70aを形成した後に、第1の保護膜70及び第1の開口70aから露出する上部電極63の上方に層間絶縁膜71を形成する工程と、層間絶縁膜71に、第1の開口70aの内側で上部電極63に達する第1のホール71aを形成する工程と、第1のホール71aに第1の導体プラグ77aを埋め込む工程とを含む半導体装置の製造方法による。
【解決手段】シリコン基板30の上方に、下部電極61と、強誘電体膜よりなるキャパシタ誘電体膜62と、上部電極63とを有するキャパシタQを形成する工程と、キャパシタQ上に第1の保護膜70を形成する工程と、第1の保護膜70に、上部電極63に達する第1の開口70aを形成する工程と、第1の開口70aを形成した後に、第1の保護膜70及び第1の開口70aから露出する上部電極63の上方に層間絶縁膜71を形成する工程と、層間絶縁膜71に、第1の開口70aの内側で上部電極63に達する第1のホール71aを形成する工程と、第1のホール71aに第1の導体プラグ77aを埋め込む工程とを含む半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【0002】
近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、フラッシュメモリやFeRAM(Ferroelectric Random Access Memory)等が知られている。
【0003】
このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、フラッシュメモリと比較して動作電圧が低く、高速動作が可能である点で有利である。
【0004】
そのFeRAMでは、キャパシタ誘電体膜の材料としてPZT(Pb(Zr, Ti)O3)のような酸化物強誘電体が使用されることが多い。
【0005】
但し、酸化物強誘電体は、外部雰囲気中の水素の還元作用によって酸素欠損が生じ、それにより残留分極電荷量等の強誘電体特性が容易に劣化することが知られている。したがって、強誘電体キャパシタの性能の劣化を防止するために、水素等の還元物質からキャパシタ誘電体膜を保護することが望まれている。
【特許文献1】特開2000−150810号公報
【特許文献2】特開2004−193280号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止することを目的とする。
【課題を解決するための手段】
【0007】
以下の開示の一観点によれば、半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、前記キャパシタ上に第1の保護膜を形成する工程と、前記第1の保護膜に、前記上部電極に達する第1の開口を形成する工程と、前記第1の開口を形成した後に、前記第1の保護膜及び前記第1の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、前記絶縁膜に、前記第1の開口の内側で前記上部電極に達する第1のホールを形成する工程と、前記第1のホールに第1の導体プラグを埋め込む工程とを含む半導体装置の製造方法が提供される。
【0008】
また、その開示の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、前記キャパシタ上に形成され、前記上部電極に達する第1の開口を有する第1の保護膜と、前記キャパシタを覆うように形成される絶縁膜と、前記絶縁膜に埋め込まれ、前記第1の開口の内部で前記上部電極に接続される第1の導体プラグとを含む半導体装置が提供される。
【発明の効果】
【0009】
開示の半導体装置とその製造方法によれば、第1の保護膜に第1の開口を形成し、その内部に第1のホールを形成するので、第1のホールを形成するときに第1の保護膜をエッチングする必要がない。そのため、第1の保護膜に起因した段差部が第1のホールの内面に形成されなくなり、その段差部が原因で強誘電体キャパシタに水素等の還元性物質が侵入するのを防止でき、強誘電体キャパシタの劣化を抑制することが可能となる。
【発明を実施するための最良の形態】
【0010】
(1)調査結果
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
【0011】
図1〜図3は、その調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図である。
【0012】
このサンプルを作製するには、まず、図1(a)に示すように、シリコン基板1の上方に第1の層間絶縁膜2としてCVD法により酸化シリコン膜を形成する。
【0013】
そして、この第1の層間絶縁膜2の上に下部電極3、キャパシタ誘電体膜4、及び上部電極5をこの順に積層してなる強誘電体キャパシタQを形成する。
【0014】
このうち、下部電極3としてはプラチナ膜のような貴金属膜が使用され、キャパシタ誘電体膜4としてはPZT等の酸化物強誘電体膜が使用される。
【0015】
酸化物強誘電体膜は、既述のように水素等の還元性物質によって容易に酸化してその強誘電体特性が劣化してしまう。上部電極5は、そのような還元性物質からキャパシタ誘電体膜4を保護する役割も担っており、酸化イリジウム膜等の酸化貴金属膜からなる。酸化貴金属膜は、貴金属膜よりも還元作用が少なく、水分との接触によっても水素が発生し難いため、強誘電体キャパシタの製造途中に発生する水分が原因でキャパシタ誘電体膜4が劣化するのを抑制するのに有用である。
【0016】
次いで、図1(b)に示すように、キャパシタQを覆う絶縁性の保護膜6として、スパッタ法によりアルミナ膜を形成する。
【0017】
そして、この保護膜6の上に第2の層間絶縁膜7としてCVD法により酸化シリコン膜を形成した後、CMP(Chemical Mechanical Polishing)法によりその上面を研磨して平坦化する。
【0018】
ここで、保護膜6中のアルミナは、水素に対するバリア性に優れており、第2の層間絶縁膜7の成膜雰囲気に存在する水素からキャパシタ誘電体膜4を保護する役割を担う。また、第2の層間絶縁膜7中に残留する水分がこの後の工程において熱により気化したとしても、その水分を保護膜6によりバリアすることができ、水分が原因でキャパシタ誘電体膜4が劣化するのを防止できる。
【0019】
続いて、図2(a)に示すように、フォトリソグラフィとエッチングにより保護膜6と第2の層間絶縁膜7とをパターニングし、上部電極5と下部電極3のそれぞれの上に第1及び第2のホール7a、7bを形成する。そのエッチングは、C4F8等のフッ素系のガスをエッチングガスとして用いるRIE(Reactive Ion Etching)により行われる。
【0020】
但し、保護膜6として形成されたアルミナ膜は化学反応に乏しく、エッチングガスとの化学反応よるエッチングが困難である。そのため、保護膜6のエッチング速度は第2の層間絶縁膜7のそれよりもかなり遅くなり、保護膜6における各ホール7a、7bの内面が図示のようなテーパー状となる。
【0021】
更に、このエッチングでは、各ホール7a、7bが未開口となるのを防止するためにオーバーエッチングが行われ、各ホール7a、7bの底面はそれぞれ上部電極5と下部電極3の上面よりも下がるようになる。
【0022】
このようなオーバーエッチングと保護膜6のテーパー形状とにより、各ホール7a、7bの内面には図示のような段差部Aが形成されることになる。
【0023】
次いで、図2(b)に示すように、各ホール7a、7bの内面と第2の層間絶縁膜7の上面に、スパッタ法によりバリア膜10として窒化チタン膜を形成する。
【0024】
更に、このバリア膜10の上に、六フッ化タングステン(WF6)ガス、シラン(SiH4)ガス、及び水素ガスとの混合ガスを反応ガスとして用いるCVD法によりタングステン膜11を形成し、このタングステン膜11により各ホール7a、7bを完全に埋め込む。
【0025】
ここで、バリア膜10は、タングステン膜11と第2の層間絶縁膜7との密着性を向上させる役割に加え、タングステン膜11の成膜雰囲気からキャパシタQを保護する役割も担う。
【0026】
ところが、保護膜6の側面では、既述の段差部Aによって成膜初期のバリア膜10が庇のように張り出し、それよりも下方での成膜が妨げられてしまうので、保護膜6よりも下方の部分のバリア膜10の膜厚が他の部分よりも薄くなってしまう。
【0027】
そのため、タングステン膜11の成膜雰囲気に含まれる水素が、図中の矢印のようにバリア膜10を透過して上部電極5に侵入し、キャパシタ誘電体膜4を還元して劣化させてしまう。
【0028】
更に、その水素は、上部電極5の酸化イリジウム膜も還元してその膜質を疎にしてしまうので、強誘電体キャパシタQの電気的特性が設計値とは異なるものとなってしまう。
【0029】
また、外部雰囲気中の水分がバリア膜10を透過して下部電極3に侵入すると、下部電極3中のプラチナの触媒作用によって水素が発生し、この水素によってもキャパシタ誘電体膜4が劣化することになる。
【0030】
なお、ホール内面においてバリア膜10を十分な膜厚に形成すべく、カバレッジ特性の良好なCVD法によりバリア膜10として窒化チタン膜を形成することも考えられる。しかし、CVD法による窒化チタン膜の成膜雰囲気には水素が含まれるため、その成膜時に上記と同様にしてキャパシタ誘電体膜4と上部電極5が還元されてしまう。
【0031】
この後に、図3に示すように、第2の層間絶縁膜7の上の余分なバリア膜10とタングステン膜11とをCMP法により研磨して除去し、これらの膜を各ホール7a、7b内にのみ導体プラグ12として残す。
【0032】
以上により、このサンプルの基本構造が完成する。
【0033】
このサンプルの作製方法によれば、上記のようにホール7a、7bの内面におけるバリア膜10の水素バリア性が不足するので、キャパシタ誘電体膜4や上部電極5を水素から保護するのが難しくなってしまうことが明らかとなった。
【0034】
本願発明者はこのような知見に鑑み、以下に説明するような実施形態に想到した。
【0035】
(2)第1実施形態
図4〜図18は、本実施形態に係る半導体装置の製造途中の断面図である。
【0036】
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
【0037】
最初に、図4(a)に示す断面構造を得るまでの工程について説明する。
【0038】
まず、n型又はp型のシリコン(半導体)基板30に素子分離用の溝を形成する。そして、その溝の中に素子分離絶縁膜31を形成し、この素子分離絶縁膜31でトランジスタの活性領域を画定する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)を採用してもよい。
【0039】
次いで、シリコン基板30の活性領域にp型不純物、例えばボロンを導入してpウェル32を形成した後、活性領域の表面を熱酸化することにより、ゲート絶縁膜33となる熱酸化膜を約6〜7nmの厚さに形成する。
【0040】
続いて、シリコン基板30の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィとエッチングによりこれらの膜をパターニングして、シリコン基板30上にゲート電極34を形成する。
【0041】
pウェル32の上には二つのゲート電極34が間隔をおいて略平行に配置され、その各々はワード線の一部となる。
【0042】
次いで、ゲート電極34をマスクにするイオン注入により、ゲート電極34の横のシリコン基板30にn型不純物としてリンを導入し、第1及び第2のソース/ドレインエクステンション35a、35bを形成する。
【0043】
その後に、シリコン基板30の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極34の横に絶縁性スペーサ37として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【0044】
続いて、この絶縁性スペーサ37とゲート電極34をマスクにしながら、シリコン基板30に砒素等のn型不純物を再びイオン注入することにより、ゲート電極34の側方のシリコン基板30に第1及び第2のソース/ドレイン領域36a、36bを形成する。このうち、二つのゲート電極34の間の第2のソース/ドレイン領域36bは、ビット線の一部となる。
【0045】
更に、シリコン基板30の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1及び第2のソース/ドレイン領域36a、36bにおけるシリコン基板30上にコバルトシリサイド層等の高融点シリサイド層38を形成し、各ソース/ドレイン領域36a、36bを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極34の表層にも形成される。
【0046】
その後に、素子分離絶縁膜31の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【0047】
ここまでの工程により、シリコン基板30の活性領域には、ゲート絶縁膜33、ゲート電極34、及び第1、第2ソース/ドレイン領域36a、36b等を有するMOSトランジスタTRが形成されたことになる。
【0048】
次に、図4(b)に示すように、シリコン基板30の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それをカバー絶縁膜41とする。
【0049】
更に、TEOS(Tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜41の上に第1の層間絶縁膜42として酸化シリコン(SiO2)膜を厚さ約1000nmに形成する。そして、CMP法で第1の層間絶縁膜42の上面を研磨して平坦化すると共に、第1の層間絶縁膜42の厚さを約785nmとする。
【0050】
続いて、図4(c)に示すように、フォトリソグラフィとエッチングによりカバー絶縁膜41と第1の層間絶縁膜42とをパターニングし、第1、第2ソース/ドレイン領域36a、36bの上にコンタクトホール42aを形成する。
【0051】
その後に、図5(a)に示すように、第1、第2ソース/ドレイン領域36a、36bと電気的に接続された第1の導体プラグ43をこれらのコンタクトホール42a内に形成する。
【0052】
その第1の導体プラグ43を形成するには、例えば、厚さが約30nmのチタン膜と厚さが約20nmの窒化チタン膜とをバリア膜としてこの順にスパッタ法でコンタクトホール42a内に形成する。そして、このバリア膜の上にCVD法によりタングステン膜を300nm程度の厚さに形成し、このタングステン膜でコンタクトホール42aを完全に埋め込む。その後に、第1の層間絶縁膜42の上の余分なバリア膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第1の導体プラグ43としてコンタクトホール42a内に残す。
【0053】
このようにして形成された第1の導体プラグ43は、酸化され易いタングステンを主にしてなるため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こすおそれがある。
【0054】
そこで、次の工程では、図5(b)に示すように、第1の導体プラグ43の酸化を防ぐ酸化防止絶縁膜45として、第1の導体プラグ43と第1の層間絶縁膜42のそれぞれの上にCVD法により酸窒化シリコン膜を厚さ約100nmに形成する。
【0055】
そして、この酸化防止絶縁膜45の上に、TEOSガスを使用するCVD法で酸化シリコン膜を厚さ約130nmに形成し、この酸化シリコン膜を絶縁性密着膜46とする。
【0056】
この後に、窒素雰囲気中で基板温度を約650℃とするアニールを絶縁性密着膜46に対して30分間行うことにより、絶縁性密着膜46の脱ガスを行う。
【0057】
次いで、図5(c)に示すように、絶縁性密着膜46の上に下部電極密着膜47としてスパッタ法によりアルミナ膜を厚さ約20nmに形成する。その後、RTA(Rapid Thermal Anneal)により下部電極密着膜47のアルミナを十分に酸化する。この下部電極密着膜47は、後述のキャパシタ下部電極と絶縁性密着膜46との密着性を向上させるために形成される。
【0058】
続いて、図6(a)に示すように、スパッタ法により第1の導電膜48としてプラチナ膜を厚さ約150nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム(RuO2)膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜を第1の導電膜48として形成してもよい。
【0059】
ここで、第1の導電膜48を形成する前に下部電極密着膜47を予め形成したので、第1の導電膜48と絶縁性密着膜46との密着力が高められる。
【0060】
次に、図6(b)に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第1の導電膜48の上に第1の強誘電体膜49としてPZT(Pb(Zrx, Ti1-x)O3: 0≦x≦1)膜を厚さ約90nmに形成する。第1の強誘電体膜49の成膜温度は特に限定されないが、本実施形態では0℃〜150℃、例えば50℃とする。
【0061】
また、第1の強誘電体膜49はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第1の強誘電体膜49として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第1の強誘電体膜49として形成してもよい。
【0062】
更に、第1の強誘電体膜49の成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第1の強誘電体膜49を形成してもよい。
【0063】
これらの成膜方法のうち、スパッタ法で形成された第1の強誘電体膜49は、成膜直後では結晶化しておらず非晶質であり、強誘電体特性に乏しい。
【0064】
そこで、次の工程では、図7(a)に示すように、酸素含有雰囲気において第1の強誘電体膜49に対して結晶化アニールを行い、第1の強誘電体膜49中のPZTを結晶化させる。
【0065】
その結晶化アニールは、酸素濃度が流量比1.25%となるように調整された酸素とアルゴンよりなる雰囲気においてRTAにより行われ、基板温度は約600℃、処理時間は約90秒とされる。
【0066】
なお、MOCVD法により第1の強誘電体膜49を形成する場合は、第1の強誘電体膜49は成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。
【0067】
その後に、図7(b)に示すように、RFスパッタ法により第1の強誘電体膜49の上にPZT膜を厚さ約10〜30nmに形成し、このPZT膜を第2の強誘電体膜50とする。
【0068】
第2の強誘電体膜50はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第2の強誘電体膜50として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第2の強誘電体膜50として形成してもよい。
【0069】
なお、スパッタ法で形成されたPZTは成膜直後では結晶化していない。よって、この時点では、第2の強誘電体膜50は非晶質の状態となっている。
【0070】
次に、図8(a)に示すように、非晶質の第2の強誘電体膜50の上にスパッタ法により上部電極用の第2の導電膜51を形成する。
【0071】
第2の導電膜51としては、例えば、アルゴンガスと酸素ガスとの混合雰囲気中でイリジウムターゲットをスパッタすることにより、厚さ約50nmの酸化イリジウム膜を形成し得る。
【0072】
続いて、図8(b)に示すように、非晶質の第2の強誘電体膜50に対して酸素含有雰囲気中で結晶化アニールを行い、第2の強誘電体膜50中のPZTを結晶化させると共に、その下の第1の強誘電体膜49の結晶性を更に高める。
【0073】
この結晶化アニールの条件は特に限定されないが、本実施形態では基板温度を約710℃、処理時間を120秒とする。更に、アニール雰囲気として、酸素濃度が流量比で1%に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。
【0074】
この結晶化アニールの初期の時点では第2の強誘電体膜50は結晶化しておらず非晶質なので、第2の導電膜51の酸化イリジウムが第2の強誘電体膜50の結晶粒界に拡散し難い。これにより、拡散した酸化イリジウムが原因で第2の強誘電体膜50の膜中にリークパスが発生するのを抑制することができる。
【0075】
更に、この結晶化アニールにより、第2の導電膜51を通じてアニール雰囲気中の酸素が第2の強誘電体膜50に供給され、第2の強誘電体膜50の酸素欠損が補われるという利点も得られる。このような利点を得るために、第2の導電膜51の厚さは酸素が透過しやすいようになるべく薄く、例えば10〜100nmとするのが好ましい。
【0076】
但し、このように薄い第2の導電膜51が第2の強誘電体膜50上に形成されただけでは、後のエッチング工程におけるダメージが第2の導電膜51だけで吸収しきれず、第1及び第2の強誘電体膜49、50が劣化するおそれがある。
【0077】
そこで、次の工程では、図9(a)に示すように、第1及び第2の強誘電体膜49、50を保護するための導電性保護膜52として、第2の導電膜51の上にスパッタ法で酸化イリジウム膜を厚さ約200nmに形成する。
【0078】
この後に、第1及び第2の強誘電体膜49、50を形成したときにシリコン基板30の裏面に付着したPZTを洗浄して除去する。
【0079】
続いて、図9(b)に示すように、導電性保護膜52の上にハードマスク53としてスパッタ法により窒化チタン膜を厚さ約34nmに形成する。
【0080】
この後に、ハードマスク53の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン57を形成する。
【0081】
次に、図10(a)に示すように、第1のレジストパターン57をマスクにしてハードマスク53を島状にパターニングする。
【0082】
そして、図10(b)に示すように、島状のハードマスク53をマスクにして第2の導電膜51と導電性保護膜52とをドライエッチングし、エッチングされずに残存するこれらの膜51、52を上部電極63とする。
【0083】
ここで、第1のレジストパターン57はエッチング時のダメージによってその側面が後退することがある。これに対し、ハードマスク53は窒化チタンのようにレジストよりもエッチング速度が遅い材料よりなるので、ハードマスク53の側面は後退せず、設計通りの寸法に上部電極63をパターニングし易くなる。
【0084】
この後に、第1のレジストパターン57を除去し、更にハードマスク53をドライエッチングにより除去する。
【0085】
次いで、図11(a)に示すように、ここまでの工程で第1及び第2の強誘電体膜49、50が受けたダメージを回復させるために、これらの強誘電体膜49、50に対して酸素含有雰囲気中でアニールを行う。
【0086】
このようなアニールは、回復アニールと呼ばれ、本実施形態では600〜700℃、例えば650℃の基板温度で約40分間行われる。
【0087】
次に、図11(b)に示すように、シリコン基板30の上側全面にフォトレジストを塗布し、それを露光、現像して第2のレジストパターン58を形成する。
【0088】
そして、図12(a)に示すように、第2のレジストパターン58をマスクにして第1及び第2の強誘電体膜49、50をドライエッチングする。これにより、これらの強誘電体膜49、50を有するキャパシタ誘電体膜62が上部電極63の下に形成される。
【0089】
この後に、第2のレジストパターン58は除去される。
【0090】
なお、第2のレジストパターン58を除去した後に、キャパシタ誘電体膜62に対して回復アニールを行ってもよい。その回復アニールは、酸素含有雰囲気において基板温度を300〜400℃、処理時間を30〜120分として行われる。
【0091】
次いで、図12(b)に示すように、第1の導電膜48、キャパシタ誘電体膜62、及び上部電極63のそれぞれの上にCVD法又はスパッタ法によりエンキャップ膜65としてアルミナ膜を20〜50nm程度の厚さに形成する。
【0092】
このエンキャップ膜65は、水素や水分等の還元性物質がキャパシタ誘電体膜62に侵入にするのを阻止し、これらの物質によってキャパシタ誘電体膜62が還元されて劣化するのを防止する役割を担う。
【0093】
そして、酸素含有雰囲気において基板温度400〜600℃、処理時間30〜120分程度の回復アニールをキャパシタ誘電体膜62に対して行う。
【0094】
その後に、この第1のアルミナ膜65の上にフォトレジストを塗布し、それを露光、現像して第3のレジストパターン66を形成する。
【0095】
次に、図13(a)に示すように、第3のレジストパターン66をマスクにしてエンキャップ膜65と第1の導電膜48とをドライエッチングし、キャパシタ誘電体膜62の下に下部電極61を形成する。
【0096】
なお、このドライエッチングでは、下部電極61で覆われていない部分の下部電極密着膜47もエッチングされて除去される。
【0097】
そして、第3のレジストパターン66を除去した後、基板温度300〜400℃、処理時間30〜60分間の条件でキャパシタ誘電体膜62に対して回復アニールを行う。
【0098】
ここまでの工程により、シリコン基板30のセル領域に、下部電極61、キャパシタ誘電体膜62、及び上部電極63を有する強誘電体キャパシタQが形成されたことになる。
【0099】
その強誘電体キャパシタQの上部電極63は、キャパシタ誘電体膜62を水素等の還元性物質から保護する役割を担っており、上記のように酸化イリジウム膜を上部電極63として形成するのが好ましい。酸化イリジウム等の酸化貴金属膜は、貴金属膜よりも還元作用が少なく、水分との接触によっても水素が発生し難いため、半導体装置の製造途中に発生する水分が原因でキャパシタ誘電体膜62が劣化するのを抑制するのに有用である。
【0100】
次いで、図13(b)に示すように、シリコン基板30の上側全面にスパッタ法又はCVD法により絶縁性の第1の保護膜70としてアルミナ膜を厚さ約20nmに形成する。
【0101】
第1の保護膜70は、エンキャップ膜65と同様に、水素や水分等の還元性物質からキャパシタ誘電体膜62を保護する役割を担う。そのような機能を有する膜には、アルミナ膜の他に酸化チタン膜もあり、酸化チタン膜を第1の保護膜70として形成してもよい。
【0102】
この後に、酸素含有雰囲気中において基板温度を500〜700℃、処理時間を30〜60分間とする条件で、キャパシタ誘電体膜62に対して回復アニールを行う。このような回復アニールにより、アニール雰囲気中の酸素によってキャパシタ誘電体膜62の酸素欠損が補われ、キャパシタ誘電体膜62の強誘電体特性が回復する。
【0103】
次に、図14(a)に示す断面構造を得るまでの工程について説明する。
【0104】
まず、第1の保護膜70の上にフォトレジストを塗布し、それを露光、現像することにより第4のレジストパターン68を形成する。
【0105】
そして、第4のレジストパターン68が備える窓68aを通じて第1の保護膜70とエンキャップ膜65とをドライエッチングする。
【0106】
これにより、第1の保護膜70とエンキャップ膜65の各々に、上部電極63に達する第1の開口70aと下部電極61に達する第2の開口70bとが形成される。これら第1及び第2の開口70a、70bは、例えば円形の平面形状を有する。
【0107】
このドライエッチングにおけるエッチングガスは特に限定されないが、塩素ガスを含むエッチングガスを用いるのが好ましい。塩素ガスは、第4のレジストパターン68の側面を後退させる作用を有するので、第1の保護膜70やエンキャップ膜65から発生した反応生成物がレジスト側面に付着し難くなり、エッチング終了後に反応生成物がキャパシタQ上に残り難くすることができる。
【0108】
本実施形態では、ICP (Inductively Coupled Plasma)エッチング装置において、流量が100ml/minの塩素ガスと流量が100ml/minのアルゴンガスとの混合ガスをエッチングガスとして用い、エッチング雰囲気の圧力を1.0Paに維持する。また、そのエッチングガスをプラズマ化するための高周波電力として、周波数が13.56MHzでパワーが2000Wの電力を用いる。また、エッチングガスを基板30側に引き付けるバイアス用の高周波電力として、周波数が400kHzでパワーが1000Wの電力を用いる。
【0109】
そのエッチングを終了後、第4のレジストパターン68は除去される。
【0110】
次いで、図14(b)に示すように、TEOSガスを使用するプラズマCVD法により、キャパシタQを覆う第2の層間絶縁膜71として酸化シリコン膜を厚さ約1400nmに形成する。
【0111】
そして、この第2の層間絶縁膜71の上面をCMP法により研磨して平坦化した後、N2Oプラズマ処理若しくはN2プラズマ処理により第2の層間絶縁膜71を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【0112】
この脱水処理の条件は特に限定されないが、例えば、基板温度は約350℃、処理時間は約2分間とされる。
【0113】
次に、図15(a)に示すように、第2の層間絶縁膜71の上にフォトレジストを塗布し、それを露光、現像して第5のレジストパターン59を形成する。
【0114】
そして、その第5のレジストパターン59が備える窓59aを通じてキャパシタQ上の第2の層間絶縁膜71をRIEによりドライエッチングする。これにより、第1の開口70aの内側で上部電極63に達する第1のホール71aと、第2の開口70bの内側で下部電極61に達する第2のホール71bとが第2の層間絶縁膜71に形成される。
【0115】
なお、本工程で使用するエッチングガスは特に限定されないが、例えばC4F8、Ar、O2、及びCOの混合ガスを使用する。
【0116】
また、このエッチングでは、各ホール71a、71bの底面に第2の層間絶縁膜71の残渣が残らないようにオーバーエッチングが行われるため、これらのホール71a、71bの底面はそれぞれ上部電極63と下部電極61の底面よりも下がることになる。
【0117】
本実施形態では、上記のように第1及び第2のホール71a、71bをそれぞれ第1及び第2の開口70a、70bの内側に形成するので、これらのホール71a、71bのエッチング時に第1の保護膜70がホール内面に現れることはない。したがって、化学的にエッチングするのが困難な第1の保護膜70をエッチングすることなしに各ホール71a、71bを形成することができ、第1の保護膜70に起因した段差部がこれらのホールの内面に形成されるのを防止できる。
【0118】
ここで、各ホール71a、71bが第1及び第2の開口70a、70b内に確実に収まるように、第5のレジストパターン59に対する露光工程での位置合わせ誤差を考慮して、第1及び第2の開口70a、70bの直径Dを設定するのが好ましい。
【0119】
露光工程における位置合わせは、露光装置にもよるが、図の右方向と左方向のそれぞれに最大で1μm程度ずれる。
【0120】
本実施形態では、各ホール71a、71bの直径を0.35μmとする。したがって、第1及び第2の開口70a、70bの直径Dを0.55μm(=0.35μm+1μm+1μm)とすることにより、各ホール71a、71bが位置ずれをした場合でもそれらを開口70a、70b内に収めることができる。
【0121】
この後に、第5のレジストパターン59は除去される。
【0122】
なお、第5のレジストパターン59を除去した後、ブラシスクラバ処理により、第2の層間絶縁膜71の表面や各ホール71a、71bの内面の異物を除去するようにしてもよい。
【0123】
次いで、図15(b)に示すように、第2の層間絶縁膜71の上にフォトレジストを再び塗布し、それを露光、現像して第6のレジストパターン60を形成する。
【0124】
そして、第6のレジストパターン60の窓60aを通じて各絶縁膜46、70、71をRIEによりドライエッチングして、第1の導体プラグ43の上に第3のホール71cを形成する。
【0125】
このエッチングでは、エッチングガスとして例えばC4F8、Ar、O2、及びCOの混合ガスが使用される。そのエッチングガスに対して酸化防止絶縁膜45はエッチングストッパとなるので、酸化防止絶縁膜45はエッチングされずに第1の導体プラグ43の上に残る。
【0126】
この後に、第6のレジストパターン60は除去される。
【0127】
なお、第6のレジストパターン60を除去した後に、酸素含有雰囲気中でキャパシタ誘電体膜62に対して回復アニールを行ってもよい。その回復アニールは、例えば、基板温度400〜600℃、処理時間30〜120分の条件で行われる。このように酸素含有雰囲気中でアニールを行っても、第1の導体プラグ43上の酸化防止絶縁膜45が酸素の透過を阻止するので、第1の導体プラグ43の酸化が原因でコンタクト不良になることはない。
【0128】
また、酸素含有雰囲気に代えてオゾン雰囲気でこの回復アニールを行うようにしてもよい。
【0129】
続いて、図16(a)に示すように、アルゴンガスを用いたスパッタエッチングにより、第3のホール71cの下に残る酸化防止絶縁膜45をエッチングして除去し、第1の導体プラグ43の清浄面を露出させる。このようなスパッタエッチングにより、キャパシタQ上の各ホール71a、71b内の異物を除去することもできる。
【0130】
その後に、不活性ガス雰囲気中又は減圧雰囲気中において第2の層間絶縁膜71をアニールして脱ガスを行う。
【0131】
次に、図16(b)に示す断面構造を得るまでの工程について説明する。
【0132】
まず、アルゴンプラズマを用いるRFエッチングにより、第1の導体プラグ43の上面の自然酸化膜を除去する。このときのエッチング量は特に限定されないが、本実施形態では約10nmとする。
【0133】
次いで、第1〜第3ホール71a〜71cの内面に導電性のバリア膜75としてスパッタ法により窒化チタン(TiN)膜を50nm程度の厚さに形成する。
【0134】
バリア膜75の成膜条件は特に限定されないが、本実施形態では、チタンターゲットが設けられたスパッタチャンバにアルゴンガスと窒素ガスとを導入し、基板温度を150〜250℃、例えば200℃としてバリア膜75を形成する。その場合、各ガスの流量は、例えばアルゴンガスが50sccm、窒素ガスが90sccmとされる。
【0135】
ここで、バリア膜75は、後述のタングステン膜との密着性を高める役割の他に、外部雰囲気中の水素等の還元性物質がキャパシタQに侵入するのを阻止する役割も担うため、第1及び第2のホール71a、71bの内面に十分な厚さに形成されるのが好ましい。
【0136】
本実施形態では、既述のように第1の保護膜70の各開口70a、70bの内側に各ホール71a、71bを形成したので、第1の保護膜70に起因した段差部がこれらのホール71a、71bに形成されていない。よって、段差部が原因でバリア膜75に膜厚が薄い部分が形成されず、各ホール71a、71bの内面において水素バリア性が十分維持できる程度の厚さにバリア膜75を形成することができる。
【0137】
続いて、図17(a)に示すように、バリア膜75の上にプラグ用の導電膜74としてCVD法によりタングステン膜を300nm程度の厚さに形成し、導電膜74により各ホール71a〜71cを完全に埋め込む。
【0138】
そのCVD法では、六フッ化タングステンガス、シランガス、及び水素ガスの混合ガスが成膜ガスとして使用される。そのような成膜ガスには水素が含まれているが、上記のように各ホール71a、71bの内面でのバリア膜75は水素バリア性が維持される程度に十分厚く形成されているので、バリア膜75によりキャパシタQを水素から十分に保護できる。これにより、水素が原因でキャパシタ誘電体膜62が還元して劣化するのを防止でき、残留分極電荷量等のキャパシタ誘電体膜62の強誘電体特性を維持することが可能となる。
【0139】
また、水素による上部電極63の還元も防止されるので、上部電極63の酸化イリジウム膜が還元によって疎な膜質になるのを抑制でき、強誘電体キャパシタQの電気的特性を設計値に近づけることが可能となる。
【0140】
次いで、図17(b)に示すように、第2の層間絶縁膜71の上の余分なバリア膜75と導電膜74とをCMP法により研磨して除去し、これらの膜を各ホール71a〜71c内にのみそれぞれ第2〜第4の導体プラグ77a〜77cとして残す。
【0141】
これらのうち、第2の導体プラグ77aは上部電極63に接続され、第3の導体プラグ77bは下部電極61と電気的に接続される。なお、これら第2及び第3の導体プラグ77a、77bはそれぞれ第1及び第2の開口70a、70b(図17(b)参照)の内部に形成され、これらの導体プラグ77a、77bと第1の保護膜70の側面との間には第2の層間絶縁膜71が介在する。
【0142】
一方、第4の導体プラグ77cは第1の導体プラグ43を介して各ソース/ドレイン領域36a、36bと電気的に接続される。
【0143】
この後に、アルゴンプラズマを用いたRFエッチングにより第2〜第4の導体プラグ77a〜77cの上面の自然酸化膜を除去する。
【0144】
次いで、図18に示すように、第2〜第4の導体プラグ77a〜77cと第2の層間絶縁膜71の上に金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線78を形成する。
【0145】
その金属積層膜として、例えば、スパッタ法により厚さ約50nmの窒化チタン膜、厚さ約550nmの銅含有アルミニウム膜、厚さ約5nmのチタン膜、及び厚さ約50nmの窒化チタン膜をこの順に形成する。
【0146】
更に、この一層目金属配線78の上に、図示のように第3〜第6の層間絶縁膜83〜86と二層目〜五層目金属配線79〜82を交互に積層して多層配線構造を形成する。
【0147】
そして、最上層の五層目金属配線82の上に、酸化シリコンよりなる第1のパッシベーション膜87と窒化シリコンよりなる第2のパッシベーション膜88をこの順に形成する。
【0148】
その後、第2のパッシベーション膜88の上にポリイミド塗膜を形成し、それを熱硬化させて保護絶縁膜89とする。
【0149】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0150】
本実施形態では、図15(a)を参照して説明したように、第1の保護膜70の第1及び第2の開口70a、70bの内側に、第1及び第2のホール71a、71bを形成するようにした。そのため、各ホール71a、71bを形成するとき、化学的にエッチングするのが困難な第1の保護膜70をエッチングする必要がなくなり、第1の保護膜70に起因した段差部がこれらのホール71a、71bの内面に形成されない。
【0151】
したがって、各ホール71a、71bの内面に形成されるバリア膜75に膜厚が薄い部分が形成されず、ホール内面におけるバリア膜75の膜厚を十分に確保することができる。
【0152】
これにより、バリア膜75の水分バリア性を維持することができ、例えば導電膜74(図17(a)参照)を形成するときの還元雰囲気によりキャパシタ誘電体膜62と上部電極63が還元されるのを防止できる。
【0153】
また、下部電極61として触媒作用のあるプラチナ膜のような貴金属膜を形成する場合でも、各ホール71a、71bの内面に十分な厚さで形成されたバリア膜75により水分をバリアすることができ、水分との接触で下部電極61から水素が発生するのを抑制できる。そのような水分は、例えば、一層目金属配線78(図18参照)を形成するときの熱により、第1の層間絶縁膜71から脱ガスとして発生し得る。
【0154】
(3)第2実施形態
本実施形態では、第1実施形態よりも強誘電体キャパシタの保護を厚くすることができる半導体装置について説明する。
【0155】
図19〜図22は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第1実施形態と同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
【0156】
この半導体装置を製造するには、まず、第1実施形態で説明した図4(a)〜図14(a)の工程を行う。
【0157】
次いで、図19(a)に示すように、第1及び第2の開口70a、70bからそれぞれ露出する上部電極63及び下部電極61の上と、第1の保護膜70の上とに、第1の保護膜70と同じ材料のアルミナからなる第2の保護膜90を形成する。
【0158】
第2の保護膜90は第1の保護膜70よりも薄く形成するのが好ましく、本実施形態では1nm〜20nm程度の厚さに第2の保護膜90を形成する。このように薄いアルミナ膜を形成するには、ALD(Atomic Layer Deposition)法を採用するのが好適である。その場合、成膜雰囲気によって上部電極63やキャパシタ誘電体膜62が劣化するのを防止するため、例えば特開2004−193280号公報のようにアルミニウムの原料ガスとしてTMA(Tri-Metyl Aluminium)ガスを使用するのが好ましい。また、このアルミニウムの原料ガスに対する酸化剤としては水素を含まないガス、例えばオゾンを用いるのが好ましい。
【0159】
但し、第2の保護膜90の成膜方法はALD法に限定されず、スパッタ法であってもよい。
【0160】
更に、第2の保護膜90は水素や水分等の還元性物質からキャパシタ62を保護するものであり、アルミナ膜の他、酸化チタン膜であってもよい。
【0161】
続いて、図19(b)に示すように、TEOSガスを使用するプラズマCVD法により、キャパシタQを覆う第2の層間絶縁膜71として酸化シリコン膜を厚さ約1400nmに形成する。
【0162】
そして、この第2の層間絶縁膜71の上面をCMP法により研磨して平坦化した後、N2Oプラズマ処理若しくはN2プラズマ処理により第2の層間絶縁膜71を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【0163】
この脱水処理の条件は特に限定されないが、例えば、基板温度は約350℃、処理時間は約2分間とされる。
【0164】
次に、図20に示す断面構造を得るまでの工程について説明する。
【0165】
まず、第2の層間絶縁膜71の上にフォトレジストを塗布し、それを露光、現像して第5のレジストパターン59を形成する。
【0166】
そして、第5のレジストパターン59が備える窓59aを通じてキャパシタQ上の第2の保護膜90と第2の層間絶縁膜71とをドライエッチングする。これにより、第1の開口70aの内側で上部電極63に達する第1のホール71aと、第2の開口70bの内側で下部電極61に達する第2のホール71bとがこれらの膜71、90に形成される。
【0167】
なお、本工程で使用するエッチングガスは特に限定されないが、例えばC4F8、Ar、O2、及びCOの混合ガスを使用する。
【0168】
ここで、各ホール71a、71bをエッチングするときには、第2の保護膜90もエッチングされることになるが、第2の保護膜90は第1の保護膜70よりも薄く形成してあるので、第2の保護膜90に起因した段差部がホール内面に顕著に発生することはない。
【0169】
このエッチングが終了後、第5のレジストパターン59は除去される。
【0170】
そして、第1実施形態で説明した図15(b)及び図16(a)の工程を行った後、図21に示すように、各ホール71a〜71cの内面と第2の層間絶縁膜71の上面に、バリア膜75として窒化チタン膜をスパッタ法で50nm程度の厚さに形成する。
【0171】
この後は、第1実施形態で説明した図17(a)〜図18の工程を行うことにより、図22に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【0172】
以上説明した本実施形態によれば、図21に示したように、第1の保護膜70の各開口70a、70bから露出する上部電極63と下部電極61の上に第2の保護膜90を形成する。
【0173】
そのため、開口70a、70bの内側における水素や水分等に対するバリア性が第2の保護膜90によって補われ、開口70a、70bからキャパシタQに侵入しようとする水素等を第2の保護膜90によりバリアすることができる。これにより、第1実施形態と比較して、キャパシタQの保護を一層厚くすることができる。
【0174】
また、ホール71a、71bを形成するときに第2の保護膜90はエッチングされることになるが、第2の保護膜90は第1の保護膜70よりも薄いのでエッチングが容易であり、第2の保護膜90に起因した段差部がホール内面に顕著に形成されることはない。よって、ホール内面の段差部が原因でバリア膜75に膜厚が薄い部分が形成されることはなく、水素や水分等に対するバリア膜75のバリア性を十分に維持することが可能となる。
【0175】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【0176】
(付記1) 半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に第1の保護膜を形成する工程と、
前記第1の保護膜に、前記上部電極に達する第1の開口を形成する工程と、
前記第1の開口を形成した後に、前記第1の保護膜及び前記第1の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、
前記絶縁膜に、前記第1の開口の内側で前記上部電極に達する第1のホールを形成する工程と、
前記第1のホールに第1の導体プラグを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【0177】
(付記2) 付記1に記載の半導体装置の製造方法において、
前記第1の導体プラグを埋め込む工程は、
前記第1のホールの内面にバリア膜を形成する工程と、
前記バリア膜上に導電膜を形成して、前記第1のホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【0178】
(付記3) 付記1又は付記2に記載の半導体装置の製造方法において、
前記第1の開口を形成した後、前記絶縁膜を形成する前に、前記第1の開口から露出する前記上部電極上に、前記第1の保護膜よりも薄い第2の保護膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【0179】
(付記4) 付記3に記載の半導体装置の製造方法において、
前記第2の保護膜は、前記第1の保護膜と同じ材料からなることを特徴とする半導体装置の製造方法。
【0180】
(付記5) 付記1〜4のいずれかに記載の半導体装置の製造方法において、
前記第1の開口を形成する工程は、
前記第1の保護膜上にレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件で、前記第1の保護膜をエッチングして前記第1の開口を形成する工程と、
を更に含むことを特徴とする半導体装置の製造方法。
【0181】
(付記6) 前記エッチング条件は、塩素ガスを含むエッチングガスを用いる条件であることを特徴とする付記5に記載の半導体装置の製造方法。
【0182】
(付記7) 付記1〜6のいずれかに記載の半導体装置の製造方法において、
前記第1の保護膜に、前記下部電極に達する第2の開口を形成する工程と、
前記絶縁膜に、前記第2の開口の内側で前記下部電極に達する第2のホールを形成する工程と、
前記第2のホールに第2の導体プラグを埋め込む工程と、
を更に含むことを特徴とする半導体装置の製造方法。
【0183】
(付記8) 半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達する第1の開口を有する第1の保護膜と、
前記キャパシタを覆うように形成される絶縁膜と、
前記絶縁膜に埋め込まれ、前記第1の開口の内部で前記上部電極に接続される第1の導体プラグと、
を含むことを特徴とする半導体装置。
【0184】
(付記9) 付記8に記載の半導体装置において、
前記第1の導体プラグは、
前記絶縁膜に形成された第1のホールの内面に形成されるバリア膜と、
前記バリア膜上に形成され、前記ホールを埋め込む導電膜と、
を含むことを特徴とする半導体装置。
【0185】
(付記10) 付記8又は付記9に記載の半導体装置において、
前記第1の保護膜と前記第1の導体プラグの間であって、前記上部電極上に形成され、前記第1の保護膜よりも薄い第2の保護膜を更に含むことを特徴とする半導体装置。
【図面の簡単な説明】
【0186】
【図1】図1(a)、(b)は、強誘電体キャパシタのサンプルの作製方法を示す断面図(その1)である。
【図2】図2(a)、(b)は、強誘電体キャパシタのサンプルの作製方法を示す断面図(その2)である。
【図3】図3は、強誘電体キャパシタのサンプルの作製方法を示す断面図(その3)である。
【図4】図4(a)〜(c)は、第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図5】図5(a)〜(c)は、第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図6】図6(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図7】図7(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図8】図8(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図9】図9(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図10】図10(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図11】図11(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その8)である。
【図12】図12(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その9)である。
【図13】図13(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その10)である。
【図14】図14(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図15】図15(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その12)である。
【図16】図16(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その13)である。
【図17】図17(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その14)である。
【図18】図18は、第1実施形態に係る半導体装置の製造途中の断面図(その14)である。
【図19】図19(a)、(b)は、第2実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図20】図20は、第2実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図21】図21は、第2実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図22】図22は、第2実施形態に係る半導体装置の製造途中の断面図(その4)である。
【符号の説明】
【0187】
1、30…シリコン基板、2…第1の層間絶縁膜、3…下部電極、4…キャパシタ誘電体膜、5…上部電極、6…保護膜、7…第2の層間絶縁膜、7a、7b…第1及び第2のホール、10…バリア膜、11…タングステン膜、12…導体プラグ、31…素子分離絶縁膜、32…pウェル、33…ゲート絶縁膜、34…ゲート電極、35a、35b…第1、第2のソース/ドレインエクステンション、36a、36b…第1、第2のソース/ドレイン領域、37…絶縁性スペーサ、38…高融点シリサイド層、41…カバー絶縁膜、42…第1の層間絶縁膜、42a…コンタクトホール、43…第1の導体プラグ、45…酸化防止絶縁膜、46…絶縁性密着膜、47…下部電極密着膜、48…第1の導電膜、49…第1の強誘電体膜、50…第2の強誘電体膜、51…第2の導電膜、52…導電性保護膜、53…ハードマスク、57…第1のレジストパターン、59…第5のレジストパターン、59a…窓、60…第6のレジストパターン、60a…窓、61…下部電極、62…キャパシタ誘電体膜、63…上部電極、65…エンキャップ膜、68…第4のレジストパターン、68a…窓、70…第1の保護膜、70a、70b…第1及び第2の開口、71…第2の層間絶縁膜、71a〜71c…第1〜第3のホール、74…プラグ用の導電膜、75…バリア膜、77a〜77c…第2〜第4の導電性プラグ、78〜62…一層目〜五層目金属配線、83〜86…第3〜第6の層間絶縁膜、87、88…第1、第2のパッシベーション膜、90…第2の保護膜。
【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【0002】
近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、フラッシュメモリやFeRAM(Ferroelectric Random Access Memory)等が知られている。
【0003】
このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、フラッシュメモリと比較して動作電圧が低く、高速動作が可能である点で有利である。
【0004】
そのFeRAMでは、キャパシタ誘電体膜の材料としてPZT(Pb(Zr, Ti)O3)のような酸化物強誘電体が使用されることが多い。
【0005】
但し、酸化物強誘電体は、外部雰囲気中の水素の還元作用によって酸素欠損が生じ、それにより残留分極電荷量等の強誘電体特性が容易に劣化することが知られている。したがって、強誘電体キャパシタの性能の劣化を防止するために、水素等の還元物質からキャパシタ誘電体膜を保護することが望まれている。
【特許文献1】特開2000−150810号公報
【特許文献2】特開2004−193280号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止することを目的とする。
【課題を解決するための手段】
【0007】
以下の開示の一観点によれば、半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、前記キャパシタ上に第1の保護膜を形成する工程と、前記第1の保護膜に、前記上部電極に達する第1の開口を形成する工程と、前記第1の開口を形成した後に、前記第1の保護膜及び前記第1の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、前記絶縁膜に、前記第1の開口の内側で前記上部電極に達する第1のホールを形成する工程と、前記第1のホールに第1の導体プラグを埋め込む工程とを含む半導体装置の製造方法が提供される。
【0008】
また、その開示の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、前記キャパシタ上に形成され、前記上部電極に達する第1の開口を有する第1の保護膜と、前記キャパシタを覆うように形成される絶縁膜と、前記絶縁膜に埋め込まれ、前記第1の開口の内部で前記上部電極に接続される第1の導体プラグとを含む半導体装置が提供される。
【発明の効果】
【0009】
開示の半導体装置とその製造方法によれば、第1の保護膜に第1の開口を形成し、その内部に第1のホールを形成するので、第1のホールを形成するときに第1の保護膜をエッチングする必要がない。そのため、第1の保護膜に起因した段差部が第1のホールの内面に形成されなくなり、その段差部が原因で強誘電体キャパシタに水素等の還元性物質が侵入するのを防止でき、強誘電体キャパシタの劣化を抑制することが可能となる。
【発明を実施するための最良の形態】
【0010】
(1)調査結果
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
【0011】
図1〜図3は、その調査で使用された強誘電体キャパシタのサンプルの作製方法を示す断面図である。
【0012】
このサンプルを作製するには、まず、図1(a)に示すように、シリコン基板1の上方に第1の層間絶縁膜2としてCVD法により酸化シリコン膜を形成する。
【0013】
そして、この第1の層間絶縁膜2の上に下部電極3、キャパシタ誘電体膜4、及び上部電極5をこの順に積層してなる強誘電体キャパシタQを形成する。
【0014】
このうち、下部電極3としてはプラチナ膜のような貴金属膜が使用され、キャパシタ誘電体膜4としてはPZT等の酸化物強誘電体膜が使用される。
【0015】
酸化物強誘電体膜は、既述のように水素等の還元性物質によって容易に酸化してその強誘電体特性が劣化してしまう。上部電極5は、そのような還元性物質からキャパシタ誘電体膜4を保護する役割も担っており、酸化イリジウム膜等の酸化貴金属膜からなる。酸化貴金属膜は、貴金属膜よりも還元作用が少なく、水分との接触によっても水素が発生し難いため、強誘電体キャパシタの製造途中に発生する水分が原因でキャパシタ誘電体膜4が劣化するのを抑制するのに有用である。
【0016】
次いで、図1(b)に示すように、キャパシタQを覆う絶縁性の保護膜6として、スパッタ法によりアルミナ膜を形成する。
【0017】
そして、この保護膜6の上に第2の層間絶縁膜7としてCVD法により酸化シリコン膜を形成した後、CMP(Chemical Mechanical Polishing)法によりその上面を研磨して平坦化する。
【0018】
ここで、保護膜6中のアルミナは、水素に対するバリア性に優れており、第2の層間絶縁膜7の成膜雰囲気に存在する水素からキャパシタ誘電体膜4を保護する役割を担う。また、第2の層間絶縁膜7中に残留する水分がこの後の工程において熱により気化したとしても、その水分を保護膜6によりバリアすることができ、水分が原因でキャパシタ誘電体膜4が劣化するのを防止できる。
【0019】
続いて、図2(a)に示すように、フォトリソグラフィとエッチングにより保護膜6と第2の層間絶縁膜7とをパターニングし、上部電極5と下部電極3のそれぞれの上に第1及び第2のホール7a、7bを形成する。そのエッチングは、C4F8等のフッ素系のガスをエッチングガスとして用いるRIE(Reactive Ion Etching)により行われる。
【0020】
但し、保護膜6として形成されたアルミナ膜は化学反応に乏しく、エッチングガスとの化学反応よるエッチングが困難である。そのため、保護膜6のエッチング速度は第2の層間絶縁膜7のそれよりもかなり遅くなり、保護膜6における各ホール7a、7bの内面が図示のようなテーパー状となる。
【0021】
更に、このエッチングでは、各ホール7a、7bが未開口となるのを防止するためにオーバーエッチングが行われ、各ホール7a、7bの底面はそれぞれ上部電極5と下部電極3の上面よりも下がるようになる。
【0022】
このようなオーバーエッチングと保護膜6のテーパー形状とにより、各ホール7a、7bの内面には図示のような段差部Aが形成されることになる。
【0023】
次いで、図2(b)に示すように、各ホール7a、7bの内面と第2の層間絶縁膜7の上面に、スパッタ法によりバリア膜10として窒化チタン膜を形成する。
【0024】
更に、このバリア膜10の上に、六フッ化タングステン(WF6)ガス、シラン(SiH4)ガス、及び水素ガスとの混合ガスを反応ガスとして用いるCVD法によりタングステン膜11を形成し、このタングステン膜11により各ホール7a、7bを完全に埋め込む。
【0025】
ここで、バリア膜10は、タングステン膜11と第2の層間絶縁膜7との密着性を向上させる役割に加え、タングステン膜11の成膜雰囲気からキャパシタQを保護する役割も担う。
【0026】
ところが、保護膜6の側面では、既述の段差部Aによって成膜初期のバリア膜10が庇のように張り出し、それよりも下方での成膜が妨げられてしまうので、保護膜6よりも下方の部分のバリア膜10の膜厚が他の部分よりも薄くなってしまう。
【0027】
そのため、タングステン膜11の成膜雰囲気に含まれる水素が、図中の矢印のようにバリア膜10を透過して上部電極5に侵入し、キャパシタ誘電体膜4を還元して劣化させてしまう。
【0028】
更に、その水素は、上部電極5の酸化イリジウム膜も還元してその膜質を疎にしてしまうので、強誘電体キャパシタQの電気的特性が設計値とは異なるものとなってしまう。
【0029】
また、外部雰囲気中の水分がバリア膜10を透過して下部電極3に侵入すると、下部電極3中のプラチナの触媒作用によって水素が発生し、この水素によってもキャパシタ誘電体膜4が劣化することになる。
【0030】
なお、ホール内面においてバリア膜10を十分な膜厚に形成すべく、カバレッジ特性の良好なCVD法によりバリア膜10として窒化チタン膜を形成することも考えられる。しかし、CVD法による窒化チタン膜の成膜雰囲気には水素が含まれるため、その成膜時に上記と同様にしてキャパシタ誘電体膜4と上部電極5が還元されてしまう。
【0031】
この後に、図3に示すように、第2の層間絶縁膜7の上の余分なバリア膜10とタングステン膜11とをCMP法により研磨して除去し、これらの膜を各ホール7a、7b内にのみ導体プラグ12として残す。
【0032】
以上により、このサンプルの基本構造が完成する。
【0033】
このサンプルの作製方法によれば、上記のようにホール7a、7bの内面におけるバリア膜10の水素バリア性が不足するので、キャパシタ誘電体膜4や上部電極5を水素から保護するのが難しくなってしまうことが明らかとなった。
【0034】
本願発明者はこのような知見に鑑み、以下に説明するような実施形態に想到した。
【0035】
(2)第1実施形態
図4〜図18は、本実施形態に係る半導体装置の製造途中の断面図である。
【0036】
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
【0037】
最初に、図4(a)に示す断面構造を得るまでの工程について説明する。
【0038】
まず、n型又はp型のシリコン(半導体)基板30に素子分離用の溝を形成する。そして、その溝の中に素子分離絶縁膜31を形成し、この素子分離絶縁膜31でトランジスタの活性領域を画定する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)を採用してもよい。
【0039】
次いで、シリコン基板30の活性領域にp型不純物、例えばボロンを導入してpウェル32を形成した後、活性領域の表面を熱酸化することにより、ゲート絶縁膜33となる熱酸化膜を約6〜7nmの厚さに形成する。
【0040】
続いて、シリコン基板30の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィとエッチングによりこれらの膜をパターニングして、シリコン基板30上にゲート電極34を形成する。
【0041】
pウェル32の上には二つのゲート電極34が間隔をおいて略平行に配置され、その各々はワード線の一部となる。
【0042】
次いで、ゲート電極34をマスクにするイオン注入により、ゲート電極34の横のシリコン基板30にn型不純物としてリンを導入し、第1及び第2のソース/ドレインエクステンション35a、35bを形成する。
【0043】
その後に、シリコン基板30の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極34の横に絶縁性スペーサ37として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【0044】
続いて、この絶縁性スペーサ37とゲート電極34をマスクにしながら、シリコン基板30に砒素等のn型不純物を再びイオン注入することにより、ゲート電極34の側方のシリコン基板30に第1及び第2のソース/ドレイン領域36a、36bを形成する。このうち、二つのゲート電極34の間の第2のソース/ドレイン領域36bは、ビット線の一部となる。
【0045】
更に、シリコン基板30の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1及び第2のソース/ドレイン領域36a、36bにおけるシリコン基板30上にコバルトシリサイド層等の高融点シリサイド層38を形成し、各ソース/ドレイン領域36a、36bを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極34の表層にも形成される。
【0046】
その後に、素子分離絶縁膜31の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【0047】
ここまでの工程により、シリコン基板30の活性領域には、ゲート絶縁膜33、ゲート電極34、及び第1、第2ソース/ドレイン領域36a、36b等を有するMOSトランジスタTRが形成されたことになる。
【0048】
次に、図4(b)に示すように、シリコン基板30の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それをカバー絶縁膜41とする。
【0049】
更に、TEOS(Tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜41の上に第1の層間絶縁膜42として酸化シリコン(SiO2)膜を厚さ約1000nmに形成する。そして、CMP法で第1の層間絶縁膜42の上面を研磨して平坦化すると共に、第1の層間絶縁膜42の厚さを約785nmとする。
【0050】
続いて、図4(c)に示すように、フォトリソグラフィとエッチングによりカバー絶縁膜41と第1の層間絶縁膜42とをパターニングし、第1、第2ソース/ドレイン領域36a、36bの上にコンタクトホール42aを形成する。
【0051】
その後に、図5(a)に示すように、第1、第2ソース/ドレイン領域36a、36bと電気的に接続された第1の導体プラグ43をこれらのコンタクトホール42a内に形成する。
【0052】
その第1の導体プラグ43を形成するには、例えば、厚さが約30nmのチタン膜と厚さが約20nmの窒化チタン膜とをバリア膜としてこの順にスパッタ法でコンタクトホール42a内に形成する。そして、このバリア膜の上にCVD法によりタングステン膜を300nm程度の厚さに形成し、このタングステン膜でコンタクトホール42aを完全に埋め込む。その後に、第1の層間絶縁膜42の上の余分なバリア膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第1の導体プラグ43としてコンタクトホール42a内に残す。
【0053】
このようにして形成された第1の導体プラグ43は、酸化され易いタングステンを主にしてなるため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こすおそれがある。
【0054】
そこで、次の工程では、図5(b)に示すように、第1の導体プラグ43の酸化を防ぐ酸化防止絶縁膜45として、第1の導体プラグ43と第1の層間絶縁膜42のそれぞれの上にCVD法により酸窒化シリコン膜を厚さ約100nmに形成する。
【0055】
そして、この酸化防止絶縁膜45の上に、TEOSガスを使用するCVD法で酸化シリコン膜を厚さ約130nmに形成し、この酸化シリコン膜を絶縁性密着膜46とする。
【0056】
この後に、窒素雰囲気中で基板温度を約650℃とするアニールを絶縁性密着膜46に対して30分間行うことにより、絶縁性密着膜46の脱ガスを行う。
【0057】
次いで、図5(c)に示すように、絶縁性密着膜46の上に下部電極密着膜47としてスパッタ法によりアルミナ膜を厚さ約20nmに形成する。その後、RTA(Rapid Thermal Anneal)により下部電極密着膜47のアルミナを十分に酸化する。この下部電極密着膜47は、後述のキャパシタ下部電極と絶縁性密着膜46との密着性を向上させるために形成される。
【0058】
続いて、図6(a)に示すように、スパッタ法により第1の導電膜48としてプラチナ膜を厚さ約150nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム(RuO2)膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜を第1の導電膜48として形成してもよい。
【0059】
ここで、第1の導電膜48を形成する前に下部電極密着膜47を予め形成したので、第1の導電膜48と絶縁性密着膜46との密着力が高められる。
【0060】
次に、図6(b)に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第1の導電膜48の上に第1の強誘電体膜49としてPZT(Pb(Zrx, Ti1-x)O3: 0≦x≦1)膜を厚さ約90nmに形成する。第1の強誘電体膜49の成膜温度は特に限定されないが、本実施形態では0℃〜150℃、例えば50℃とする。
【0061】
また、第1の強誘電体膜49はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第1の強誘電体膜49として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第1の強誘電体膜49として形成してもよい。
【0062】
更に、第1の強誘電体膜49の成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第1の強誘電体膜49を形成してもよい。
【0063】
これらの成膜方法のうち、スパッタ法で形成された第1の強誘電体膜49は、成膜直後では結晶化しておらず非晶質であり、強誘電体特性に乏しい。
【0064】
そこで、次の工程では、図7(a)に示すように、酸素含有雰囲気において第1の強誘電体膜49に対して結晶化アニールを行い、第1の強誘電体膜49中のPZTを結晶化させる。
【0065】
その結晶化アニールは、酸素濃度が流量比1.25%となるように調整された酸素とアルゴンよりなる雰囲気においてRTAにより行われ、基板温度は約600℃、処理時間は約90秒とされる。
【0066】
なお、MOCVD法により第1の強誘電体膜49を形成する場合は、第1の強誘電体膜49は成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。
【0067】
その後に、図7(b)に示すように、RFスパッタ法により第1の強誘電体膜49の上にPZT膜を厚さ約10〜30nmに形成し、このPZT膜を第2の強誘電体膜50とする。
【0068】
第2の強誘電体膜50はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第2の強誘電体膜50として形成してもよい。更に、(Bi1-xRx)Ti3O12(Rは希土類元素で0<x<1)、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状化合物の膜を第2の強誘電体膜50として形成してもよい。
【0069】
なお、スパッタ法で形成されたPZTは成膜直後では結晶化していない。よって、この時点では、第2の強誘電体膜50は非晶質の状態となっている。
【0070】
次に、図8(a)に示すように、非晶質の第2の強誘電体膜50の上にスパッタ法により上部電極用の第2の導電膜51を形成する。
【0071】
第2の導電膜51としては、例えば、アルゴンガスと酸素ガスとの混合雰囲気中でイリジウムターゲットをスパッタすることにより、厚さ約50nmの酸化イリジウム膜を形成し得る。
【0072】
続いて、図8(b)に示すように、非晶質の第2の強誘電体膜50に対して酸素含有雰囲気中で結晶化アニールを行い、第2の強誘電体膜50中のPZTを結晶化させると共に、その下の第1の強誘電体膜49の結晶性を更に高める。
【0073】
この結晶化アニールの条件は特に限定されないが、本実施形態では基板温度を約710℃、処理時間を120秒とする。更に、アニール雰囲気として、酸素濃度が流量比で1%に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。
【0074】
この結晶化アニールの初期の時点では第2の強誘電体膜50は結晶化しておらず非晶質なので、第2の導電膜51の酸化イリジウムが第2の強誘電体膜50の結晶粒界に拡散し難い。これにより、拡散した酸化イリジウムが原因で第2の強誘電体膜50の膜中にリークパスが発生するのを抑制することができる。
【0075】
更に、この結晶化アニールにより、第2の導電膜51を通じてアニール雰囲気中の酸素が第2の強誘電体膜50に供給され、第2の強誘電体膜50の酸素欠損が補われるという利点も得られる。このような利点を得るために、第2の導電膜51の厚さは酸素が透過しやすいようになるべく薄く、例えば10〜100nmとするのが好ましい。
【0076】
但し、このように薄い第2の導電膜51が第2の強誘電体膜50上に形成されただけでは、後のエッチング工程におけるダメージが第2の導電膜51だけで吸収しきれず、第1及び第2の強誘電体膜49、50が劣化するおそれがある。
【0077】
そこで、次の工程では、図9(a)に示すように、第1及び第2の強誘電体膜49、50を保護するための導電性保護膜52として、第2の導電膜51の上にスパッタ法で酸化イリジウム膜を厚さ約200nmに形成する。
【0078】
この後に、第1及び第2の強誘電体膜49、50を形成したときにシリコン基板30の裏面に付着したPZTを洗浄して除去する。
【0079】
続いて、図9(b)に示すように、導電性保護膜52の上にハードマスク53としてスパッタ法により窒化チタン膜を厚さ約34nmに形成する。
【0080】
この後に、ハードマスク53の上にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン57を形成する。
【0081】
次に、図10(a)に示すように、第1のレジストパターン57をマスクにしてハードマスク53を島状にパターニングする。
【0082】
そして、図10(b)に示すように、島状のハードマスク53をマスクにして第2の導電膜51と導電性保護膜52とをドライエッチングし、エッチングされずに残存するこれらの膜51、52を上部電極63とする。
【0083】
ここで、第1のレジストパターン57はエッチング時のダメージによってその側面が後退することがある。これに対し、ハードマスク53は窒化チタンのようにレジストよりもエッチング速度が遅い材料よりなるので、ハードマスク53の側面は後退せず、設計通りの寸法に上部電極63をパターニングし易くなる。
【0084】
この後に、第1のレジストパターン57を除去し、更にハードマスク53をドライエッチングにより除去する。
【0085】
次いで、図11(a)に示すように、ここまでの工程で第1及び第2の強誘電体膜49、50が受けたダメージを回復させるために、これらの強誘電体膜49、50に対して酸素含有雰囲気中でアニールを行う。
【0086】
このようなアニールは、回復アニールと呼ばれ、本実施形態では600〜700℃、例えば650℃の基板温度で約40分間行われる。
【0087】
次に、図11(b)に示すように、シリコン基板30の上側全面にフォトレジストを塗布し、それを露光、現像して第2のレジストパターン58を形成する。
【0088】
そして、図12(a)に示すように、第2のレジストパターン58をマスクにして第1及び第2の強誘電体膜49、50をドライエッチングする。これにより、これらの強誘電体膜49、50を有するキャパシタ誘電体膜62が上部電極63の下に形成される。
【0089】
この後に、第2のレジストパターン58は除去される。
【0090】
なお、第2のレジストパターン58を除去した後に、キャパシタ誘電体膜62に対して回復アニールを行ってもよい。その回復アニールは、酸素含有雰囲気において基板温度を300〜400℃、処理時間を30〜120分として行われる。
【0091】
次いで、図12(b)に示すように、第1の導電膜48、キャパシタ誘電体膜62、及び上部電極63のそれぞれの上にCVD法又はスパッタ法によりエンキャップ膜65としてアルミナ膜を20〜50nm程度の厚さに形成する。
【0092】
このエンキャップ膜65は、水素や水分等の還元性物質がキャパシタ誘電体膜62に侵入にするのを阻止し、これらの物質によってキャパシタ誘電体膜62が還元されて劣化するのを防止する役割を担う。
【0093】
そして、酸素含有雰囲気において基板温度400〜600℃、処理時間30〜120分程度の回復アニールをキャパシタ誘電体膜62に対して行う。
【0094】
その後に、この第1のアルミナ膜65の上にフォトレジストを塗布し、それを露光、現像して第3のレジストパターン66を形成する。
【0095】
次に、図13(a)に示すように、第3のレジストパターン66をマスクにしてエンキャップ膜65と第1の導電膜48とをドライエッチングし、キャパシタ誘電体膜62の下に下部電極61を形成する。
【0096】
なお、このドライエッチングでは、下部電極61で覆われていない部分の下部電極密着膜47もエッチングされて除去される。
【0097】
そして、第3のレジストパターン66を除去した後、基板温度300〜400℃、処理時間30〜60分間の条件でキャパシタ誘電体膜62に対して回復アニールを行う。
【0098】
ここまでの工程により、シリコン基板30のセル領域に、下部電極61、キャパシタ誘電体膜62、及び上部電極63を有する強誘電体キャパシタQが形成されたことになる。
【0099】
その強誘電体キャパシタQの上部電極63は、キャパシタ誘電体膜62を水素等の還元性物質から保護する役割を担っており、上記のように酸化イリジウム膜を上部電極63として形成するのが好ましい。酸化イリジウム等の酸化貴金属膜は、貴金属膜よりも還元作用が少なく、水分との接触によっても水素が発生し難いため、半導体装置の製造途中に発生する水分が原因でキャパシタ誘電体膜62が劣化するのを抑制するのに有用である。
【0100】
次いで、図13(b)に示すように、シリコン基板30の上側全面にスパッタ法又はCVD法により絶縁性の第1の保護膜70としてアルミナ膜を厚さ約20nmに形成する。
【0101】
第1の保護膜70は、エンキャップ膜65と同様に、水素や水分等の還元性物質からキャパシタ誘電体膜62を保護する役割を担う。そのような機能を有する膜には、アルミナ膜の他に酸化チタン膜もあり、酸化チタン膜を第1の保護膜70として形成してもよい。
【0102】
この後に、酸素含有雰囲気中において基板温度を500〜700℃、処理時間を30〜60分間とする条件で、キャパシタ誘電体膜62に対して回復アニールを行う。このような回復アニールにより、アニール雰囲気中の酸素によってキャパシタ誘電体膜62の酸素欠損が補われ、キャパシタ誘電体膜62の強誘電体特性が回復する。
【0103】
次に、図14(a)に示す断面構造を得るまでの工程について説明する。
【0104】
まず、第1の保護膜70の上にフォトレジストを塗布し、それを露光、現像することにより第4のレジストパターン68を形成する。
【0105】
そして、第4のレジストパターン68が備える窓68aを通じて第1の保護膜70とエンキャップ膜65とをドライエッチングする。
【0106】
これにより、第1の保護膜70とエンキャップ膜65の各々に、上部電極63に達する第1の開口70aと下部電極61に達する第2の開口70bとが形成される。これら第1及び第2の開口70a、70bは、例えば円形の平面形状を有する。
【0107】
このドライエッチングにおけるエッチングガスは特に限定されないが、塩素ガスを含むエッチングガスを用いるのが好ましい。塩素ガスは、第4のレジストパターン68の側面を後退させる作用を有するので、第1の保護膜70やエンキャップ膜65から発生した反応生成物がレジスト側面に付着し難くなり、エッチング終了後に反応生成物がキャパシタQ上に残り難くすることができる。
【0108】
本実施形態では、ICP (Inductively Coupled Plasma)エッチング装置において、流量が100ml/minの塩素ガスと流量が100ml/minのアルゴンガスとの混合ガスをエッチングガスとして用い、エッチング雰囲気の圧力を1.0Paに維持する。また、そのエッチングガスをプラズマ化するための高周波電力として、周波数が13.56MHzでパワーが2000Wの電力を用いる。また、エッチングガスを基板30側に引き付けるバイアス用の高周波電力として、周波数が400kHzでパワーが1000Wの電力を用いる。
【0109】
そのエッチングを終了後、第4のレジストパターン68は除去される。
【0110】
次いで、図14(b)に示すように、TEOSガスを使用するプラズマCVD法により、キャパシタQを覆う第2の層間絶縁膜71として酸化シリコン膜を厚さ約1400nmに形成する。
【0111】
そして、この第2の層間絶縁膜71の上面をCMP法により研磨して平坦化した後、N2Oプラズマ処理若しくはN2プラズマ処理により第2の層間絶縁膜71を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【0112】
この脱水処理の条件は特に限定されないが、例えば、基板温度は約350℃、処理時間は約2分間とされる。
【0113】
次に、図15(a)に示すように、第2の層間絶縁膜71の上にフォトレジストを塗布し、それを露光、現像して第5のレジストパターン59を形成する。
【0114】
そして、その第5のレジストパターン59が備える窓59aを通じてキャパシタQ上の第2の層間絶縁膜71をRIEによりドライエッチングする。これにより、第1の開口70aの内側で上部電極63に達する第1のホール71aと、第2の開口70bの内側で下部電極61に達する第2のホール71bとが第2の層間絶縁膜71に形成される。
【0115】
なお、本工程で使用するエッチングガスは特に限定されないが、例えばC4F8、Ar、O2、及びCOの混合ガスを使用する。
【0116】
また、このエッチングでは、各ホール71a、71bの底面に第2の層間絶縁膜71の残渣が残らないようにオーバーエッチングが行われるため、これらのホール71a、71bの底面はそれぞれ上部電極63と下部電極61の底面よりも下がることになる。
【0117】
本実施形態では、上記のように第1及び第2のホール71a、71bをそれぞれ第1及び第2の開口70a、70bの内側に形成するので、これらのホール71a、71bのエッチング時に第1の保護膜70がホール内面に現れることはない。したがって、化学的にエッチングするのが困難な第1の保護膜70をエッチングすることなしに各ホール71a、71bを形成することができ、第1の保護膜70に起因した段差部がこれらのホールの内面に形成されるのを防止できる。
【0118】
ここで、各ホール71a、71bが第1及び第2の開口70a、70b内に確実に収まるように、第5のレジストパターン59に対する露光工程での位置合わせ誤差を考慮して、第1及び第2の開口70a、70bの直径Dを設定するのが好ましい。
【0119】
露光工程における位置合わせは、露光装置にもよるが、図の右方向と左方向のそれぞれに最大で1μm程度ずれる。
【0120】
本実施形態では、各ホール71a、71bの直径を0.35μmとする。したがって、第1及び第2の開口70a、70bの直径Dを0.55μm(=0.35μm+1μm+1μm)とすることにより、各ホール71a、71bが位置ずれをした場合でもそれらを開口70a、70b内に収めることができる。
【0121】
この後に、第5のレジストパターン59は除去される。
【0122】
なお、第5のレジストパターン59を除去した後、ブラシスクラバ処理により、第2の層間絶縁膜71の表面や各ホール71a、71bの内面の異物を除去するようにしてもよい。
【0123】
次いで、図15(b)に示すように、第2の層間絶縁膜71の上にフォトレジストを再び塗布し、それを露光、現像して第6のレジストパターン60を形成する。
【0124】
そして、第6のレジストパターン60の窓60aを通じて各絶縁膜46、70、71をRIEによりドライエッチングして、第1の導体プラグ43の上に第3のホール71cを形成する。
【0125】
このエッチングでは、エッチングガスとして例えばC4F8、Ar、O2、及びCOの混合ガスが使用される。そのエッチングガスに対して酸化防止絶縁膜45はエッチングストッパとなるので、酸化防止絶縁膜45はエッチングされずに第1の導体プラグ43の上に残る。
【0126】
この後に、第6のレジストパターン60は除去される。
【0127】
なお、第6のレジストパターン60を除去した後に、酸素含有雰囲気中でキャパシタ誘電体膜62に対して回復アニールを行ってもよい。その回復アニールは、例えば、基板温度400〜600℃、処理時間30〜120分の条件で行われる。このように酸素含有雰囲気中でアニールを行っても、第1の導体プラグ43上の酸化防止絶縁膜45が酸素の透過を阻止するので、第1の導体プラグ43の酸化が原因でコンタクト不良になることはない。
【0128】
また、酸素含有雰囲気に代えてオゾン雰囲気でこの回復アニールを行うようにしてもよい。
【0129】
続いて、図16(a)に示すように、アルゴンガスを用いたスパッタエッチングにより、第3のホール71cの下に残る酸化防止絶縁膜45をエッチングして除去し、第1の導体プラグ43の清浄面を露出させる。このようなスパッタエッチングにより、キャパシタQ上の各ホール71a、71b内の異物を除去することもできる。
【0130】
その後に、不活性ガス雰囲気中又は減圧雰囲気中において第2の層間絶縁膜71をアニールして脱ガスを行う。
【0131】
次に、図16(b)に示す断面構造を得るまでの工程について説明する。
【0132】
まず、アルゴンプラズマを用いるRFエッチングにより、第1の導体プラグ43の上面の自然酸化膜を除去する。このときのエッチング量は特に限定されないが、本実施形態では約10nmとする。
【0133】
次いで、第1〜第3ホール71a〜71cの内面に導電性のバリア膜75としてスパッタ法により窒化チタン(TiN)膜を50nm程度の厚さに形成する。
【0134】
バリア膜75の成膜条件は特に限定されないが、本実施形態では、チタンターゲットが設けられたスパッタチャンバにアルゴンガスと窒素ガスとを導入し、基板温度を150〜250℃、例えば200℃としてバリア膜75を形成する。その場合、各ガスの流量は、例えばアルゴンガスが50sccm、窒素ガスが90sccmとされる。
【0135】
ここで、バリア膜75は、後述のタングステン膜との密着性を高める役割の他に、外部雰囲気中の水素等の還元性物質がキャパシタQに侵入するのを阻止する役割も担うため、第1及び第2のホール71a、71bの内面に十分な厚さに形成されるのが好ましい。
【0136】
本実施形態では、既述のように第1の保護膜70の各開口70a、70bの内側に各ホール71a、71bを形成したので、第1の保護膜70に起因した段差部がこれらのホール71a、71bに形成されていない。よって、段差部が原因でバリア膜75に膜厚が薄い部分が形成されず、各ホール71a、71bの内面において水素バリア性が十分維持できる程度の厚さにバリア膜75を形成することができる。
【0137】
続いて、図17(a)に示すように、バリア膜75の上にプラグ用の導電膜74としてCVD法によりタングステン膜を300nm程度の厚さに形成し、導電膜74により各ホール71a〜71cを完全に埋め込む。
【0138】
そのCVD法では、六フッ化タングステンガス、シランガス、及び水素ガスの混合ガスが成膜ガスとして使用される。そのような成膜ガスには水素が含まれているが、上記のように各ホール71a、71bの内面でのバリア膜75は水素バリア性が維持される程度に十分厚く形成されているので、バリア膜75によりキャパシタQを水素から十分に保護できる。これにより、水素が原因でキャパシタ誘電体膜62が還元して劣化するのを防止でき、残留分極電荷量等のキャパシタ誘電体膜62の強誘電体特性を維持することが可能となる。
【0139】
また、水素による上部電極63の還元も防止されるので、上部電極63の酸化イリジウム膜が還元によって疎な膜質になるのを抑制でき、強誘電体キャパシタQの電気的特性を設計値に近づけることが可能となる。
【0140】
次いで、図17(b)に示すように、第2の層間絶縁膜71の上の余分なバリア膜75と導電膜74とをCMP法により研磨して除去し、これらの膜を各ホール71a〜71c内にのみそれぞれ第2〜第4の導体プラグ77a〜77cとして残す。
【0141】
これらのうち、第2の導体プラグ77aは上部電極63に接続され、第3の導体プラグ77bは下部電極61と電気的に接続される。なお、これら第2及び第3の導体プラグ77a、77bはそれぞれ第1及び第2の開口70a、70b(図17(b)参照)の内部に形成され、これらの導体プラグ77a、77bと第1の保護膜70の側面との間には第2の層間絶縁膜71が介在する。
【0142】
一方、第4の導体プラグ77cは第1の導体プラグ43を介して各ソース/ドレイン領域36a、36bと電気的に接続される。
【0143】
この後に、アルゴンプラズマを用いたRFエッチングにより第2〜第4の導体プラグ77a〜77cの上面の自然酸化膜を除去する。
【0144】
次いで、図18に示すように、第2〜第4の導体プラグ77a〜77cと第2の層間絶縁膜71の上に金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線78を形成する。
【0145】
その金属積層膜として、例えば、スパッタ法により厚さ約50nmの窒化チタン膜、厚さ約550nmの銅含有アルミニウム膜、厚さ約5nmのチタン膜、及び厚さ約50nmの窒化チタン膜をこの順に形成する。
【0146】
更に、この一層目金属配線78の上に、図示のように第3〜第6の層間絶縁膜83〜86と二層目〜五層目金属配線79〜82を交互に積層して多層配線構造を形成する。
【0147】
そして、最上層の五層目金属配線82の上に、酸化シリコンよりなる第1のパッシベーション膜87と窒化シリコンよりなる第2のパッシベーション膜88をこの順に形成する。
【0148】
その後、第2のパッシベーション膜88の上にポリイミド塗膜を形成し、それを熱硬化させて保護絶縁膜89とする。
【0149】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【0150】
本実施形態では、図15(a)を参照して説明したように、第1の保護膜70の第1及び第2の開口70a、70bの内側に、第1及び第2のホール71a、71bを形成するようにした。そのため、各ホール71a、71bを形成するとき、化学的にエッチングするのが困難な第1の保護膜70をエッチングする必要がなくなり、第1の保護膜70に起因した段差部がこれらのホール71a、71bの内面に形成されない。
【0151】
したがって、各ホール71a、71bの内面に形成されるバリア膜75に膜厚が薄い部分が形成されず、ホール内面におけるバリア膜75の膜厚を十分に確保することができる。
【0152】
これにより、バリア膜75の水分バリア性を維持することができ、例えば導電膜74(図17(a)参照)を形成するときの還元雰囲気によりキャパシタ誘電体膜62と上部電極63が還元されるのを防止できる。
【0153】
また、下部電極61として触媒作用のあるプラチナ膜のような貴金属膜を形成する場合でも、各ホール71a、71bの内面に十分な厚さで形成されたバリア膜75により水分をバリアすることができ、水分との接触で下部電極61から水素が発生するのを抑制できる。そのような水分は、例えば、一層目金属配線78(図18参照)を形成するときの熱により、第1の層間絶縁膜71から脱ガスとして発生し得る。
【0154】
(3)第2実施形態
本実施形態では、第1実施形態よりも強誘電体キャパシタの保護を厚くすることができる半導体装置について説明する。
【0155】
図19〜図22は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第1実施形態と同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
【0156】
この半導体装置を製造するには、まず、第1実施形態で説明した図4(a)〜図14(a)の工程を行う。
【0157】
次いで、図19(a)に示すように、第1及び第2の開口70a、70bからそれぞれ露出する上部電極63及び下部電極61の上と、第1の保護膜70の上とに、第1の保護膜70と同じ材料のアルミナからなる第2の保護膜90を形成する。
【0158】
第2の保護膜90は第1の保護膜70よりも薄く形成するのが好ましく、本実施形態では1nm〜20nm程度の厚さに第2の保護膜90を形成する。このように薄いアルミナ膜を形成するには、ALD(Atomic Layer Deposition)法を採用するのが好適である。その場合、成膜雰囲気によって上部電極63やキャパシタ誘電体膜62が劣化するのを防止するため、例えば特開2004−193280号公報のようにアルミニウムの原料ガスとしてTMA(Tri-Metyl Aluminium)ガスを使用するのが好ましい。また、このアルミニウムの原料ガスに対する酸化剤としては水素を含まないガス、例えばオゾンを用いるのが好ましい。
【0159】
但し、第2の保護膜90の成膜方法はALD法に限定されず、スパッタ法であってもよい。
【0160】
更に、第2の保護膜90は水素や水分等の還元性物質からキャパシタ62を保護するものであり、アルミナ膜の他、酸化チタン膜であってもよい。
【0161】
続いて、図19(b)に示すように、TEOSガスを使用するプラズマCVD法により、キャパシタQを覆う第2の層間絶縁膜71として酸化シリコン膜を厚さ約1400nmに形成する。
【0162】
そして、この第2の層間絶縁膜71の上面をCMP法により研磨して平坦化した後、N2Oプラズマ処理若しくはN2プラズマ処理により第2の層間絶縁膜71を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【0163】
この脱水処理の条件は特に限定されないが、例えば、基板温度は約350℃、処理時間は約2分間とされる。
【0164】
次に、図20に示す断面構造を得るまでの工程について説明する。
【0165】
まず、第2の層間絶縁膜71の上にフォトレジストを塗布し、それを露光、現像して第5のレジストパターン59を形成する。
【0166】
そして、第5のレジストパターン59が備える窓59aを通じてキャパシタQ上の第2の保護膜90と第2の層間絶縁膜71とをドライエッチングする。これにより、第1の開口70aの内側で上部電極63に達する第1のホール71aと、第2の開口70bの内側で下部電極61に達する第2のホール71bとがこれらの膜71、90に形成される。
【0167】
なお、本工程で使用するエッチングガスは特に限定されないが、例えばC4F8、Ar、O2、及びCOの混合ガスを使用する。
【0168】
ここで、各ホール71a、71bをエッチングするときには、第2の保護膜90もエッチングされることになるが、第2の保護膜90は第1の保護膜70よりも薄く形成してあるので、第2の保護膜90に起因した段差部がホール内面に顕著に発生することはない。
【0169】
このエッチングが終了後、第5のレジストパターン59は除去される。
【0170】
そして、第1実施形態で説明した図15(b)及び図16(a)の工程を行った後、図21に示すように、各ホール71a〜71cの内面と第2の層間絶縁膜71の上面に、バリア膜75として窒化チタン膜をスパッタ法で50nm程度の厚さに形成する。
【0171】
この後は、第1実施形態で説明した図17(a)〜図18の工程を行うことにより、図22に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【0172】
以上説明した本実施形態によれば、図21に示したように、第1の保護膜70の各開口70a、70bから露出する上部電極63と下部電極61の上に第2の保護膜90を形成する。
【0173】
そのため、開口70a、70bの内側における水素や水分等に対するバリア性が第2の保護膜90によって補われ、開口70a、70bからキャパシタQに侵入しようとする水素等を第2の保護膜90によりバリアすることができる。これにより、第1実施形態と比較して、キャパシタQの保護を一層厚くすることができる。
【0174】
また、ホール71a、71bを形成するときに第2の保護膜90はエッチングされることになるが、第2の保護膜90は第1の保護膜70よりも薄いのでエッチングが容易であり、第2の保護膜90に起因した段差部がホール内面に顕著に形成されることはない。よって、ホール内面の段差部が原因でバリア膜75に膜厚が薄い部分が形成されることはなく、水素や水分等に対するバリア膜75のバリア性を十分に維持することが可能となる。
【0175】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【0176】
(付記1) 半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に第1の保護膜を形成する工程と、
前記第1の保護膜に、前記上部電極に達する第1の開口を形成する工程と、
前記第1の開口を形成した後に、前記第1の保護膜及び前記第1の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、
前記絶縁膜に、前記第1の開口の内側で前記上部電極に達する第1のホールを形成する工程と、
前記第1のホールに第1の導体プラグを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【0177】
(付記2) 付記1に記載の半導体装置の製造方法において、
前記第1の導体プラグを埋め込む工程は、
前記第1のホールの内面にバリア膜を形成する工程と、
前記バリア膜上に導電膜を形成して、前記第1のホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【0178】
(付記3) 付記1又は付記2に記載の半導体装置の製造方法において、
前記第1の開口を形成した後、前記絶縁膜を形成する前に、前記第1の開口から露出する前記上部電極上に、前記第1の保護膜よりも薄い第2の保護膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【0179】
(付記4) 付記3に記載の半導体装置の製造方法において、
前記第2の保護膜は、前記第1の保護膜と同じ材料からなることを特徴とする半導体装置の製造方法。
【0180】
(付記5) 付記1〜4のいずれかに記載の半導体装置の製造方法において、
前記第1の開口を形成する工程は、
前記第1の保護膜上にレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件で、前記第1の保護膜をエッチングして前記第1の開口を形成する工程と、
を更に含むことを特徴とする半導体装置の製造方法。
【0181】
(付記6) 前記エッチング条件は、塩素ガスを含むエッチングガスを用いる条件であることを特徴とする付記5に記載の半導体装置の製造方法。
【0182】
(付記7) 付記1〜6のいずれかに記載の半導体装置の製造方法において、
前記第1の保護膜に、前記下部電極に達する第2の開口を形成する工程と、
前記絶縁膜に、前記第2の開口の内側で前記下部電極に達する第2のホールを形成する工程と、
前記第2のホールに第2の導体プラグを埋め込む工程と、
を更に含むことを特徴とする半導体装置の製造方法。
【0183】
(付記8) 半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達する第1の開口を有する第1の保護膜と、
前記キャパシタを覆うように形成される絶縁膜と、
前記絶縁膜に埋め込まれ、前記第1の開口の内部で前記上部電極に接続される第1の導体プラグと、
を含むことを特徴とする半導体装置。
【0184】
(付記9) 付記8に記載の半導体装置において、
前記第1の導体プラグは、
前記絶縁膜に形成された第1のホールの内面に形成されるバリア膜と、
前記バリア膜上に形成され、前記ホールを埋め込む導電膜と、
を含むことを特徴とする半導体装置。
【0185】
(付記10) 付記8又は付記9に記載の半導体装置において、
前記第1の保護膜と前記第1の導体プラグの間であって、前記上部電極上に形成され、前記第1の保護膜よりも薄い第2の保護膜を更に含むことを特徴とする半導体装置。
【図面の簡単な説明】
【0186】
【図1】図1(a)、(b)は、強誘電体キャパシタのサンプルの作製方法を示す断面図(その1)である。
【図2】図2(a)、(b)は、強誘電体キャパシタのサンプルの作製方法を示す断面図(その2)である。
【図3】図3は、強誘電体キャパシタのサンプルの作製方法を示す断面図(その3)である。
【図4】図4(a)〜(c)は、第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図5】図5(a)〜(c)は、第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図6】図6(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図7】図7(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図8】図8(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図9】図9(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図10】図10(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図11】図11(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その8)である。
【図12】図12(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その9)である。
【図13】図13(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その10)である。
【図14】図14(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図15】図15(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その12)である。
【図16】図16(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その13)である。
【図17】図17(a)、(b)は、第1実施形態に係る半導体装置の製造途中の断面図(その14)である。
【図18】図18は、第1実施形態に係る半導体装置の製造途中の断面図(その14)である。
【図19】図19(a)、(b)は、第2実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図20】図20は、第2実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図21】図21は、第2実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図22】図22は、第2実施形態に係る半導体装置の製造途中の断面図(その4)である。
【符号の説明】
【0187】
1、30…シリコン基板、2…第1の層間絶縁膜、3…下部電極、4…キャパシタ誘電体膜、5…上部電極、6…保護膜、7…第2の層間絶縁膜、7a、7b…第1及び第2のホール、10…バリア膜、11…タングステン膜、12…導体プラグ、31…素子分離絶縁膜、32…pウェル、33…ゲート絶縁膜、34…ゲート電極、35a、35b…第1、第2のソース/ドレインエクステンション、36a、36b…第1、第2のソース/ドレイン領域、37…絶縁性スペーサ、38…高融点シリサイド層、41…カバー絶縁膜、42…第1の層間絶縁膜、42a…コンタクトホール、43…第1の導体プラグ、45…酸化防止絶縁膜、46…絶縁性密着膜、47…下部電極密着膜、48…第1の導電膜、49…第1の強誘電体膜、50…第2の強誘電体膜、51…第2の導電膜、52…導電性保護膜、53…ハードマスク、57…第1のレジストパターン、59…第5のレジストパターン、59a…窓、60…第6のレジストパターン、60a…窓、61…下部電極、62…キャパシタ誘電体膜、63…上部電極、65…エンキャップ膜、68…第4のレジストパターン、68a…窓、70…第1の保護膜、70a、70b…第1及び第2の開口、71…第2の層間絶縁膜、71a〜71c…第1〜第3のホール、74…プラグ用の導電膜、75…バリア膜、77a〜77c…第2〜第4の導電性プラグ、78〜62…一層目〜五層目金属配線、83〜86…第3〜第6の層間絶縁膜、87、88…第1、第2のパッシベーション膜、90…第2の保護膜。
【特許請求の範囲】
【請求項1】
半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に第1の保護膜を形成する工程と、
前記第1の保護膜に、前記上部電極に達する第1の開口を形成する工程と、
前記第1の開口を形成した後に、前記第1の保護膜及び前記第1の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、
前記絶縁膜に、前記第1の開口の内側で前記上部電極に達する第1のホールを形成する工程と、
前記第1のホールに第1の導体プラグを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記第1の導体プラグを埋め込む工程は、
前記第1のホールの内面にバリア膜を形成する工程と、
前記バリア膜上に導電膜を形成して、前記第1のホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項3】
請求項1又は請求項2に記載の半導体装置の製造方法において、
前記第1の開口を形成した後、前記絶縁膜を形成する前に、前記第1の開口から露出する前記上部電極上に、前記第1の保護膜よりも薄い第2の保護膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項4】
請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、
前記第1の保護膜に、前記下部電極に達する第2の開口を形成する工程と、
前記絶縁膜に、前記第2の開口の内側で前記下部電極に達する第2のホールを形成する工程と、
前記第2のホールに第2の導体プラグを埋め込む工程と、
を更に含むことを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達する第1の開口を有する第1の保護膜と、
前記キャパシタを覆うように形成される絶縁膜と、
前記絶縁膜に埋め込まれ、前記第1の開口の内部で前記上部電極に接続される第1の導体プラグと、
を含むことを特徴とする半導体装置。
【請求項6】
請求項5に記載の半導体装置において、
前記第1の保護膜と前記第1の導体プラグの間であって、前記上部電極上に形成され、前記第1の保護膜よりも薄い第2の保護膜を更に含むことを特徴とする半導体装置。
【請求項1】
半導体基板の上方に、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタを形成する工程と、
前記キャパシタ上に第1の保護膜を形成する工程と、
前記第1の保護膜に、前記上部電極に達する第1の開口を形成する工程と、
前記第1の開口を形成した後に、前記第1の保護膜及び前記第1の開口から露出する前記上部電極の上方に絶縁膜を形成する工程と、
前記絶縁膜に、前記第1の開口の内側で前記上部電極に達する第1のホールを形成する工程と、
前記第1のホールに第1の導体プラグを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記第1の導体プラグを埋め込む工程は、
前記第1のホールの内面にバリア膜を形成する工程と、
前記バリア膜上に導電膜を形成して、前記第1のホールを埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項3】
請求項1又は請求項2に記載の半導体装置の製造方法において、
前記第1の開口を形成した後、前記絶縁膜を形成する前に、前記第1の開口から露出する前記上部電極上に、前記第1の保護膜よりも薄い第2の保護膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項4】
請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、
前記第1の保護膜に、前記下部電極に達する第2の開口を形成する工程と、
前記絶縁膜に、前記第2の開口の内側で前記下部電極に達する第2のホールを形成する工程と、
前記第2のホールに第2の導体プラグを埋め込む工程と、
を更に含むことを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と、前記下部電極上に形成される強誘電体膜と、前記強誘電体膜上に形成される上部電極とを有するキャパシタと、
前記キャパシタ上に形成され、前記上部電極に達する第1の開口を有する第1の保護膜と、
前記キャパシタを覆うように形成される絶縁膜と、
前記絶縁膜に埋め込まれ、前記第1の開口の内部で前記上部電極に接続される第1の導体プラグと、
を含むことを特徴とする半導体装置。
【請求項6】
請求項5に記載の半導体装置において、
前記第1の保護膜と前記第1の導体プラグの間であって、前記上部電極上に形成され、前記第1の保護膜よりも薄い第2の保護膜を更に含むことを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2010−87350(P2010−87350A)
【公開日】平成22年4月15日(2010.4.15)
【国際特許分類】
【出願番号】特願2008−256409(P2008−256409)
【出願日】平成20年10月1日(2008.10.1)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
【公開日】平成22年4月15日(2010.4.15)
【国際特許分類】
【出願日】平成20年10月1日(2008.10.1)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
[ Back to top ]