【課題】電極と対向する半導体基板との間で容量を形成し、半導体基板に形成された溝内に電極が形成され、リーク電流の抑制が図られたキャパシタを含む半導体装置を提供する。
【解決手段】半導体装置は、溝１０１が形成された半導体基板１と、溝１０１内に形成されたキャパシタ電極８Ｃと、溝１０１の底上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第１の絶縁膜５と、溝１０１の側壁上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第２の絶縁膜６Ｃａと、溝１０１の底で、キャパシタ電極８Ｃと第１の絶縁膜５との間に介在する第１の金属酸化物膜７Ｃａとを有する。 （もっと読む）

【課題】ＡＬＤプロセスを使用して、均一性が良好で、ほとんどまたは全く汚染がなく、かつ導電率が高いつまり抵抗率が低いタングステン含有材料を堆積するための改良されたプロセスを提供する。
【解決手段】一実施形態では、プロセスチャンバ内に基板を位置決めするステップであって、該基板がこの上に配置されている下地層を含有するステップと、該基板をタングステン前駆体および還元ガスに順次曝してＡＬＤプロセス時に該下地層上にタングステン核形成層を堆積するステップであって、該還元ガスが約４０：１、１００：１、５００：１、８００：１、１，０００：１以上の水素／ハイドライド流量比を含有するステップと、該タングステン核形成層上にタングステンバルク層を堆積するステップとを含む、基板上にタングステン含有材料を形成するための方法が提供される。該還元ガスはジボラン、シランまたはジシランなどのハイドライド化合物を含有している。 （もっと読む）

【課題】リーク電流を低減することが可能な半導体装置とその製造方法を提供すること。
【解決手段】複数のセル活性領域１０２をセル領域Cに備えたシリコン基板１と、複数のセル活性領域１０２の間のシリコン基板１に形成された素子分離溝１ａと、素子分離溝１ａに形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜２１上に形成され、シリコン基板１及びキャパシタ誘電体膜２１と共にキャパシタQを構成するキャパシタ上部電極２３ｂとを有し、セル領域Cの横のシリコン基板１にダミー活性領域１０３を設けたことを特徴とする半導体装置による。 （もっと読む）

【課題】半導体記憶装置においてキャパシタの蓄積容量の増加を図る。
【解決手段】半導体記憶装置は、トランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル間を素子分離する素子分離部２２とを具備する。素子分離部２２は、半導体基板２の第１表面内に形成された第１トレンチ６内に埋め込まれた素子分離絶縁膜２２を含む。キャパシタ１６は、第１トレンチ６に隣接して第１表面内に形成された第２トレンチ８内の側面及び底面上に形成されたキャパシタ絶縁膜３４と、第２トレンチ８内でキャパシタ絶縁膜３４上に埋め込まれた上側電極３６と、上側電極３６と対向するように半導体基板２内に形成された下側電極３２とを含む。トランジスタ１４は、第２トレンチ８に隣接して第１表面内に形成され且つ一方が下側電極３２に電気的に接続された一対のソース／ドレイン層４２と、一対のソース／ドレイン層４２間でゲート絶縁膜４４を介して半導体基板２上に配設されたゲート電極４６とを含む。 （もっと読む）

【課題】本発明は、ディープトレンチキャパシタ上にスイッチングＭＯＳＦＥＴを配置した構成のＤＲＡＭセルにおいて、短チャネル効果の制御能力を向上できるようにする。
【解決手段】たとえば、Ｂｕｌｋ−Ｓｉ基板１１の表面部に埋め込まれたディープトレンチキャパシタＤＴ上に、第１の絶縁膜１４を介して、スイッチング用トランジスタＳＴが配置されている。その際、第１の絶縁膜１４の膜厚を、ディープトレンチキャパシタＤＴ内に溜める電荷の正／負に応じて最適化することにより、ディープトレンチキャパシタＤＴでの電荷保持力を改善する構成となっている。 （もっと読む）

【課題】メモリセル間のショートを抑制して動作信頼性を向上でき、且つ、高速動作化に寄与できる半導体記憶装置を提供する。
【解決手段】キャパシタ１０２は、活性領域７においてキャパシタ１０２の下方に形成された不純物領域を下部電極としている。当該キャパシタ１０２の上部電極２２は、側面に入り江状の凹み部１０を有している。凹み部１０は活性領域７上において設けられる。即ち、活性領域の断面での上部電極２２の幅は、分離領域の断面での幅よりも狭い。そのため、ＭＯＳトランジスタのソース／ドレイン領域を形成するためのイオン注入の際に、上部電極２２の幅Ｗ_U2よりも内側の活性領域７にも、イオンを注入可能である。 （もっと読む）

【課題】トレンチキャパシタを有するメモリセルアレイを形成するための改良された方法及び改良されたメモリセルアレイを提供する。
【解決手段】素子分離用トレンチ２と、対応する能動領域とを構成した後に行われるトランジスタの形成中に、ゲート電極８５を備える。この工程は、素子分離用トレンチ２内においてチャネルに隣接した部分の絶縁材料をエッチングして、チャネルの一部が覆われないようにする工程を含んでいる。チャネル部分１１は、１つの最上面１１ａと２つの側面１１ｂとを有する隆線形状をしている。このチャネル部分１１にゲート絶縁層８４を備える工程と、ゲート絶縁層８４上に導電性材料８５を備える工程とをさらに含んでいる。素子分離用トレンチ２内の絶縁材料をエッチングする工程は、絶縁材料が局所的にエッチングされるように行われる。能動領域を互いに隔てさせている絶縁溝の上部にある絶縁材料は保持される。 （もっと読む）

【課題】メモリセルが備えるキャパシタの電荷リークを抑制することができ、且つ、キャパシタの有効面積を増大させると共にその容量値のばらつきを抑制する。
【解決手段】ＳＯＩ層３には分離トレンチ４０が形成されており、その中には分離絶縁膜４が形成される。分離絶縁膜４には、分離トレンチ４０の内壁を露出する開口部４１が形成されており、当該開口部４１は絶縁層２にまで達している。キャパシタ１０２の下部電極（不純物拡散層２４）並びに誘電体層２１は、開口部４１に露出した分離トレンチ４０の内壁に延在し、上部電極２２の少なくとも一部は開口部４１に埋め込まれる。 （もっと読む）

【課題】メモリセル間の電荷リークを抑制しつつ、従来よりもキャパシタの有効面積を増大させる。
【解決手段】シリコン基板１上部には、分離トレンチ４０内に分離絶縁膜４が形成される。分離絶縁膜４は、分離トレンチ４０の内壁および底を露出する開口部４１を有する。ＤＲＡＭセルのキャパシタＣ１，Ｃ２の下部電極である下部拡散層２４は、開口部４１に露出した分離トレンチ４０の内壁に延在し、誘電体層２１は開口部４１に露出した分離トレンチ４０の内壁および底にほぼ一定の厚さで形成され、上部電極２２の一部は開口部４１内に埋め込まれる。開口部４１の底近傍には、チャネルカット層３０１が形成される。 （もっと読む）

【課題】水平方向のビットセルサイズを小さくしても比較的高いキャパシタンスを維持できる埋め込みＤＲＡＭとその製造方法を提供する。
【解決手段】深いトレンチアイソレーション領域で分離されたＤＲＡＭセルのアレイと、浅いトレンチアイソレーション領域で分離されたロジックトランジスタを有する埋め込みメモリシステムにおいて、イオン注入で形成された、部分的に深いトレンチアイソレーション領域のキャビティ３６０の側壁にも延在する電極を備えたキャパシタ構造を設けることで、水平方向の占有面積を大きくせずに、キャパシタの電極の重なりの面積を増加させてキャパシタンスを高くできる。この構造の製造プロセスは、従来のプロセスに、僅かなマスキング・エッチング工程の追加程度の改変を加えるだけで実現できる。。 （もっと読む）

【課題】セル間のショートを抑制して動作信頼性を向上すると共に、高速動作化に寄与できる半導体記憶装置を提供する。
【解決手段】ＤＲＡＭセルが形成される活性領域７は、シリコン基板１に形成された分離トレンチ４０により規定され、分離トレンチ４０内には分離絶縁膜４が形成される。ＤＲＡＭセルは、ゲート電極１２およびそのサイドウォール１３を備えるＭＯＳトランジスタと、上部電極２２およびそのサイドウォール２３を備えるキャパシタを有している。分離トレンチ４０の上部にはリセス４１が形成され、キャパシタの上部電極２２はその内部に埋め込まれた埋設部を有する。上部電極２２において、埋設部の外側エッジＥ₁は、サイドウォールの外側エッジＥ₂よりも内側に位置している。 （もっと読む）

【課題】 ソース又はドレイン用の拡散層の深さが深くなることを防止することが可能な半導体装置を提供する。
【解決手段】 ソース又はドレイン用の拡散層２８が形成された素子領域とキャパシタ用のトレンチとを有する半導体基板１１と、トレンチの内面に形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜が形成されたトレンチ内に形成され、その上面が拡散層の上面よりも高く位置する蓄積電極２２と、蓄積電極と拡散層とを接続するものであって、蓄積電極の上面及び拡散層の上面に接した導電性接続部３２とを備える。 （もっと読む）

【課題】トレンチ素子分離の機械的応力を制御した構造を有するロジックＬＳＩと、このロジックＬＳＩの製造プロセスを用いて製造可能な１トランジスタ＋１キャパシタ型のメモリ素子とを混載しうる半導体装置及びその製造方法を提供する。
【解決手段】トレンチ１６ａ及びトレンチ１６ｂが形成された半導体基板１０と、トレンチ１６ａの内に形成されたシリコン窒化膜２０を含むライナー膜とシリコン酸化膜系の絶縁膜とを有する素子分離膜３２ａと、トレンチ１６ｂの底部に埋め込まれた素子分離膜３２ｂと、トレンチ１６ｂの上部の側壁部分に形成され、第１の電極としての不純物拡散領域４０と、シリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜４３と、第２の電極４６とを有するキャパシタとを有する。 （もっと読む）