半導体装置
【課題】メモリセルが備えるキャパシタの電荷リークを抑制することができ、且つ、キャパシタの有効面積を増大させると共にその容量値のばらつきを抑制する。
【解決手段】ＳＯＩ層３には分離トレンチ４０が形成されており、その中には分離絶縁膜４が形成される。分離絶縁膜４には、分離トレンチ４０の内壁を露出する開口部４１が形成されており、当該開口部４１は絶縁層２にまで達している。キャパシタ１０２の下部電極（不純物拡散層２４）並びに誘電体層２１は、開口部４１に露出した分離トレンチ４０の内壁に延在し、上部電極２２の少なくとも一部は開口部４１に埋め込まれる。
【解決手段】ＳＯＩ層３には分離トレンチ４０が形成されており、その中には分離絶縁膜４が形成される。分離絶縁膜４には、分離トレンチ４０の内壁を露出する開口部４１が形成されており、当該開口部４１は絶縁層２にまで達している。キャパシタ１０２の下部電極（不純物拡散層２４）並びに誘電体層２１は、開口部４１に露出した分離トレンチ４０の内壁に延在し、上部電極２２の少なくとも一部は開口部４１に埋め込まれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特に、例えばＤＲＡＭ（Dynamic Random Access Memory）など、キャパシタを有する半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソース／ドレイン領域に接続した不純物拡散層を下部電極とするキャパシタとにより構成されるＤＲＡＭセルが知られている（例えば、特許文献１）。特許文献１のＤＲＡＭセルにおいては、半導体基板の上面に配置された分離絶縁膜（フィールド絶縁膜）の上部には、半導体基板の側壁部分が露出されるリセス（キャビティ）が形成される。そしてＤＲＡＭセルのキャパシタを、リセス内に露出した上記側壁部分にまで延在する立体構造にすることによって、キャパシタの有効面積を増やして容量の増大を図っている。
【０００３】
【特許文献１】特表２００４−５２７９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のようなＤＲＡＭセルにおいて、キャパシタが形成されるリセスを深さは、従来、分離トレンチの深さの半分程度であった。即ち、当該リセスの下に所定の厚さ（５０〜２００ｎｍ程度）の分離絶縁膜を残存させていた。リセスを深くするほどキャパシタの有効面積は大きくできるが、それを深くし過ぎると、分離絶縁膜が薄くなるために当該分離絶縁膜の下（すなわち隣接セルとの間）に寄生ＭＯＳトランジスタが形成されてしまい、分離機能が損なわれてしまう。隣接するセル間に寄生ＭＯＳトランジスタが形成されると、それを介しての電荷リークが生じＤＲＡＭセルの信頼性が低下してしまう。そのため、リセスの深さは制限されており、キャパシタの容量増大にも限界があった。
【０００５】
また上記のＤＲＡＭセル構造では、キャパシタの容量値がリセスの深さに依存するため、リセス形成時にその深さがばらつくとキャパシタの容量値にばらつきが生じ、ＤＲＡＭセルの信頼性の低下を招いてしまう。
【０００６】
本発明は以上のような課題を解決するためになされたものであり、ＤＲＡＭセルなどキャパシタを備える半導体装置において、キャパシタの電荷リークを抑制し、且つ、キャパシタの有効面積を増大させると共にその容量値のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成されたトレンチと、前記半導体層において前記トレンチにより規定される活性領域と、前記トレンチ内に形成された分離絶縁膜と、前記活性領域に形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された第２電極から成るキャパシタとを備える半導体装置であって、前記キャパシタの形成領域において、前記トレンチは、前記絶縁層にまで達し、前記第２電極は、前記トレンチ内に埋め込まれ、前記絶縁層にまで達しているものである。
【発明の効果】
【０００８】
本発明によれば、分離絶縁膜に形成された開口部が絶縁層にまで達し、キャパシタが絶縁層にまで達するように形成されるので、キャパシタの有効面積が大きくなる。つまり、形成面積を大きくすることなくキャパシタの容量を大きくできる。また、開口部の下では半導体層が除去されているので、当該開口部の下に寄生ＭＯＳトランジスタが形成されることはない。従って、キャパシタの電荷リークを防止できる。さらに、キャパシタの面積は半導体層の厚さで決まり、開口部の深さには依存しないので、容量値のばらつきが抑制される。例えば当該キャパシタをＤＲＡＭセルに適用することにより、セル形成面積の縮小化、並びに信頼性の向上に寄与できる。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
図１（ａ）は一般的なＤＲＡＭセルの回路図である。ＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うトランスファゲートであるＰチャネル型のＭＯＳトランジスタ１０１と、データに応じた電荷を蓄積するキャパシタ１０２とにより構成される。ＭＯＳトランジスタ１０１のゲート端子はワード線ＷＬに接続し、またソース／ドレイン端子の一方はビット線ＢＬに接続し他方はキャパシタ１０２の片方の端子に接続する。キャパシタ１０２のもう片方の端子は所定の電源に接続される。
【００１０】
また近年、ＤＲＡＭセルとして、１ビット当たりに２つのＤＲＡＭセル１００が使用されるツインセル方式のＤＲＡＭセル（以下単に「ツインセル」と称することもある）が注目されている（図１（ｂ））。図１（ｂ）の如く、１つのツインセル２００は、ワード線ＷＬを共通にする２つのＤＲＡＭセル１００により構成される。そしてそれら２つのＤＲＡＭセル１００は、互いに相補的なデータ信号の読み出しおよび書き込みを行うよう動作する。即ち、ツインセル２００が接続する一対のビット線ＢＬ０，ＢＬ１には、互いに相補的なデータ信号が入出力される。ツインセル２００によれば、読み出し信号の振幅を図１（ａ）の通常のＤＲＡＭセル１００（以下「シングルセル」と称することもある）の２倍にできると共に、２つのＤＲＡＭセル１００が相補的な動作を行うことによってノイズがキャンセルされるので、高速動作が可能になる。
【００１１】
ツインセルを構成する２つのシングルセルとしては汎用のものを用いればよいため、ツインセルのＤＲＡＭは、シングルセルのＤＲＡＭと同様の製造プロセスで形成可能である。またツインセルのＤＲＡＭは、ＳＲＡＭよりも高い集積度を達成できるため、高いコストパフォーマンスが期待できる。以下に説明する本発明は、シングルセルおよびツインセルのいずれのＤＲＡＭにも適応可能であるが、説明の簡単のため、以下の説明では主にシングルセルのＤＲＡＭとして説明する。
【００１２】
図２および図３（ａ），（ｂ）は、実施の形態１に係る半導体記憶装置の構成を示す図である。より具体的には、図２は当該半導体記憶装置が有するＤＲＡＭセルアレイの上面図であり、図３（ａ），（ｂ）は、それぞれ図２のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。これらの図において同一の要素には同一符号を付している。
【００１３】
図３（ａ）は、ビット線ＢＬの延在方向（図２のＡ−Ａ線方向）に隣接する２つのＤＲＡＭセルの断面を示している。即ち図３（ａ）には、ＭＯＳトランジスタ１０１とキャパシタ１０２とから成るＤＲＡＭセル１００が２つ示されている。また 図３（ｂ）は、ワード線ＷＬ（後述するゲート電極１２に相当）の延在方向に隣接するＤＲＡＭセルの間の素子分離領域の断面を示している。
【００１４】
なお、ツインセルの場合は、ペアとなるＤＲＡＭセル１００に対応するワード線に同一の信号を供給する必要があるので、例えば図２のレイアウトであれば、ワード線ＷＬ（ゲート電極１２）の延在方向に隣接するＤＲＡＭセル同士をペアにするとよい。
【００１５】
図３（ａ）の如く、本実施の形態に係るＤＲＡＭセル１００は、シリコン製の支持基板１、絶縁層２、ＳＯＩ（Silicon-On-Insulator）層３から成るいわゆるＳＯＩ基板に形成される。ＳＯＩ層３には分離トレンチ４０が形成され、分離トレンチ４０内には分離絶縁膜４が形成される。この分離トレンチ４０（分離絶縁膜４）は、ＤＲＡＭセル領域以外の周辺回路領域（不図示）にも形成され、各半導体素子が形成される活性領域５を規定している。分離絶縁膜４は例えば高密度プラズマ（ＨＤＰ：High Density Plasma）酸化膜が用いられる。
【００１６】
ＤＲＡＭセル１００のＭＯＳトランジスタ１０１は、Ｎ型のＳＯＩ層３上面に形成されたゲート酸化膜１１、その上に形成されたポリシリコンのゲート電極１２、該ゲート電極１２の側面に形成されたサイドウォール１３、ＳＯＩ層３の上面部のゲート電極１２両脇に形成されたＰ型の不純物拡散層であるソース／ドレイン領域１４，１５により構成される。ソース／ドレイン領域１４は、ビット線ＢＬへ接続するコンタクト１６（以下「ビット線コンタクト１６」）に接続する。図３（ａ）のように、ビット線コンタクト１６は、その両サイドのＤＲＡＭセル１００により共有されている。必要に応じて、ゲート電極１２、ソース／ドレイン領域１４，１５の上部には、それぞれシリサイド層を形成してもよい。
【００１７】
一方、ＤＲＡＭセル１００のキャパシタ１０２は、ＳＯＩ層３に形成されたＰ型の不純物拡散層２４である下部電極（以下「下部拡散層２４」と称す）と、当該下部拡散層２４の表面に形成された誘電体層２１、および誘電体層２１上に形成された上部電極２２から構成される。必要に応じて、上部電極２２の上部にはシリサイド層を形成してもよい。下部拡散層２４は、ＭＯＳトランジスタ１０１のソース／ドレイン領域１５に接続している。つまり、下部拡散層２４は、図１の回路のキャパシタ１０２におけるＭＯＳトランジスタ１０１に接続する側の電極（ストレージノード）として機能している。なお、図示は省略しているが、図３（ａ）の外側にも同図と同様のＤＲＡＭセル１００が形成されており、上部電極２２はその両サイドのＤＲＡＭセル１００により共有されている。
【００１８】
本実施の形態では図３（ａ），（ｂ）に示すように、分離絶縁膜４における上部電極２２の下に開口部４１が設けられる。この開口部４１は、分離トレンチ４０の内壁（活性領域５の側壁）を露出すると共に、ＳＯＩ層３を貫通してその下の絶縁層２にまで達している。なお、図３（ａ）の断面においては、分離トレンチ４０の全体が開口部４１に相当するため、分離絶縁膜４は完全に除去されている。
【００１９】
各ＤＲＡＭセル１００において、キャパシタ１０２の誘電体層２１および下部拡散層２４は、ＳＯＩ層３の上面から分離トレンチ４０の内壁（開口部４１の内壁）にかけて延在し、上部電極２２の一部は開口部４１内に埋め込まれる。この構成により、ＳＯＩ層３の上面と共に分離トレンチ４０の側壁もキャパシタ１０２の有効面積として寄与するようになり、その容量値は増加する。
【００２０】
また開口部４１は、図３（ｂ）のようにゲート電極１２の延在方向に隣接するＤＲＡＭセル１００の間においても上部電極２２の下に形成され、分離トレンチ４０の内壁（図３（ｂ）では不図示、図２において符号５０で示す）を露出している。また図３（ａ）に示した下部拡散層２４および誘電体層２１は当該内壁５０側にも形成される。従って、キャパシタ１０２の有効面積に内壁５０も寄与することとなり、キャパシタ１０２の容量はさらに増加する。
【００２１】
特に本実施の形態では、開口部４１はＳＯＩ層３の下の絶縁層２にまで達しているので、図３（ａ）のように、誘電体層２１、下部拡散層２４および上部電極２２（即ちキャパシタ１０２）を、絶縁層２にまで達するように形成でき、キャパシタ１０２の有効面積を大きくすることができる。つまり、形成面積を大きくすることなく、キャパシタ１０２の容量を大きくできるため、結果としてＤＲＡＭセルの縮小化に寄与できる。
【００２２】
また上部電極２２の底が絶縁層２に達していることにより、当該上部電極２２の下（即ち上部電極２２を挟んで隣接するセル間）に寄生ＭＯＳトランジスタが形成されることはない。従って、隣接セル間での電荷リークを防止でき、セル間の良好な分離特性を得ることができ、ＤＲＡＭセル１００の信頼性が向上される。
【００２３】
開口部４１はＳＯＩ層３を貫通しているため、当該開口部４１内に露出する分離トレンチ４０の内壁（即ち活性領域５の側面）の面積はＳＯＩ層３の厚さで決まり、開口部４１の深さには依存しない。従って、ＳＯＩ層３の厚さが均一であれば、キャパシタ１０２の有効面積はほぼ一定になり、その容量値のばらつきが抑制される。
【００２４】
このように本実施の形態によれば、形成面積を抑えつつ、大容量且つ安定した容量値を有するＤＲＡＭを得ることができる。先に述べたように、本発明はツインセル方式のＤＲＡＭに対しても適用可能である。ツインセル方式のＤＲＡＭは、１ビットあたり２個のシングルセルが必要であるため比較的大きな形成面積を要するが、本発明の適用により形成面積の増大が抑制できる。
【００２５】
次に、本実施の形態に係る半導記憶体装置の製造方法について説明する。図４〜図１２は、当該製造方法を説明するための工程図である。各図（ａ）は、図３（ａ）に示した断面に対応し、各図（ｂ）は図３（ｂ）に示した断面に対応する。
【００２６】
まず、支持基板１、絶縁層２およびＳＯＩ層３から成るＳＯＩ基板を用意し、ＳＯＩ層３上にシリコン酸化膜５１、シリコン窒化膜５２を順次形成する。さらにその上に、分離トレンチ４０のパターンに開口されたレジストパターン５３を形成する（図４（ａ），（ｂ））。そしてレジストパターン５３をマスクにしてシリコン窒化膜５２、シリコン酸化膜５１並びにＳＯＩ層３をエッチングして、絶縁層２にまで達する分離トレンチ４０を形成する（図５（ａ），（ｂ））。つまり、このとき形成する分離トレンチ４０の深さは、ＳＯＩ層３の厚さ以上である（例えば２００ｎｍ〜４００ｎｍ程度）。
【００２７】
その後、分離トレンチ４０の内壁を酸化して２０ｎｍ程度のシリコン酸化膜を形成した後に、ＨＤＰ酸化膜を全面に堆積して分離トレンチ４０を埋め、ＣＭＰにより余剰なＨＤＰ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４を形成する（図６（ａ），（ｂ））。その後、ウェットエッチングによりシリコン窒化膜５２、シリコン酸化膜５１も除去する。
【００２８】
次いで、開口部４１のパターンに開口されたレジストパターン５４を形成する。そして当該レジストパターン５４をマスクにする異方性ドライエッチングにより、分離絶縁膜４を選択的に除去することで、絶縁層２にまで達する開口部４１を形成する（図７（ａ），（ｂ））。なお、図７（ａ）の断面ではレジストパターン５４の開口の幅が分離トレンチ４０の幅よりも広いが、このエッチング工程では、分離絶縁膜４とＳＯＩ層３との間での高い選択性が得られるエッチング手法を用いることにより、分離絶縁膜４のみが選択的に除去され、ＳＯＩ層３の上面は殆ど除去されないようにしている。
【００２９】
続いて上記のレジストパターン５４をマスクにして硼素イオン等のＰ型イオンを注入することで、下部拡散層２４を形成する（図８（ａ），（ｂ））。このときＰ型イオンが開口部４１に露出した分離トレンチ４０の内壁部分にも注入されるようにする。
【００３０】
レジストパターン５４を除去した後、開口部４１内を含むＳＯＩ層３の表面を酸化して２ｎｍ程度のシリコン酸化膜５５を形成し、さらに全面に１００ｎｍ〜２００ｎｍ程度のポリシリコン膜５６を形成する（図９（ａ），（ｂ））。次いでポリシリコン膜５６上に電極パターンのレジストパターン５７を形成し（図１０（ａ），（ｂ））、それをマスクにするドライエッチングによりシリコン酸化膜５５およびポリシリコン膜５６をパターニングする。それにより、ゲート酸化膜１１およびゲート電極１２、並びに、誘電体層２１および上部電極２２が形成される（図１１（ａ），（ｂ））。
【００３１】
そして、イオン注入によりゲート電極１２の両脇にＬＤＤ（Lightly Doped Drain）層を形成し、全面にシリコン窒化膜を堆積してエッチバックすることでゲート電極１２および上部電極２２の側面にそれぞれサイドウォール１３，２３を形成した後、さらにイオン注入を行いソース／ドレイン領域１４，１５形成する（図１２（ａ），（ｂ））。それにより、ＭＯＳトランジスタ１０１およびキャパシタ１０２から成るＤＲＡＭセル１００が形成される。このとき必要に応じて、ゲート電極１２、ソース/ドレイン領域１４，１５、上部電極２２の上面にシリサイド層を形成してもよい。
【００３２】
その後は常法により、シリコン酸化膜を堆積して層間絶縁膜６を形成し、その中にビット線コンタクト１６を形成し、当該層間絶縁膜６の上にビット線ＢＬを配設する。またこのとき同時に、ゲート電極１２をメタルのワード線ＷＬに接続するためのワード線コンタクトや、上部電極２２上に接続するコンタクト（セルプレートコンタクト）等も形成する。以上の工程により、図３（ａ），（ｂ）に示した半導体記憶装置が形成される。
【００３３】
＜実施の形態２＞
図１３（ａ），（ｂ）は、実施の形態２に係る半導体記憶装置の構成を示す図であり、それぞれ図２に示したＤＲＡＭセルアレイのＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。また図１３（ａ），（ｂ）においては、図３（ａ），（ｂ）と同様の機能を有するの要素には同一符号を付してあるので、それらの詳細な説明は省略する。
【００３４】
実施の形態２に係る半導体記憶装置では、図１３（ａ），（ｂ）の如く、開口部４１はＳＯＩ層３を貫通し、絶縁層２の内部まで入り込んでいる。当該開口部４１は図１３（ａ）の断面において、絶縁層２の内部で横方向に幅が広くなっており、ＳＯＩ層３の底面の一部（図１３（ａ）において符号５８で示す）を露出している。そして、下部拡散層２４および誘電体層２１は、当該底面５８にも延在するように形成されている。
【００３５】
本実施の形態によれば、開口部４１がＳＯＩ層３の底面５８を露出するように絶縁層２内に入り込んでおり、誘電体層２１、下部拡散層２４および上部電極２２（即ちキャパシタ１０２）が底面５８にまで延在するため、底面５８もキャパシタ１０２の有効面積に寄与することとなり、実施の形態１よりもさらにキャパシタ１０２の容量が増大するという効果が得られる。従って、ＤＲＡＭセル１００の形成面積をさらに縮小することができるようになる。
【００３６】
また、上部電極２２の底が絶縁層２の内に入り込んでいるので、当該上部電極２２の下（隣接するセルとの間）に寄生ＭＯＳトランジスタが形成されることはない。よって実施の形態１と同様に、隣接セル間での電荷リークを防止でき、セル間の良好な分離特性を得ることができる。さらに実施の形態１と同様に、キャパシタ１０２の有効面積は開口部４１の深さには依存しないので、容量値のばらつきが抑制される。従って、ＤＲＡＭセル１００の信頼性が向上される。
【００３７】
なお、図１３（ａ），（ｂ）の例では、開口部４１は絶縁層２をも貫通して支持基板１にまで達している。そのため、開口部４１に埋め込まれる上部電極２２もまた支持基板１に達する。上部電極２２がシリコンの支持基板１に電気的に接続してしまうと、支持基板１を通してのリーク電流などの不具合が懸念されるが、支持基板１における上部電極２２との境界部分に酸化膜６１が形成されているため、両者は電気的に分離されている。但し、本実施の形態において開口部４１は必ずしも支持基板１にまで達する必要はなく、当然その場合は酸化膜６１は無くてもよい。
【００３８】
本実施の形態に係る半導記憶体装置の製造方法について説明する。図１４〜図１９は、当該製造方法を説明するための工程図である。これらにおいて、各図（ａ）は図１３（ａ）に示した断面に対応し、各図（ｂ）は図１３（ｂ）に示した断面に対応する。
【００３９】
まず、実施の形態１と同様にして、ＳＯＩ層３に絶縁層２にまで達する分離トレンチ４０を形成し、その中に分離絶縁膜４を形成する（図６（ａ），（ｂ））。そして開口部４１のパターンに開口されたレジストパターン５４を形成し、当該レジストパターン５４をマスクにする異方性ドライエッチングにより、分離絶縁膜４に、絶縁層２にまで達する開口部４１を形成する（図７（ａ），（ｂ））。
【００４０】
本実施の形態では、その後さらに絶縁層２をエッチングして、開口部４１をさらに深くする。但しこの工程では、ＳＯＩ層３に対して分離絶縁膜４のみを選択的に除去できる等方性ウェットエッチングを用いる。従って、当該エッチング工程では、開口部４１に露出したＳＯＩ層３の側面（活性領域５の側面）はエッチングされず、且つ、開口部４１は底が掘り下げられるだけでなく横方向にも広がる。その結果、図１４（ａ）のようにＳＯＩ層３が開口部４１内にオーバーハングするようになる。即ち、開口部４１内に絶縁層２の底面５８が露出するようになる。またこの例では、開口部４１の底には支持基板１の上面が露出してしまう。
【００４１】
続いて上記のレジストパターン５４をマスクにして硼素イオン等のＰ型イオンを注入することで、下部拡散層２４を形成する（図１５（ａ），（ｂ））。このとき、下部拡散層２４が開口部４１に露出した分離トレンチ４０の内壁部分だけでなく底面５８にまで延在するように深く形成する。
【００４２】
レジストパターン５４を除去した後、底面５８を含むＳＯＩ層３の表面を酸化してシリコン酸化膜５５を形成する。このとき、開口部４１の底に露出した支持基板１の表面も酸化し、酸化膜６１が形成される。その後、開口部４１内を含む全面にポリシリコン膜５６を形成する（図１６（ａ），（ｂ））。このとき、開口部４１内にはＳＯＩ層３がオーバーハングしているため、例えばＣＶＤ（Chemical Vapor Deposition）法などカバレッジ性に優れた手法を用いることにより、ポリシリコン膜５６内の底面５８近傍におけるボイドの発生を防ぐことが望ましい。
【００４３】
そして電極パターンのレジストパターン５７を形成し（図１７（ａ），（ｂ））、それをマスクにするドライエッチングにより、シリコン酸化膜５５およびポリシリコン膜５６をパターニングして、ゲート酸化膜１１およびゲート電極１２、並びに、誘電体層２１および上部電極２２を形成する（図１８（ａ），（ｂ））。
【００４４】
その後は、実施の形態１と同様に、サイドウォール１３，２３およびソース／ドレイン領域１４，１５形成することで、ＭＯＳトランジスタ１０１およびキャパシタ１０２から成るＤＲＡＭセル１００が形成される（図１９（ａ），（ｂ））。そして、層間絶縁膜６、ビット線コンタクト１６、ビット線ＢＬ等を形成することにより、図１３（ａ），（ｂ）に示した本実施の形態に係る半導体記憶装置が形成される。
【００４５】
＜実施の形態３＞
図２０（ａ），（ｂ）は、実施の形態３に係る半導体記憶装置の構成を示す図であり、それぞれ図２のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。また、図２０（ａ），（ｂ）においても、図３（ａ），（ｂ）と同様の機能を有するの要素には同一符号を付してあるので、それらの詳細な説明は省略する。
【００４６】
図２０（ａ），（ｂ）の如く、実施の形態３に係る半導体記憶装置では、実施の形態１と同様に開口部４１はＳＯＩ層３を貫通し、絶縁層２に達している。但し図２０（ｂ）の如く、開口部４１が形成された領域以外では分離絶縁膜４は絶縁層２にまで達しておらず、分離絶縁膜４と絶縁層２との間にＳＯＩ層３が残存している。即ち、本実施の形態では、ワード線ＷＬ（ゲート電極１２）の延在方向に隣接するセル同士の間の分離絶縁膜４は、いわゆる「部分分離（ＰＴＩ：Partial Trench Isolation）」となっている。
【００４７】
本実施の形態によれば、隣接するセル間の分離絶縁膜４が部分分離であるため、分離絶縁膜４の下に残存するＳＯＩ層３を介してセルの電位（ボディ電位）を設定することが可能になる。そのため、セルレイアウトの自由度が増し、デバイスの電気的特性をより良好にすることができるようになる。
【００４８】
また本実施の形態においても、キャパシタ１０２が形成される開口部４１がＳＯＩ層３の下の絶縁層２にまで達しているので、実施の形態１と同様の効果が得られる。即ち、キャパシタ１０２の形成面積を大きくせずに容量を増加できるため、ＤＲＡＭセルの縮小化に寄与できる。また上部電極２２の下に寄生ＭＯＳトランジスタが形成されることが無く、電荷リークを防止できる。さらにキャパシタ１０２の有効面積が開口部４１の深さに依存しないため、容量値のばらつきが抑制される。
【００４９】
つまり本実施の形態によれば、実施の形態１と同様の効果に加え、さらに電気的特性に優れたＤＲＡＭセルを得ることができるという効果が得られる。
【００５０】
なお本実施の形態では、図２０（ｂ）のように上部電極２２が分離絶縁膜４の下のＳＯＩ層３に接する構造となるが、ＳＯＩ層３における上部電極２２との境界部分には誘電体層２１が延在するため、両者は電気的に分離される。また開口部４１は、絶縁層２にまで達しているため、いわゆる「完全分離（ＦＴＩ：Full Trench Isolation）」として機能している。即ち、本実施の形態に係るＤＲＡＭセルは、分離トレンチ４０が部分分離となる領域と完全分離となる領域との両方を備える「ハイブリッドトレンチ分離（ＨＴＩ：Hybrid trench isolation）構造」を有している。
【００５１】
本実施の形態に係る半導記憶体装置の製造方法について説明する。図２１〜図３０は、当該製造方法を説明するための工程図である。これらにおいて、各図（ａ）は図２０（ａ）に示した断面に対応し、各図（ｂ）は図２０（ｂ）に示した断面に対応する。
【００５２】
まず、実施の形態１と同様にＳＯＩ層３上にシリコン酸化膜５１、シリコン窒化膜５２を順次形成し、その上に分離トレンチ４０のパターンに開口されたレジストパターン５３を形成する（図４（ａ），（ｂ））。そしてレジストパターン５３をマスクにしてシリコン窒化膜５２、シリコン酸化膜５１並びにＳＯＩ層３をエッチングすることで分離トレンチ４０を形成する。但しこの工程では、分離トレンチ４０が絶縁層２に達する前にエッチングを停止させ、図２１（ａ），（ｂ）のように分離トレンチ４０の底部にＳＯＩ層３を残存させる。つまり、このとき形成する分離トレンチ４０の深さは、ＳＯＩ層３の厚さ未満である（例えば、ＳＯＩ層３が２００ｎｍ〜４００ｎｍ程度であれば、この工程後の分離トレンチ４０の深さは５０〜１５０ｎｍ程度とする）。
【００５３】
そして、分離トレンチ４０内における部分分離とする領域に、レジストパターン６３を埋め込む。本実施の形態のＤＲＡＭセルにおいては、図２０（ａ），（ｂ）に示したように、キャパシタ１０２が形成される開口部４１の領域が完全分離となり、それ以外の領域が部分分離となるので、図２２（ａ），（ｂ）のように、開口部４１の形成領域が開口されたレジストパターン６３を分離トレンチ４０内に形成する。
【００５４】
その後、シリコン窒化膜５２およびレジストパターン６３をマスクにして再びＳＯＩ層３をエッチングすることで、分離トレンチ４０をさらに掘り下げて絶縁層２に到達させる（図２３（ａ），（ｂ））。
【００５５】
レジストパターン６３を除去し、分離トレンチ４０の内壁を酸化して２０ｎｍ程度のシリコン酸化膜を形成した後に、ＨＤＰ酸化膜を全面に堆積して分離トレンチ４０を埋め、ＣＭＰにより余剰なＨＤＰ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４を形成する（図２４（ａ），（ｂ））。その後、ウェットエッチングによりシリコン窒化膜５２、シリコン酸化膜５１も除去する。
【００５６】
そしてＳＯＩ層３上に開口部４１のパターンに開口されたレジストパターン５４を形成し、当該レジストパターン５４をマスクにする異方性ドライエッチングにより、絶縁層２にまで達する開口部４１を形成する（図２５（ａ），（ｂ））。続いて、当該レジストパターン５４をマスクにして硼素イオン等のＰ型イオンを注入することで、下部拡散層２４を形成する（図２６（ａ），（ｂ））。
【００５７】
レジストパターン５４を除去した後、開口部４１内壁を含むＳＯＩ層３の表面を酸化してシリコン酸化膜５５を形成する。その後、全面にポリシリコン膜５６を形成し（図２７（ａ），（ｂ））、その上に電極パターンのレジストパターン５７を形成する（図２８（ａ），（ｂ））。そして当該レジストパターン５７をマスクにするドライエッチングにより、シリコン酸化膜５５およびポリシリコン膜５６をパターニングし、ゲート酸化膜１１およびゲート電極１２、並びに、誘電体層２１および上部電極２２を形成する（図２９（ａ），（ｂ））。
【００５８】
その後は、実施の形態１と同様に、サイドウォール１３，２３およびソース／ドレイン領域１４，１５形成することで、ＭＯＳトランジスタ１０１およびキャパシタ１０２から成るＤＲＡＭセル１００が形成される（図３０（ａ），（ｂ））。そして、層間絶縁膜６、ビット線コンタクト１６、ビット線ＢＬ等を形成することにより、図２０（ａ），（ｂ）に示した本実施の形態に係る半導体記憶装置が形成される。
【００５９】
本実施の形態では分離トレンチ４０において、部分分離と完全分離との使い分けが可能である。先に述べたように、分離トレンチ４０はＤＲＡＭセル領域以外の周辺回路領域（不図示）にも形成されるが、本実施の形態によればその周辺回路領域の分離トレンチ４０においても、完全分離および部分分離を使い分けることができる。即ち、図２２（ａ），（ｂ）で説明した工程において、周辺回路領域における部分分離としたい領域にもレジストパターン６３を形成すればよい。
【００６０】
つまり本実施の形態によれば、周辺回路領域においても、ボディ電位を部分分離の下のＳＯＩ層３を介して設定することが可能になるので、回路のレイアウトの自由度が増すと共に、デバイスの電気的特性をより良好にすることができるようになるという効果が得られる。
【００６１】
なお、本実施の形態においては、図２０（ａ），（ｂ）に示したように、開口部４１が絶縁層２の上面にまで達した構造を示したが、実施の形態２を適用することも可能である。即ち、開口部４１内にＳＯＩ層３の底面の一部を露出するように、開口部４１を絶縁層２の内部に入り込むように形成し、キャパシタ１０２を当該底面にまで延在させてもよい。それにより、実施の形態３に係るキャパシタ１０２の有効面積をさらに大きくすることができる。その場合は、上述した本実施の形態の製造方法における図２５（ａ），（ｂ）で説明した工程の後に、開口部４１の底の絶縁層２を等方性ウェットエッチングにより除去すればよい。
【図面の簡単な説明】
【００６２】
【図１】一般的なＤＲＡＭセルの回路図である。
【図２】実施の形態１に係るＤＲＡＭセルアレイの上面図である。
【図３】実施の形態１に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図４】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図５】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図６】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図７】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図８】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図９】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１０】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１１】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１２】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１３】実施の形態２に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図１４】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１５】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１６】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１７】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１８】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１９】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２０】実施の形態３に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図２１】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２２】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２３】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２４】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２５】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２６】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２７】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２８】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２９】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図３０】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【符号の説明】
【００６３】
１ 支持基板、２ 絶縁層、３ ＳＯＩ層、４ 分離絶縁膜、５ 活性領域、６ 層間絶縁膜、１１ ゲート酸化膜、１２ ゲート電極、１３ サイドウォール、１４，１５ ソース／ドレイン領域、１６ ビット線コンタクト１６、２１ 誘電体層、２２ 上部電極、２３ サイドウォール、２４ 下部拡散層、４０ 分離トレンチ、４１ 開口部。
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特に、例えばＤＲＡＭ（Dynamic Random Access Memory）など、キャパシタを有する半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソース／ドレイン領域に接続した不純物拡散層を下部電極とするキャパシタとにより構成されるＤＲＡＭセルが知られている（例えば、特許文献１）。特許文献１のＤＲＡＭセルにおいては、半導体基板の上面に配置された分離絶縁膜（フィールド絶縁膜）の上部には、半導体基板の側壁部分が露出されるリセス（キャビティ）が形成される。そしてＤＲＡＭセルのキャパシタを、リセス内に露出した上記側壁部分にまで延在する立体構造にすることによって、キャパシタの有効面積を増やして容量の増大を図っている。
【０００３】
【特許文献１】特表２００４−５２７９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のようなＤＲＡＭセルにおいて、キャパシタが形成されるリセスを深さは、従来、分離トレンチの深さの半分程度であった。即ち、当該リセスの下に所定の厚さ（５０〜２００ｎｍ程度）の分離絶縁膜を残存させていた。リセスを深くするほどキャパシタの有効面積は大きくできるが、それを深くし過ぎると、分離絶縁膜が薄くなるために当該分離絶縁膜の下（すなわち隣接セルとの間）に寄生ＭＯＳトランジスタが形成されてしまい、分離機能が損なわれてしまう。隣接するセル間に寄生ＭＯＳトランジスタが形成されると、それを介しての電荷リークが生じＤＲＡＭセルの信頼性が低下してしまう。そのため、リセスの深さは制限されており、キャパシタの容量増大にも限界があった。
【０００５】
また上記のＤＲＡＭセル構造では、キャパシタの容量値がリセスの深さに依存するため、リセス形成時にその深さがばらつくとキャパシタの容量値にばらつきが生じ、ＤＲＡＭセルの信頼性の低下を招いてしまう。
【０００６】
本発明は以上のような課題を解決するためになされたものであり、ＤＲＡＭセルなどキャパシタを備える半導体装置において、キャパシタの電荷リークを抑制し、且つ、キャパシタの有効面積を増大させると共にその容量値のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成されたトレンチと、前記半導体層において前記トレンチにより規定される活性領域と、前記トレンチ内に形成された分離絶縁膜と、前記活性領域に形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された第２電極から成るキャパシタとを備える半導体装置であって、前記キャパシタの形成領域において、前記トレンチは、前記絶縁層にまで達し、前記第２電極は、前記トレンチ内に埋め込まれ、前記絶縁層にまで達しているものである。
【発明の効果】
【０００８】
本発明によれば、分離絶縁膜に形成された開口部が絶縁層にまで達し、キャパシタが絶縁層にまで達するように形成されるので、キャパシタの有効面積が大きくなる。つまり、形成面積を大きくすることなくキャパシタの容量を大きくできる。また、開口部の下では半導体層が除去されているので、当該開口部の下に寄生ＭＯＳトランジスタが形成されることはない。従って、キャパシタの電荷リークを防止できる。さらに、キャパシタの面積は半導体層の厚さで決まり、開口部の深さには依存しないので、容量値のばらつきが抑制される。例えば当該キャパシタをＤＲＡＭセルに適用することにより、セル形成面積の縮小化、並びに信頼性の向上に寄与できる。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
図１（ａ）は一般的なＤＲＡＭセルの回路図である。ＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うトランスファゲートであるＰチャネル型のＭＯＳトランジスタ１０１と、データに応じた電荷を蓄積するキャパシタ１０２とにより構成される。ＭＯＳトランジスタ１０１のゲート端子はワード線ＷＬに接続し、またソース／ドレイン端子の一方はビット線ＢＬに接続し他方はキャパシタ１０２の片方の端子に接続する。キャパシタ１０２のもう片方の端子は所定の電源に接続される。
【００１０】
また近年、ＤＲＡＭセルとして、１ビット当たりに２つのＤＲＡＭセル１００が使用されるツインセル方式のＤＲＡＭセル（以下単に「ツインセル」と称することもある）が注目されている（図１（ｂ））。図１（ｂ）の如く、１つのツインセル２００は、ワード線ＷＬを共通にする２つのＤＲＡＭセル１００により構成される。そしてそれら２つのＤＲＡＭセル１００は、互いに相補的なデータ信号の読み出しおよび書き込みを行うよう動作する。即ち、ツインセル２００が接続する一対のビット線ＢＬ０，ＢＬ１には、互いに相補的なデータ信号が入出力される。ツインセル２００によれば、読み出し信号の振幅を図１（ａ）の通常のＤＲＡＭセル１００（以下「シングルセル」と称することもある）の２倍にできると共に、２つのＤＲＡＭセル１００が相補的な動作を行うことによってノイズがキャンセルされるので、高速動作が可能になる。
【００１１】
ツインセルを構成する２つのシングルセルとしては汎用のものを用いればよいため、ツインセルのＤＲＡＭは、シングルセルのＤＲＡＭと同様の製造プロセスで形成可能である。またツインセルのＤＲＡＭは、ＳＲＡＭよりも高い集積度を達成できるため、高いコストパフォーマンスが期待できる。以下に説明する本発明は、シングルセルおよびツインセルのいずれのＤＲＡＭにも適応可能であるが、説明の簡単のため、以下の説明では主にシングルセルのＤＲＡＭとして説明する。
【００１２】
図２および図３（ａ），（ｂ）は、実施の形態１に係る半導体記憶装置の構成を示す図である。より具体的には、図２は当該半導体記憶装置が有するＤＲＡＭセルアレイの上面図であり、図３（ａ），（ｂ）は、それぞれ図２のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。これらの図において同一の要素には同一符号を付している。
【００１３】
図３（ａ）は、ビット線ＢＬの延在方向（図２のＡ−Ａ線方向）に隣接する２つのＤＲＡＭセルの断面を示している。即ち図３（ａ）には、ＭＯＳトランジスタ１０１とキャパシタ１０２とから成るＤＲＡＭセル１００が２つ示されている。また 図３（ｂ）は、ワード線ＷＬ（後述するゲート電極１２に相当）の延在方向に隣接するＤＲＡＭセルの間の素子分離領域の断面を示している。
【００１４】
なお、ツインセルの場合は、ペアとなるＤＲＡＭセル１００に対応するワード線に同一の信号を供給する必要があるので、例えば図２のレイアウトであれば、ワード線ＷＬ（ゲート電極１２）の延在方向に隣接するＤＲＡＭセル同士をペアにするとよい。
【００１５】
図３（ａ）の如く、本実施の形態に係るＤＲＡＭセル１００は、シリコン製の支持基板１、絶縁層２、ＳＯＩ（Silicon-On-Insulator）層３から成るいわゆるＳＯＩ基板に形成される。ＳＯＩ層３には分離トレンチ４０が形成され、分離トレンチ４０内には分離絶縁膜４が形成される。この分離トレンチ４０（分離絶縁膜４）は、ＤＲＡＭセル領域以外の周辺回路領域（不図示）にも形成され、各半導体素子が形成される活性領域５を規定している。分離絶縁膜４は例えば高密度プラズマ（ＨＤＰ：High Density Plasma）酸化膜が用いられる。
【００１６】
ＤＲＡＭセル１００のＭＯＳトランジスタ１０１は、Ｎ型のＳＯＩ層３上面に形成されたゲート酸化膜１１、その上に形成されたポリシリコンのゲート電極１２、該ゲート電極１２の側面に形成されたサイドウォール１３、ＳＯＩ層３の上面部のゲート電極１２両脇に形成されたＰ型の不純物拡散層であるソース／ドレイン領域１４，１５により構成される。ソース／ドレイン領域１４は、ビット線ＢＬへ接続するコンタクト１６（以下「ビット線コンタクト１６」）に接続する。図３（ａ）のように、ビット線コンタクト１６は、その両サイドのＤＲＡＭセル１００により共有されている。必要に応じて、ゲート電極１２、ソース／ドレイン領域１４，１５の上部には、それぞれシリサイド層を形成してもよい。
【００１７】
一方、ＤＲＡＭセル１００のキャパシタ１０２は、ＳＯＩ層３に形成されたＰ型の不純物拡散層２４である下部電極（以下「下部拡散層２４」と称す）と、当該下部拡散層２４の表面に形成された誘電体層２１、および誘電体層２１上に形成された上部電極２２から構成される。必要に応じて、上部電極２２の上部にはシリサイド層を形成してもよい。下部拡散層２４は、ＭＯＳトランジスタ１０１のソース／ドレイン領域１５に接続している。つまり、下部拡散層２４は、図１の回路のキャパシタ１０２におけるＭＯＳトランジスタ１０１に接続する側の電極（ストレージノード）として機能している。なお、図示は省略しているが、図３（ａ）の外側にも同図と同様のＤＲＡＭセル１００が形成されており、上部電極２２はその両サイドのＤＲＡＭセル１００により共有されている。
【００１８】
本実施の形態では図３（ａ），（ｂ）に示すように、分離絶縁膜４における上部電極２２の下に開口部４１が設けられる。この開口部４１は、分離トレンチ４０の内壁（活性領域５の側壁）を露出すると共に、ＳＯＩ層３を貫通してその下の絶縁層２にまで達している。なお、図３（ａ）の断面においては、分離トレンチ４０の全体が開口部４１に相当するため、分離絶縁膜４は完全に除去されている。
【００１９】
各ＤＲＡＭセル１００において、キャパシタ１０２の誘電体層２１および下部拡散層２４は、ＳＯＩ層３の上面から分離トレンチ４０の内壁（開口部４１の内壁）にかけて延在し、上部電極２２の一部は開口部４１内に埋め込まれる。この構成により、ＳＯＩ層３の上面と共に分離トレンチ４０の側壁もキャパシタ１０２の有効面積として寄与するようになり、その容量値は増加する。
【００２０】
また開口部４１は、図３（ｂ）のようにゲート電極１２の延在方向に隣接するＤＲＡＭセル１００の間においても上部電極２２の下に形成され、分離トレンチ４０の内壁（図３（ｂ）では不図示、図２において符号５０で示す）を露出している。また図３（ａ）に示した下部拡散層２４および誘電体層２１は当該内壁５０側にも形成される。従って、キャパシタ１０２の有効面積に内壁５０も寄与することとなり、キャパシタ１０２の容量はさらに増加する。
【００２１】
特に本実施の形態では、開口部４１はＳＯＩ層３の下の絶縁層２にまで達しているので、図３（ａ）のように、誘電体層２１、下部拡散層２４および上部電極２２（即ちキャパシタ１０２）を、絶縁層２にまで達するように形成でき、キャパシタ１０２の有効面積を大きくすることができる。つまり、形成面積を大きくすることなく、キャパシタ１０２の容量を大きくできるため、結果としてＤＲＡＭセルの縮小化に寄与できる。
【００２２】
また上部電極２２の底が絶縁層２に達していることにより、当該上部電極２２の下（即ち上部電極２２を挟んで隣接するセル間）に寄生ＭＯＳトランジスタが形成されることはない。従って、隣接セル間での電荷リークを防止でき、セル間の良好な分離特性を得ることができ、ＤＲＡＭセル１００の信頼性が向上される。
【００２３】
開口部４１はＳＯＩ層３を貫通しているため、当該開口部４１内に露出する分離トレンチ４０の内壁（即ち活性領域５の側面）の面積はＳＯＩ層３の厚さで決まり、開口部４１の深さには依存しない。従って、ＳＯＩ層３の厚さが均一であれば、キャパシタ１０２の有効面積はほぼ一定になり、その容量値のばらつきが抑制される。
【００２４】
このように本実施の形態によれば、形成面積を抑えつつ、大容量且つ安定した容量値を有するＤＲＡＭを得ることができる。先に述べたように、本発明はツインセル方式のＤＲＡＭに対しても適用可能である。ツインセル方式のＤＲＡＭは、１ビットあたり２個のシングルセルが必要であるため比較的大きな形成面積を要するが、本発明の適用により形成面積の増大が抑制できる。
【００２５】
次に、本実施の形態に係る半導記憶体装置の製造方法について説明する。図４〜図１２は、当該製造方法を説明するための工程図である。各図（ａ）は、図３（ａ）に示した断面に対応し、各図（ｂ）は図３（ｂ）に示した断面に対応する。
【００２６】
まず、支持基板１、絶縁層２およびＳＯＩ層３から成るＳＯＩ基板を用意し、ＳＯＩ層３上にシリコン酸化膜５１、シリコン窒化膜５２を順次形成する。さらにその上に、分離トレンチ４０のパターンに開口されたレジストパターン５３を形成する（図４（ａ），（ｂ））。そしてレジストパターン５３をマスクにしてシリコン窒化膜５２、シリコン酸化膜５１並びにＳＯＩ層３をエッチングして、絶縁層２にまで達する分離トレンチ４０を形成する（図５（ａ），（ｂ））。つまり、このとき形成する分離トレンチ４０の深さは、ＳＯＩ層３の厚さ以上である（例えば２００ｎｍ〜４００ｎｍ程度）。
【００２７】
その後、分離トレンチ４０の内壁を酸化して２０ｎｍ程度のシリコン酸化膜を形成した後に、ＨＤＰ酸化膜を全面に堆積して分離トレンチ４０を埋め、ＣＭＰにより余剰なＨＤＰ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４を形成する（図６（ａ），（ｂ））。その後、ウェットエッチングによりシリコン窒化膜５２、シリコン酸化膜５１も除去する。
【００２８】
次いで、開口部４１のパターンに開口されたレジストパターン５４を形成する。そして当該レジストパターン５４をマスクにする異方性ドライエッチングにより、分離絶縁膜４を選択的に除去することで、絶縁層２にまで達する開口部４１を形成する（図７（ａ），（ｂ））。なお、図７（ａ）の断面ではレジストパターン５４の開口の幅が分離トレンチ４０の幅よりも広いが、このエッチング工程では、分離絶縁膜４とＳＯＩ層３との間での高い選択性が得られるエッチング手法を用いることにより、分離絶縁膜４のみが選択的に除去され、ＳＯＩ層３の上面は殆ど除去されないようにしている。
【００２９】
続いて上記のレジストパターン５４をマスクにして硼素イオン等のＰ型イオンを注入することで、下部拡散層２４を形成する（図８（ａ），（ｂ））。このときＰ型イオンが開口部４１に露出した分離トレンチ４０の内壁部分にも注入されるようにする。
【００３０】
レジストパターン５４を除去した後、開口部４１内を含むＳＯＩ層３の表面を酸化して２ｎｍ程度のシリコン酸化膜５５を形成し、さらに全面に１００ｎｍ〜２００ｎｍ程度のポリシリコン膜５６を形成する（図９（ａ），（ｂ））。次いでポリシリコン膜５６上に電極パターンのレジストパターン５７を形成し（図１０（ａ），（ｂ））、それをマスクにするドライエッチングによりシリコン酸化膜５５およびポリシリコン膜５６をパターニングする。それにより、ゲート酸化膜１１およびゲート電極１２、並びに、誘電体層２１および上部電極２２が形成される（図１１（ａ），（ｂ））。
【００３１】
そして、イオン注入によりゲート電極１２の両脇にＬＤＤ（Lightly Doped Drain）層を形成し、全面にシリコン窒化膜を堆積してエッチバックすることでゲート電極１２および上部電極２２の側面にそれぞれサイドウォール１３，２３を形成した後、さらにイオン注入を行いソース／ドレイン領域１４，１５形成する（図１２（ａ），（ｂ））。それにより、ＭＯＳトランジスタ１０１およびキャパシタ１０２から成るＤＲＡＭセル１００が形成される。このとき必要に応じて、ゲート電極１２、ソース/ドレイン領域１４，１５、上部電極２２の上面にシリサイド層を形成してもよい。
【００３２】
その後は常法により、シリコン酸化膜を堆積して層間絶縁膜６を形成し、その中にビット線コンタクト１６を形成し、当該層間絶縁膜６の上にビット線ＢＬを配設する。またこのとき同時に、ゲート電極１２をメタルのワード線ＷＬに接続するためのワード線コンタクトや、上部電極２２上に接続するコンタクト（セルプレートコンタクト）等も形成する。以上の工程により、図３（ａ），（ｂ）に示した半導体記憶装置が形成される。
【００３３】
＜実施の形態２＞
図１３（ａ），（ｂ）は、実施の形態２に係る半導体記憶装置の構成を示す図であり、それぞれ図２に示したＤＲＡＭセルアレイのＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。また図１３（ａ），（ｂ）においては、図３（ａ），（ｂ）と同様の機能を有するの要素には同一符号を付してあるので、それらの詳細な説明は省略する。
【００３４】
実施の形態２に係る半導体記憶装置では、図１３（ａ），（ｂ）の如く、開口部４１はＳＯＩ層３を貫通し、絶縁層２の内部まで入り込んでいる。当該開口部４１は図１３（ａ）の断面において、絶縁層２の内部で横方向に幅が広くなっており、ＳＯＩ層３の底面の一部（図１３（ａ）において符号５８で示す）を露出している。そして、下部拡散層２４および誘電体層２１は、当該底面５８にも延在するように形成されている。
【００３５】
本実施の形態によれば、開口部４１がＳＯＩ層３の底面５８を露出するように絶縁層２内に入り込んでおり、誘電体層２１、下部拡散層２４および上部電極２２（即ちキャパシタ１０２）が底面５８にまで延在するため、底面５８もキャパシタ１０２の有効面積に寄与することとなり、実施の形態１よりもさらにキャパシタ１０２の容量が増大するという効果が得られる。従って、ＤＲＡＭセル１００の形成面積をさらに縮小することができるようになる。
【００３６】
また、上部電極２２の底が絶縁層２の内に入り込んでいるので、当該上部電極２２の下（隣接するセルとの間）に寄生ＭＯＳトランジスタが形成されることはない。よって実施の形態１と同様に、隣接セル間での電荷リークを防止でき、セル間の良好な分離特性を得ることができる。さらに実施の形態１と同様に、キャパシタ１０２の有効面積は開口部４１の深さには依存しないので、容量値のばらつきが抑制される。従って、ＤＲＡＭセル１００の信頼性が向上される。
【００３７】
なお、図１３（ａ），（ｂ）の例では、開口部４１は絶縁層２をも貫通して支持基板１にまで達している。そのため、開口部４１に埋め込まれる上部電極２２もまた支持基板１に達する。上部電極２２がシリコンの支持基板１に電気的に接続してしまうと、支持基板１を通してのリーク電流などの不具合が懸念されるが、支持基板１における上部電極２２との境界部分に酸化膜６１が形成されているため、両者は電気的に分離されている。但し、本実施の形態において開口部４１は必ずしも支持基板１にまで達する必要はなく、当然その場合は酸化膜６１は無くてもよい。
【００３８】
本実施の形態に係る半導記憶体装置の製造方法について説明する。図１４〜図１９は、当該製造方法を説明するための工程図である。これらにおいて、各図（ａ）は図１３（ａ）に示した断面に対応し、各図（ｂ）は図１３（ｂ）に示した断面に対応する。
【００３９】
まず、実施の形態１と同様にして、ＳＯＩ層３に絶縁層２にまで達する分離トレンチ４０を形成し、その中に分離絶縁膜４を形成する（図６（ａ），（ｂ））。そして開口部４１のパターンに開口されたレジストパターン５４を形成し、当該レジストパターン５４をマスクにする異方性ドライエッチングにより、分離絶縁膜４に、絶縁層２にまで達する開口部４１を形成する（図７（ａ），（ｂ））。
【００４０】
本実施の形態では、その後さらに絶縁層２をエッチングして、開口部４１をさらに深くする。但しこの工程では、ＳＯＩ層３に対して分離絶縁膜４のみを選択的に除去できる等方性ウェットエッチングを用いる。従って、当該エッチング工程では、開口部４１に露出したＳＯＩ層３の側面（活性領域５の側面）はエッチングされず、且つ、開口部４１は底が掘り下げられるだけでなく横方向にも広がる。その結果、図１４（ａ）のようにＳＯＩ層３が開口部４１内にオーバーハングするようになる。即ち、開口部４１内に絶縁層２の底面５８が露出するようになる。またこの例では、開口部４１の底には支持基板１の上面が露出してしまう。
【００４１】
続いて上記のレジストパターン５４をマスクにして硼素イオン等のＰ型イオンを注入することで、下部拡散層２４を形成する（図１５（ａ），（ｂ））。このとき、下部拡散層２４が開口部４１に露出した分離トレンチ４０の内壁部分だけでなく底面５８にまで延在するように深く形成する。
【００４２】
レジストパターン５４を除去した後、底面５８を含むＳＯＩ層３の表面を酸化してシリコン酸化膜５５を形成する。このとき、開口部４１の底に露出した支持基板１の表面も酸化し、酸化膜６１が形成される。その後、開口部４１内を含む全面にポリシリコン膜５６を形成する（図１６（ａ），（ｂ））。このとき、開口部４１内にはＳＯＩ層３がオーバーハングしているため、例えばＣＶＤ（Chemical Vapor Deposition）法などカバレッジ性に優れた手法を用いることにより、ポリシリコン膜５６内の底面５８近傍におけるボイドの発生を防ぐことが望ましい。
【００４３】
そして電極パターンのレジストパターン５７を形成し（図１７（ａ），（ｂ））、それをマスクにするドライエッチングにより、シリコン酸化膜５５およびポリシリコン膜５６をパターニングして、ゲート酸化膜１１およびゲート電極１２、並びに、誘電体層２１および上部電極２２を形成する（図１８（ａ），（ｂ））。
【００４４】
その後は、実施の形態１と同様に、サイドウォール１３，２３およびソース／ドレイン領域１４，１５形成することで、ＭＯＳトランジスタ１０１およびキャパシタ１０２から成るＤＲＡＭセル１００が形成される（図１９（ａ），（ｂ））。そして、層間絶縁膜６、ビット線コンタクト１６、ビット線ＢＬ等を形成することにより、図１３（ａ），（ｂ）に示した本実施の形態に係る半導体記憶装置が形成される。
【００４５】
＜実施の形態３＞
図２０（ａ），（ｂ）は、実施の形態３に係る半導体記憶装置の構成を示す図であり、それぞれ図２のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。また、図２０（ａ），（ｂ）においても、図３（ａ），（ｂ）と同様の機能を有するの要素には同一符号を付してあるので、それらの詳細な説明は省略する。
【００４６】
図２０（ａ），（ｂ）の如く、実施の形態３に係る半導体記憶装置では、実施の形態１と同様に開口部４１はＳＯＩ層３を貫通し、絶縁層２に達している。但し図２０（ｂ）の如く、開口部４１が形成された領域以外では分離絶縁膜４は絶縁層２にまで達しておらず、分離絶縁膜４と絶縁層２との間にＳＯＩ層３が残存している。即ち、本実施の形態では、ワード線ＷＬ（ゲート電極１２）の延在方向に隣接するセル同士の間の分離絶縁膜４は、いわゆる「部分分離（ＰＴＩ：Partial Trench Isolation）」となっている。
【００４７】
本実施の形態によれば、隣接するセル間の分離絶縁膜４が部分分離であるため、分離絶縁膜４の下に残存するＳＯＩ層３を介してセルの電位（ボディ電位）を設定することが可能になる。そのため、セルレイアウトの自由度が増し、デバイスの電気的特性をより良好にすることができるようになる。
【００４８】
また本実施の形態においても、キャパシタ１０２が形成される開口部４１がＳＯＩ層３の下の絶縁層２にまで達しているので、実施の形態１と同様の効果が得られる。即ち、キャパシタ１０２の形成面積を大きくせずに容量を増加できるため、ＤＲＡＭセルの縮小化に寄与できる。また上部電極２２の下に寄生ＭＯＳトランジスタが形成されることが無く、電荷リークを防止できる。さらにキャパシタ１０２の有効面積が開口部４１の深さに依存しないため、容量値のばらつきが抑制される。
【００４９】
つまり本実施の形態によれば、実施の形態１と同様の効果に加え、さらに電気的特性に優れたＤＲＡＭセルを得ることができるという効果が得られる。
【００５０】
なお本実施の形態では、図２０（ｂ）のように上部電極２２が分離絶縁膜４の下のＳＯＩ層３に接する構造となるが、ＳＯＩ層３における上部電極２２との境界部分には誘電体層２１が延在するため、両者は電気的に分離される。また開口部４１は、絶縁層２にまで達しているため、いわゆる「完全分離（ＦＴＩ：Full Trench Isolation）」として機能している。即ち、本実施の形態に係るＤＲＡＭセルは、分離トレンチ４０が部分分離となる領域と完全分離となる領域との両方を備える「ハイブリッドトレンチ分離（ＨＴＩ：Hybrid trench isolation）構造」を有している。
【００５１】
本実施の形態に係る半導記憶体装置の製造方法について説明する。図２１〜図３０は、当該製造方法を説明するための工程図である。これらにおいて、各図（ａ）は図２０（ａ）に示した断面に対応し、各図（ｂ）は図２０（ｂ）に示した断面に対応する。
【００５２】
まず、実施の形態１と同様にＳＯＩ層３上にシリコン酸化膜５１、シリコン窒化膜５２を順次形成し、その上に分離トレンチ４０のパターンに開口されたレジストパターン５３を形成する（図４（ａ），（ｂ））。そしてレジストパターン５３をマスクにしてシリコン窒化膜５２、シリコン酸化膜５１並びにＳＯＩ層３をエッチングすることで分離トレンチ４０を形成する。但しこの工程では、分離トレンチ４０が絶縁層２に達する前にエッチングを停止させ、図２１（ａ），（ｂ）のように分離トレンチ４０の底部にＳＯＩ層３を残存させる。つまり、このとき形成する分離トレンチ４０の深さは、ＳＯＩ層３の厚さ未満である（例えば、ＳＯＩ層３が２００ｎｍ〜４００ｎｍ程度であれば、この工程後の分離トレンチ４０の深さは５０〜１５０ｎｍ程度とする）。
【００５３】
そして、分離トレンチ４０内における部分分離とする領域に、レジストパターン６３を埋め込む。本実施の形態のＤＲＡＭセルにおいては、図２０（ａ），（ｂ）に示したように、キャパシタ１０２が形成される開口部４１の領域が完全分離となり、それ以外の領域が部分分離となるので、図２２（ａ），（ｂ）のように、開口部４１の形成領域が開口されたレジストパターン６３を分離トレンチ４０内に形成する。
【００５４】
その後、シリコン窒化膜５２およびレジストパターン６３をマスクにして再びＳＯＩ層３をエッチングすることで、分離トレンチ４０をさらに掘り下げて絶縁層２に到達させる（図２３（ａ），（ｂ））。
【００５５】
レジストパターン６３を除去し、分離トレンチ４０の内壁を酸化して２０ｎｍ程度のシリコン酸化膜を形成した後に、ＨＤＰ酸化膜を全面に堆積して分離トレンチ４０を埋め、ＣＭＰにより余剰なＨＤＰ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４を形成する（図２４（ａ），（ｂ））。その後、ウェットエッチングによりシリコン窒化膜５２、シリコン酸化膜５１も除去する。
【００５６】
そしてＳＯＩ層３上に開口部４１のパターンに開口されたレジストパターン５４を形成し、当該レジストパターン５４をマスクにする異方性ドライエッチングにより、絶縁層２にまで達する開口部４１を形成する（図２５（ａ），（ｂ））。続いて、当該レジストパターン５４をマスクにして硼素イオン等のＰ型イオンを注入することで、下部拡散層２４を形成する（図２６（ａ），（ｂ））。
【００５７】
レジストパターン５４を除去した後、開口部４１内壁を含むＳＯＩ層３の表面を酸化してシリコン酸化膜５５を形成する。その後、全面にポリシリコン膜５６を形成し（図２７（ａ），（ｂ））、その上に電極パターンのレジストパターン５７を形成する（図２８（ａ），（ｂ））。そして当該レジストパターン５７をマスクにするドライエッチングにより、シリコン酸化膜５５およびポリシリコン膜５６をパターニングし、ゲート酸化膜１１およびゲート電極１２、並びに、誘電体層２１および上部電極２２を形成する（図２９（ａ），（ｂ））。
【００５８】
その後は、実施の形態１と同様に、サイドウォール１３，２３およびソース／ドレイン領域１４，１５形成することで、ＭＯＳトランジスタ１０１およびキャパシタ１０２から成るＤＲＡＭセル１００が形成される（図３０（ａ），（ｂ））。そして、層間絶縁膜６、ビット線コンタクト１６、ビット線ＢＬ等を形成することにより、図２０（ａ），（ｂ）に示した本実施の形態に係る半導体記憶装置が形成される。
【００５９】
本実施の形態では分離トレンチ４０において、部分分離と完全分離との使い分けが可能である。先に述べたように、分離トレンチ４０はＤＲＡＭセル領域以外の周辺回路領域（不図示）にも形成されるが、本実施の形態によればその周辺回路領域の分離トレンチ４０においても、完全分離および部分分離を使い分けることができる。即ち、図２２（ａ），（ｂ）で説明した工程において、周辺回路領域における部分分離としたい領域にもレジストパターン６３を形成すればよい。
【００６０】
つまり本実施の形態によれば、周辺回路領域においても、ボディ電位を部分分離の下のＳＯＩ層３を介して設定することが可能になるので、回路のレイアウトの自由度が増すと共に、デバイスの電気的特性をより良好にすることができるようになるという効果が得られる。
【００６１】
なお、本実施の形態においては、図２０（ａ），（ｂ）に示したように、開口部４１が絶縁層２の上面にまで達した構造を示したが、実施の形態２を適用することも可能である。即ち、開口部４１内にＳＯＩ層３の底面の一部を露出するように、開口部４１を絶縁層２の内部に入り込むように形成し、キャパシタ１０２を当該底面にまで延在させてもよい。それにより、実施の形態３に係るキャパシタ１０２の有効面積をさらに大きくすることができる。その場合は、上述した本実施の形態の製造方法における図２５（ａ），（ｂ）で説明した工程の後に、開口部４１の底の絶縁層２を等方性ウェットエッチングにより除去すればよい。
【図面の簡単な説明】
【００６２】
【図１】一般的なＤＲＡＭセルの回路図である。
【図２】実施の形態１に係るＤＲＡＭセルアレイの上面図である。
【図３】実施の形態１に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図４】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図５】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図６】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図７】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図８】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図９】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１０】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１１】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１２】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１３】実施の形態２に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図１４】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１５】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１６】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１７】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１８】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１９】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２０】実施の形態３に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図２１】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２２】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２３】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２４】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２５】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２６】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２７】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２８】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図２９】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【図３０】実施の形態３に係るＤＲＡＭセルの製造方法を示す工程図である。
【符号の説明】
【００６３】
１ 支持基板、２ 絶縁層、３ ＳＯＩ層、４ 分離絶縁膜、５ 活性領域、６ 層間絶縁膜、１１ ゲート酸化膜、１２ ゲート電極、１３ サイドウォール、１４，１５ ソース／ドレイン領域、１６ ビット線コンタクト１６、２１ 誘電体層、２２ 上部電極、２３ サイドウォール、２４ 下部拡散層、４０ 分離トレンチ、４１ 開口部。
【特許請求の範囲】
【請求項１】
支持基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成されたトレンチと、
前記半導体層において前記トレンチにより規定される活性領域と、
前記トレンチ内に形成された分離絶縁膜と、
前記活性領域に形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された第２電極から成るキャパシタと
を備える半導体装置であって、
前記キャパシタの形成領域において、前記トレンチは、前記絶縁層にまで達し、
前記第２電極は、前記トレンチ内に埋め込まれ、前記絶縁層にまで達している
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記不純物拡散層および前記誘電体層は、前記活性領域の上面から前記トレンチの内壁にかけて延在し、
前記第２電極の一部が、前記活性領域上の前記誘電体層上に延在する
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記第２電極の一部は、前記半導体層の底面の一部の下に入り込んでおり、
前記不純物拡散層および前記誘電体層は、前記半導体層の底面の一部にも延在している
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか記載の半導体装置であって、
前記分離絶縁膜と前記絶縁層との間に、前記半導体層を有している
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか記載の半導体装置であって、
前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両脇に形成された第１導電型の不純物拡散層とを有するＭＯＳトランジスタをさらに備え、
前記ＭＯＳトランジスタの前記第１導電型の前記不純物拡散層は、前記第１電極である前記第１導電型の前記不純物拡散層に電気的に接続し、
前記ＭＯＳトランジスタは、前記キャパシタと共にメモリセルを構成している
ことを特徴とする半導体装置。
【請求項１】
支持基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成されたトレンチと、
前記半導体層において前記トレンチにより規定される活性領域と、
前記トレンチ内に形成された分離絶縁膜と、
前記活性領域に形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された第２電極から成るキャパシタと
を備える半導体装置であって、
前記キャパシタの形成領域において、前記トレンチは、前記絶縁層にまで達し、
前記第２電極は、前記トレンチ内に埋め込まれ、前記絶縁層にまで達している
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記不純物拡散層および前記誘電体層は、前記活性領域の上面から前記トレンチの内壁にかけて延在し、
前記第２電極の一部が、前記活性領域上の前記誘電体層上に延在する
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記第２電極の一部は、前記半導体層の底面の一部の下に入り込んでおり、
前記不純物拡散層および前記誘電体層は、前記半導体層の底面の一部にも延在している
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか記載の半導体装置であって、
前記分離絶縁膜と前記絶縁層との間に、前記半導体層を有している
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか記載の半導体装置であって、
前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両脇に形成された第１導電型の不純物拡散層とを有するＭＯＳトランジスタをさらに備え、
前記ＭＯＳトランジスタの前記第１導電型の前記不純物拡散層は、前記第１電極である前記第１導電型の前記不純物拡散層に電気的に接続し、
前記ＭＯＳトランジスタは、前記キャパシタと共にメモリセルを構成している
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００６−３４４７１４（Ｐ２００６−３４４７１４Ａ）
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願番号】特願２００５−１６７９３９（Ｐ２００５−１６７９３９）
【出願日】平成１７年６月８日（２００５．６．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１２月２１日（２００６．１２．２１）
【国際特許分類】
【出願日】平成１７年６月８日（２００５．６．８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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