【課題】高集積化が容易で製造コストが増加しないヒューズ回路を有する半導体装置の構造及びその製造方法、並びに、このようなヒューズの切断に適したレーザ装置を提供する。
【解決手段】下地基板１０上に形成されたブロック層１２と、ブロック層１２上に形成された絶縁膜１４と、絶縁膜１４上に形成されたヒューズ２２とにより半導体装置を構成する。ヒューズ２２の下層部にブロック層１２を設けることにより、レーザアブレーションによりヒューズを切断し、且つ、ブロック層１２によってレーザアブレーションを制御性よく停止することができる。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。 （もっと読む）

【課題】リーク電流および消費電力を低減させることができるＤＲＡＭセルを提供する。
【解決手段】ＤＲＡＭセルは、半導体材料からなり、主表面１０２を有する基板１００と、主表面１０２に形成されたトランジスタ１２０と、トランジスタ１２０の上方に配置された金属層に形成されたキャパシタ１４０と、を備える。 （もっと読む）

【課題】下部電極を構成するシリコン膜の表面にシリコン結晶粒を成長させる工程を含む容量素子の製造方法において、熱処理の工程数を低減する。
【解決手段】容量素子の製造方法は、シリコンに不純物がドーピングされた不純物含有シリコン層９２からなる下部電極９４の表面にシリコン結晶粒９３を成長させて、下部電極９４の表面を粗面化する工程と、粗面化された下部電極９４の表面に８００℃以上の温度下でバリア層９５を形成することにより、不純物含有シリコン層９２を活性化する工程と、バリア層９５の表面にタンタル酸化膜９６を堆積して、バリア層９５とタンタル酸化膜９６とからなる容量絶縁膜９７を形成する工程と、容量絶縁膜９７の上に上部電極９８を形成する工程とを備えている。 （もっと読む）

【課題】溝型トランジスタと高耐圧トランジスタのエクステンション領域の形成となるイオン注入工程を同一のフォトリソグラフィ工程中において行える製造方法の提供を目的とする。
【解決手段】溝型セルトランジスタ領域に溝を形成し、半導体基板上にゲート絶縁膜とゲート材料層を形成し、溝型セルトランジスタ領域と、高耐圧トランジスタ領域のエクステンション領域形成部とを露出させたフォトレジスト層を半導体基板上に形成し、溝型セルトランジスタ領域の半導体基板表面と高耐圧トランジスタ領域へイオン注入を行って各領域のエクステンション領域を形成した後、さらにゲートをパターニング後、溝型セルトランジスタ領域と高耐圧トランジスタ領域とをフォトレジスト層で覆って通常耐圧トランジスタ領域へイオン注入を行って該領域のエクステンション領域を形成する。 （もっと読む）

【課題】本発明は、ＣＯＰ構造を採用することなしにセル面積の縮小と強誘電体キャパシタ面積の増加を実現することを最も主要な特徴とする。
【解決手段】基板５１と、拡散領域５４Ａと、その上に形成された層間絶縁膜５５と、層間絶縁膜５５に形成され、拡散領域５４Ａに通じるホール５７Ａ及び５７Ｂと、ホール５７Ａ及び５７Ｂ内に形成され、拡散領域５４Ａと電気的に接続された下部電極５９と、下部電極５９上に形成された強誘電体膜６０と、強誘電体膜６０上に形成された上部電極６１とを有し、下部電極５９、強誘電体膜６０及び上部電極６０でそれぞれ強誘電体キャパシタが構成されている。 （もっと読む）

【課題】本発明の課題は、十分な強誘電体特性を有する半導体容量素子及びその製造方法を提供することにある。
【解決手段】上記のような課題は、強誘電体と下部電極界面を単一とすることにより達成される。すなわち、本発明に係る半導体容量素子は、所定の電極材料を複数積層して形成される下部電極と；前記下部電極の一部の側壁に形成されるサイドウォールと；前記下部電極上に形成される誘電体層と；前記誘電体層上に形成される上部電極とを備えている。
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【課題】強誘電体キャパシタを配線層に接続するための開口部を形成した場合においても、強誘電体キャパシタを水素から保護できるようにする。
【解決手段】コンタクトプラグ８ａを介してソース層６ａに接続された強誘電体キャパシタを層間絶縁層７上に形成し、ＳｉＨ₄−Ｎ₂を主原料とした高密度プラズマＣＶＤにてシリコン窒化膜からなる層間絶縁層１５を強誘電体キャパシタ上に形成してから、上部電極１３ｂおよびコンタクトプラグ８ｂにそれぞれ接続されたコンタクトプラグ１６ａ、１６ｂを層間絶縁層１５に埋め込む。 （もっと読む）

【課題】コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させる。
【解決手段】バリア膜１４、導電膜１５、強誘電体膜１６および導電膜１７を導電膜１３上に形成し、レジストパターン１８をマスクとして導電膜１７、強誘電体膜１６、導電膜１５、バリア膜１４および導電膜１３を順次エッチングし、層間絶縁層９を露出させることにより、開口部１２の周囲の層間絶縁層９上にはみ出すようにして開口部１２に埋め込まれたコンタクトプラグ１３ａを形成するとともに、コンタクトプラグ１３ａ上に配置されたバリア膜１４ａ／下部電極１５ａ／容量絶縁膜１６ａ／上部電極１７ａの積層構造を形成する。 （もっと読む）

【課題】高誘電率で薄膜化、均一化が可能であり、高性能なキャパシタ絶縁膜を有する半導体装置とその製造方法を提供する。
【解決手段】半導体基板上に形成されたトランジスタ１３，１４は、ゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側に位置する半導体基板内に形成された第１、第２の拡散層とを有している。第１の電極１５、１６は、トランジスタの第１の拡散層に接続されている。第１の電極上に形成されたキャパシタ絶縁膜１７は、拡散速度がＣｕより速く、Ｃｕより酸素と反応しやすい物質を含有するシリコン酸化膜により形成されている。キャパシタ絶縁膜上に形成された第２の電極は、Ｃｕ層と、前記物質を含むＣｕ層のうちの１つにより形成されている。 （もっと読む）

【課題】半導体メモリ素子の製造方法を提供する。
【解決手段】基板２００全面に形成された層間絶縁膜２３０上に位置するソース領域２０５上部に位置し、ゲートＧ１２の伸張方向に伸び、層間絶縁膜の一部分だけをライン形状に露出させる自己整列フォトレジストマスクを利用し、ビットライン及びキャパシティ下部電極を半導体基板の活性領域に連結させるビットラインコンタクト連結体２１６ａ及び下部電極連結体２２８ａを形成することにより、誤整列マージンを確保することができる技術と、ビットラインコンタクト連結体及び下部電極連結体それぞれを１回のマスク工程を利用して形成する半導体メモリ素子の製造方法。 （もっと読む）

【課題】 ＣＯＢ構造を有する誘電体メモリにおいて、スタックコンタクトにおける下部コンタクトプラグのコンタクト抵抗の安定化を図る。
【解決手段】 不純物拡散層１０４に接続する第１のコンタクトプラグ１０８の上方に形成された配線１０９を覆う第２の絶縁膜１１０を形成する工程と、第２の絶縁膜１１０上に第３の絶縁膜１１１を形成する工程と、第３の絶縁膜１１１上に第１の水素バリア膜１１２を形成する工程と、第１の水素バリア膜１１２上にキャパシタ１１８を形成する工程と、第１の水素バリア膜１１２における第１のコンタクトプラグ１０８の上方に存在している部分を選択的に除去した後、キャパシタ１０８に対して熱処理を行う工程とを備える。これにより、熱処理時に、第１のコンタクトプラグ１０８の上面が第２の絶縁膜１１０及び第３の絶縁膜１１１によって覆われているので、第１のコンタクトプラグ１０８の酸化及び消失を防止することができる。 （もっと読む）

【課題】 コンタクトプラグ形成時のＣＭＰによって発生する絶縁膜へのスクラッチを起因としたキャパシタ下部電極間のブリッジを防止する。
【解決手段】 基板上に形成された下部電極１０５、容量絶縁膜及び上部電極１０７からなるキャパシタ１０８と、基板と下部電極１０５とを電気的に接続するコンタクトプラグ１０４とを備えた半導体装置であって、下部電極１０５は列状に複数配置し、隣り合う下部電極１０５の中心位置は、列方向と直交する方向に距離ｔ１ずれて配置され、下部電極１０５の中心位置と、下部電極１０５におけるコンタクトプラグ１０４の中心位置は、隣り合う下部電極１０５と離れるように列方向と直交する方向（ｙ方向）に距離ｔ２ずれて配置されている。また、距離ｔ１と距離ｔ２との和は、列方向と直交する方向における下部電極１０５の寸法の１／２より大きくした。 （もっと読む）

【課題】容量素子の下方にシリコン窒化膜からなる水素バリア膜を備えた半導体装置において、コンタクトプラグ形成工程で生じる密着層の剥離を防止する。
【解決手段】第１のシリコン酸化膜１０４、シリコン窒化膜１０５、及び第２のシリコン酸化膜１０６からなる積層膜に形成されたコンタクトホール１０７の内壁に、ＣＶＤ法により、チタン膜及び窒化チタン膜からなる密着層１０８を形成する。次にＣＶＤ法により、コンタクトホール１０７内をタングステン又はポリシリコンからなる導電膜１０９ａで充填し、ＣＭＰ法により、第２のシリコン酸化膜１０６上の導電膜１０９ａ及び密着層１０８を除去する。続いてエッチバック法又はＣＭＰ法により、第２のシリコン酸化膜１０６を除去し、シリコン窒化膜１０５を露出させることにより、密着層１０８と水素バリア膜であるシリコン窒化膜との剥離を防止し、且つシリコン窒化膜へのスクラッチの発生を防ぐことができる。 （もっと読む）

【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。 （もっと読む）

【課題】電極構造下方のプラグの酸化を抑制する半導体装置を提供する。
【解決手段】半導体基板（Ｓ）と、この半導体基板に形成されたトランジスタの活性領域（１０７）に接続した導電性プラグ（１１８）と、この導電性プラグの底面部及び側面部に被覆する金属シリサイド膜（１１７）と、前記導電性プラグ上に形成された電極構造（２００）と、を備えている。 （もっと読む）

【課題】スタック型キャパシタの下側電極の誘電体層形成時の酸化を防止する形成方法を提供する。
【解決手段】少なくとも一つの側壁を有する内側キャパシタ板６０と、前記少なくとも一つの側壁に対してそれを被覆するように設けられる酸化バリア層７０と、前記内側キャパシタ板上に設けられるキャパシタ誘電体板９０と、前記キャパシタ誘電体板の上に設けられる外側キャパシタ板１００とから成るキャパシタが開示される。発明の好適実施形態によれば、絶縁性誘電体層８０が酸化バリア層７０の上に設けられ、その絶縁性誘電体層は酸化バリア層とは異なる組成物からなっている。 （もっと読む）

一又は複数のピクセルが形成される画素領域と、各ピクセルからの出力信号を記憶する一又は複数のＤＲＡＭセルが形成されるＤＲＡＭセル領域とを含み、画素領域及びＤＲＡＭセル領域を構成する各層が同一の半導体プロセスによって形成されて成ることを特徴とする。
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【課題】 原子層蒸着法により、基板に設けられたトレンチの内壁を覆う状態で、組成比の変わらない均一な膜厚のキャパシタ絶縁膜を形成可能な薄膜の形成方法および半導体装置の製造方法を提供する。
【解決手段】 基板１１に形成されたトレンチ１３の内壁に、少なくともキャパシタ絶縁膜１４および上部電極を下層から順に積層してなるトレンチキャパシタを備え、原子層蒸着法により、トレンチ１３の内壁を覆う状態でキャパシタ絶縁膜１４を形成する薄膜の形成方法および半導体装置の製造方法であって、キャパシタ絶縁膜１４を形成する工程では、原子層を形成するソースガスのキャリアガスとして水素ガスを用いることを特徴とする薄膜の形成方法および半導体装置の製造方法である。 （もっと読む）

【課題】 スクラッチ又はクラックなどにより、キャパシタを構成する誘電体膜が水素劣化することを防止する。
【解決手段】 第１の層間絶縁膜(107)と、第１の層間絶縁膜(107)上に形成された絶縁性水素バリア膜(108)と、絶縁性水素バリア膜(108)上に形成された第２の層間絶縁膜(109)と、第１の層間絶縁膜(107)、絶縁性水素バリア膜(108)及び第２の層間絶縁膜(109）よりなる積層膜を貫通するコンタクトプラグ(111,112)と、第２の層間絶縁膜(109)上に形成され、コンタクトプラグ(111,112)と接続するキャパシタ(116)とを備える。そして、コンタクトプラグ(111,112)は、下から順に積層された導電層(111)及び導電性水素バリア膜(112)よりなり、導電層(111)の上面は、絶縁性水素バリア膜(108)の上面よりも下に位置している。 （もっと読む）