電界効果トランジスタとその製造方法、及び半導体装置
【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ技術に関する。特に、本発明は、電界効果トランジスタとその製造方法、及びそれを用いた半導体装置及び半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置に放射線（宇宙線、熱中性子、α線等）が入射すると、シリコン基板との衝突によって電子・正孔対が生成される。発生した電子・正孔が拡散層で収集されると、ノードの電位が変化する原因となる。電荷収集メカニズムのうち、ノードの電位変化に最も寄与するのは、ドレイン領域直下のファネリングによるものである。ノードの電位変化によりメモリセルデータが書き換えられる現象は、「ソフトエラー」と呼ばれている。特に、最近デバイスの微細化が進んでおり、この放射線に起因する電子・正孔の影響は顕著になってきている。
【０００３】
特許文献１には、シングルイベントアップセット（ソフトエラー）耐性を強化することを目的とした技術が開示されている。この特許文献１に開示された半導体装置によれば、ソース領域及びドレイン領域下部のドレイン空乏層直下の領域に、高密度欠陥層が形成されている。この高密度欠陥層は、再結合中心として働き、少数キャリアの再結合を促進する。
【０００４】
また、一般的な技術として、特許文献２及び特許文献３には、縦型電界効果トランジスタが開示されている。縦型電界効果トランジスタにおいては、キャリアの移動方向（導通方向）は基板表面に対して垂直である。
【０００５】
非特許文献１には、パフォーマンスの向上を目的としたＳＯＮ（Silicon on Nothing）−ＭＯＳトランジスタが開示されている。このＳＯＮ−ＭＯＳトランジスタは、ＥＳＳ（Empty Space in Silicon）技術に基づいて製造される。この文献に記載されたＳＯＮ−ＭＯＳトランジスタにおいては、基板上にゲート電極が形成され、チャネル領域の下方にＥＳＳ構造が形成されている。
【０００６】
【特許文献１】特開２０００−１２５４７号公報
【特許文献２】特開平５−１９８８１７号公報
【特許文献３】特開２００２−２６２７９号公報
【非特許文献１】T. Sato et al., "SON (Silicon on Nothing) MOSFET using ESS (Empty Space in Silicon) technique for SoC applications", IEEE, IEDM 01-809, 37.1.1-37.1.4, 2001.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
基板に入射した放射線によって電子・正孔対が生成され、ソフトエラーが発生していた。よって、ソフトエラーレート（SER: Soft Error Rate）を向上させることができる技術が望まれている。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明に係る電界効果トランジスタ（１）は、基板（１０）に埋め込まれたゲート電極（４０）と、基板（１０）中に空洞（５０）として形成された空洞形成領域と、基板（１０）中に拡散層（６０）として空洞形成領域と接触するように形成された拡散領域とを有する。より具体的には、本発明に係る電界効果トランジスタ（１）は、第１の空洞（５１）を有する基板（１０）を備える。チャネル領域（７０）は、第１の空洞（５１）の側面に位置し、基板（１０）の表面に対して略垂直に形成される。そのため、ゲート電極（４０）は、基板（１０）中に埋め込まれ、上記チャネル領域（７０）の側面にゲート絶縁膜（３０）を介して形成される。拡散層（６０）は、基板（１０）中において、チャネル領域（７０）に接続するように形成される。すなわち、ゲート電極（４０）及び拡散層（６０）は、基板（１０）の表面に平行な面（ＸＹ）において、第１の空洞（５１）の側面を囲むように形成される。
【００１０】
このような構造によって、ＳＥＲを誘発する電子・正孔対の発生源となる基板が、チャネル領域（７０）周辺からほぼ排除される。電子・正孔対の発生源が、拡散層（６０）やチャネル領域（７０）からほぼ完全に分離される。従って、ＳＥＲの発生が大幅に抑制され、ＳＥＲの向上が実現される。特に、最近デバイスの微細化が進んでおり、本発明に係る技術は優れた効果を奏する。
【００１１】
また、チャネル領域（７０）は、基板（１０）に対して略垂直に形成される。この時、ゲート幅Ｗは、基板（１０）に垂直な方向（深さ方向Ｚ）の長さとなる。従って、上から見た拡散層（６０）及びゲート電極（４０）等の面積を、必要最低限まで小さくすることが可能となる。よって、デバイスの面積が縮小する。
【発明の効果】
【００１２】
本発明に係る電界効果トランジスタ及び半導体装置によれば、ＳＥＲ耐性が向上する。また、デバイス面積を縮小することが可能となる。
【発明を実施するための最良の形態】
【００１３】
添付図面を参照して、本発明による電界効果トランジスタとその製造方法、及び半導体装置を説明する。
【００１４】
（第１の実施の形態）
（構造）
図１は、本実施の形態に係る電界効果トランジスタの構造を示す全体図である。図１において、基板１０の表面に対して垂直な方向（あるいは深さ方向）がＺ方向として定義される。また、Ｚ方向に直角であり、且つ、互いに直角な２方向が、Ｘ方向及びＹ方向として定義される。つまり、基板１０の表面に平行な面は、ＸＹ面として表される。
【００１５】
図１において、基板１０には、素子領域を分離する素子分離構造として、ＳＴＩ２０が形成されている。このＳＴＩ２０に囲まれた素子領域に、電界効果トランジスタ１が形成されている。この電界効果トランジスタ１は、ゲート絶縁膜３０、ゲート電極４０、拡散層（ソース、ドレイン）６０を有している。
【００１６】
本発明において、ゲート絶縁膜３０とゲート電極４０の少なくとも一部は、基板１０に埋め込まれており、少なくとも拡散層６０と同じ深さに達するように形成されている。また、ゲート絶縁膜３０及びゲート電極４０は、拡散層６０からＹ方向に位置している。このような構造により、チャネルが形成されるチャネル領域７０は、基板１０の表面に対して略垂直なＸＺ面に形成される。また、導電方向（キャリアの移動方向）は、基板１０の表面に対して略平行なＸ方向に沿うようになる。逆に言えば、チャネル領域７０がこのように形成されるように、ゲート電極４０、ゲート絶縁膜３０、及び拡散層６０が配置されている。この時、ゲート幅Ｗは、基板１０の表面に平行なＹ方向ではなく、基板１０に垂直なゲート電極４０のＺ方向の深さとして定義される。ゲート長Ｌは、ゲート電極４０のＸ方向の長さとして定義される。
【００１７】
また、本発明において、素子領域に対応した基板１０には、空洞５０が形成されている。この空洞５０は、第１の空洞５１と第２の空洞５２を含んでいる。第１の空洞５１は、拡散層６０に挟まれるように、また、基板１０の表面に達するように形成されている。第２の空洞５２は、第１の空洞５１とつながり、拡散層６０の下端に接触するように形成されている。
【００１８】
図２は、電界効果トランジスタ１の構造を示す平面図であり、基板１０の表面に平行なＸＹ面におけるＳＴＩ２０、ゲート絶縁膜３０、ゲート電極４０、第１の空洞５１、拡散層６０、及びチャネル領域７０の配置を示している。本発明によれば、ゲート絶縁膜３０とゲート電極４０と拡散層６０は、ＸＹ面において第１の空洞５１を囲むように形成されている。例えば、図２において、ゲート絶縁膜３０とゲート電極４０と拡散層６０は、ＸＹ面において第１の空洞５１をコの字型に囲むように形成されている。
【００１９】
より詳細には、チャネル領域７０は、第１の空洞５１の側面（Ｙ方向）に位置している。チャネル領域７０から更にＹ方向には、ゲート絶縁膜３０を介してゲート電極４０が形成されている。このように、ゲート電極４０は、第１の空洞５１から離れて形成されている。チャネル領域７０は、基板１０の表面に平行なＸＹ面において、ゲート絶縁膜３０と第１の空洞５１に挟まれている。尚、図２においては、ゲート絶縁膜３０は、ゲート電極４０の全側面を囲むように形成されている。
【００２０】
一方、拡散層６０は、第１の空洞５１の側面（Ｘ方向）に位置している。ここで、拡散層６０は、第１の空洞５１に隣接して形成されることが好ましい。電荷を保持する拡散層６０が基板１０に接触していないので、基板１０で発生した正孔または電子が拡散層に到達できず、ファネリングも発生しないので、ソフトエラーが大幅に減少する。また、拡散層６０は、ＳＴＩ２０に隣接するように形成されている。尚、ＳＴＩ２０に放射線が入射し、正孔電子対が発生しても、絶縁膜のバンドギャップを越えることはない。図２において、２つの拡散層６０のうち一方がソースであり他方がドレインである。つまり、第１の空洞５１は、ソース／ドレインに挟まれている。逆に言えば、ソース／ドレインは、Ｘ方向に沿って第１の空洞５１を挟むように形成されている。このように形成されたソース／ドレインが、チャネル領域７０に接続している。本実施の形態によれば、チャネル領域７０に接しているドレインとソース間のＸ方向の間隔Ｌがチャネル長として定義される。
【００２１】
以下、本実施の形態に係る電界効果トランジスタ１の構造を更に詳しく説明する。図３Ａは、図２における線Ａ−Ａ’に沿った構造を示す断面図であり、電界効果トランジスタ１のＹＺ面における構造を示している。また、図３Ｂは、図２における線Ｂ−Ｂ’に沿った構造を示す断面図であり、電界効果トランジスタ１のＸＺ面における構造を示している。
【００２２】
図３Ａに示されるように、ＳＴＩ２０で区切られた素子領域に、ゲート電極４０が形成されている。このゲート電極４０は「埋め込みゲート構造」を有している。すなわち、ゲート電極４０の一部は、基板１０に埋め込まれており、基板表面Ｓよりも下方に達している。本実施の形態によれば、このゲート電極４０の深さ、すなわち、基板表面Ｓからゲート電極４０の底面４０ｓまでの長さが、ゲート幅Ｗとして定義される。
【００２３】
また、図３Ａにおいて、ゲート電極４０は基板表面Ｓから（−Ｚ方向に）突出するように形成されている。そして、ゲート電極４０の突出した部分は、サイドウォール４５によって囲まれている。ゲート電極４０は、必ずしも基板表面Ｓから上方に突出してなくてもよい。しかしながら、後述されるように、サイドウォール４５が形成されることによって、空洞５０の形成、及びチャネル領域７０の確保が容易になる。従って、ゲート電極４０の一部のみが基板１０に埋め込まれ、突出した部分の側面にサイドウォール４５が形成されることが好適である。
【００２４】
ゲート絶縁膜３０は、ゲート電極４０の側面及び底面を覆うように形成されている。チャネル領域７０は、このゲート絶縁膜３０を介してゲート電極４０の側面（−Ｙ方向）に形成される。また、チャネル領域７０は、サイドウォール４５の下方に位置する。
【００２５】
更に、素子領域にあたる基板１０には、空洞５０が形成されている。この空洞５０は、第１の空洞５１と第２の空洞５２を含んでいる。第１の空洞５１は、基板表面Ｓからほぼ垂直下方（Ｚ方向）に形成されている。また、第１の空洞５１の側面には保護膜５５が形成されている。第１の空洞５１（保護膜５５）とゲート電極４０（ゲート絶縁膜３３）の間に、チャネル領域７０が形成される。一方、第２の空洞５２は、第１の空洞５１の底面５１ｓから更に下方へ延びるように形成されている。
【００２６】
図３Ａに示されるように、本実施の形態においては、第１の空洞５１は、ゲート電極４０よりも深く形成されている。つまり、第１の空洞５１の底面５１ｓは、ゲート電極４０の底面４０ｓよりも深い位置にある。第１の空洞５１の基板表面Ｓからの深さＤは、ゲート幅Ｗよりも大きい（Ｄ＞Ｗ）。第１の空洞５１は、エッチングによりほぼ垂直方向に沿って形成されるため、この深さＤの制御は容易である。また、図３Ａに示されるように、第２の空洞５２は、ゲート電極４０の下方において、ＳＴＩ２０に達しないように形成されている。これにより、第２の空洞５２とＳＴＩ２０との間の基板１０に経路９０が確保される。つまり、以上に示された構造によって、チャネル領域７０が下方の基板から完全に分離されることなく、キャリアが抜けることができる経路９０が確保される。チャネル領域７０と下方の基板は導通する。従って、基板浮遊効果（floating body effect）が防止されるという副次的効果が期待できる。しかし、ＳＥＲ対策をより完全にするためには、極力、チャネル領域７０と拡散層６０との接触面積を小さくすることが有効であるため、第１の空洞５１が、ゲート幅Ｗと等しいか、またはそれより浅く形成されても構わない。ただし、その場合には、ゲート電極４０が、第２の空洞５２を形成するときに、ダメージを受けることのないように、ゲート絶縁膜３０がエッチング保護膜となるような、たとえば、Ｈｉｇｈ−Ｋ絶縁膜などの高誘電率材料の絶縁膜をゲート電極４０の周囲に用いることが望ましい。
【００２７】
基板表面Ｓの全面には、層間絶縁膜８０が形成されている。
【００２８】
また、図３Ｂに示されるように、拡散層６０（ソース／ドレイン）が第１の空洞５１に隣接して形成されている。ここで、ソース及びドレインは、ほぼ同じ深さに形成されている。すなわち、本実施の形態に係る電界効果トランジスタ１は、縦型ＭＯＳトランジスタではない。キャリアの移動方向（導電方向）は、Ｘ方向である。ソース及びドレインは、基板表面Ｓに垂直な方向（Ｚ方向）に延びる第１の空洞を挟むように形成されている。
【００２９】
図３Ｂにおいて、第２の空洞５２は、拡散層６０の下端と接触するように形成されている。また、第２の空洞５２は、拡散層６０の下方において、ＳＴＩ２０に達するように形成されている。よって、拡散層６０の下方において、チャネル領域７０と、下方の基板とは完全に分離される。これにより、ＳＥＲを誘発する電子・正孔対の発生源となる基板１０中の領域が、チャネル領域７０周辺からほぼ排除される。従って、ＳＥＲの発生が大幅に抑制され、ＳＥＲの向上が実現される。尚、本実施の形態によれば、ＳＴＩ２０の最外壁には、熱酸化膜２１が形成されている。その理由は以下の通りである。一般的に素子分離構造は、ＣＶＤ法を用いてトレンチ内を膜で埋めることによって形成される。単なる蒸着膜と周辺基板との密着性は必ずしも良好ではない。よって、拡散層６０が形成される部分とＳＴＩ２０との密着性を向上させるために、ＳＴＩ２０の最外壁には、熱酸化膜２１が形成されている。これにより、拡散層６０の形成される部分が、空洞５０内へ落下することが防止される。
【００３０】
また、拡散層６０とゲート電極４０の上部はシリサイド化されていてもよい。つまり、拡散層６０とゲート電極４０の上部にショットキー接合が形成されていてもよい。これによっても、基板電位を固定することが出来、基板浮遊効果を抑制することができる。
【００３１】
以上に説明された電界効果トランジスタ１の動作は、次の通りである。この電界効果トランジスタ１がＮ型である場合、例えば、ゲート電極４０及びドレインに０．５〜０．８Ｖの電位が印加される。ソース及び基板に０Ｖの電位が印加される。これにより、上述の通り、チャネル領域７０が基板１０の表面に垂直に（ＸＺ面に）形成される。
【００３２】
（効果）
このような構造によって、ＳＥＲを誘発する電子・正孔対の発生源となる基板１０中の領域が、チャネル領域７０周辺からほぼ排除される。電子・正孔対の発生源が、拡散層６０やチャネル領域７０からほぼ完全に分離される。ファネリングによる電荷収集はノードの電位変化に最も寄与するが、本発明によれば、拡散領域の周辺からシリコン基板が排除されている。従って、ＳＥＲの発生が大幅に抑制され、ＳＥＲの向上が実現される。特に、最近デバイスの微細化が進んでおり、本発明に係る技術は優れた効果を奏する。尚、本発明において、第２の空洞５２が形成されずに、第１の空洞５１だけが形成されてもよい。このような構造によっても、ＳＥＲの発生がある程度抑制される。
【００３３】
また、チャネル領域７０は、基板１０の表面に対して略垂直に形成される。ゲート幅Ｗは、深さ方向（Ｚ方向）の幅である。従って、ＸＹ面における（上面から見た）拡散層６０やゲート電極４０の面積を可能な限り小さくすることが可能となる。これにより、電界効果トランジスタ１の面積、すなわち半導体装置の面積が縮小される。
【００３４】
更に、拡散層６０は、空洞５０に隣接して形成される。従って、リーク電流が低減される。また、拡散層容量が低減され、素子のスイッチング動作が高速化される。
【００３５】
（製造方法）
図４Ａ〜図４Ｊは、本発明に係る電界効果トランジスタ１を製造する工程を示している。図４Ａ〜図４Ｊにおいて、左側には図３Ａに対応した断面図（ＹＺ面）が示されており、右側には図３Ｂに対応した断面図（ＸＺ面）が示されている。
【００３６】
まず、図４Ａに示されるように、基板１０中の所定の領域に、素子分離構造としてのＳＴＩ２０が形成される。具体的には、トレンチエッチングの後、熱酸化処理が施され、まず熱酸化膜２１がトレンチの内壁に形成される。その後、ＣＶＤ法によって、埋め込み絶縁膜２２がトレンチ内部に蒸着される。これにより、ＳＴＩ２０が完成する。熱酸化膜２１が形成される理由は、以下の通りである。ＣＶＤ法によって形成される膜は、単なる蒸着膜であり、密着性が低い。上述のように、本発明によれば、ＳＴＩ２０は空洞５０に露出する。また、拡散層６０が形成される部分は、下方の基板から分離され、ＳＴＩ２０に付着している。この拡散層６０が形成される部分も、空洞５０に露出する。よって、拡散層６０あるいはＳＴＩ２０自身が剥がれて空洞５０に落下しないように、ＳＴＩ２０と周辺領域との密着性を高める必要がある。従って、密着性の高い熱酸化膜２１が、素子分離構造の“殻”として形成される。
【００３７】
次に、ＣＶＤ法によって窒化膜２５が全面に堆積される。続いて、所定のマスクを用いて、窒化膜２５と基板１０に対してドライエッチングが行われる。これにより、図４Ｂに示されるように、ＳＴＩ２０の横にトレンチ２８（ゲート電極用トレンチ）が形成される。トレンチ２８の基板表面Ｓからの深さは、ゲート幅Ｗである。
【００３８】
次に、熱酸化処理が行われ、図４Ｃに示されるように、トレンチ２８の内壁にゲート絶縁膜３０が形成される。一般に、窒化膜上には、熱酸化膜があまり形成されない。よって、トレンチ２８内に選択的に熱酸化膜（ゲート絶縁膜３０）または高誘電率膜（窒化膜など）を形成することが可能である。
【００３９】
次に、ＣＶＤ法によってポリシリコン膜が全面に堆積される。続いて、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化が行われる。ここで、窒化膜２５はストッパとして働く。これにより、図４Ｄに示されるように、ゲート電極４０が形成される。窒化膜２５の存在により、ゲート電極４０は基板表面Ｓから突出している。つまり、埋め込みゲート構造が得られる。
【００４０】
次に、窒化膜２５が一度除去された後、別の窒化膜が全面に堆積される。その後、エッチバックが行われる。これにより、図４Ｅに示されるように、基板表面Ｓから突出したゲート電極４０の側面にサイドウォール４５が形成される。このサイドウォール４５は、チャネル領域７０を確保するために好適である。このサイドウォール４５の下方の領域が、チャネル領域７０となる。
【００４１】
次に、レジストマスクを用いて、サイドウォール４５に隣接する領域がエッチングされる。これにより、図４Ｆに示されるように、サイドウォール４５と自己整合的に第１の空洞５１が形成される。但し、図の右側（ＸＺ面）に示されるように、拡散層６０が形成される領域（以下、拡散層形成領域と参照される）は残されている。本実施の形態においては、第１の空洞５１は、その基板表面Ｓからの深さＤが、ゲート電極４０の基板表面Ｓからの深さＷよりも大きくなるように形成されている。
【００４２】
次に、図４Ｇに示されるように、エッチバックプロセスによって、第１の空洞５１の側壁に保護膜５５が形成される。保護膜５５は、酸化膜あるいは窒化膜である。
【００４３】
次に、基板１０に対する等方性エッチングが行われ、空洞が更に下方へ拡張される。これにより、図４Ｈに示されるように、第１の空洞５１につながる第２の空洞５２が形成される。ここで、前工程で形成された保護膜５５は、等方性エッチングによって第１の空洞５１の側壁が崩れることを防止している。第２の空洞５２は、ゲート電極４０の下方においては（ＹＺ面）、ＳＴＩ２０に達しないように形成される。これにより、上述の経路９０が確保され、基板浮遊効果が抑制される。また、第２の空洞５２は、拡散層形成領域の下方においては、ＳＴＩ２０に達するように形成される。これにより、拡散層形成領域が、下方の基板から分離される。
【００４４】
次に、図４Ｉに示されるように、第１の空洞５１に隣接するチャネル領域以外の領域（拡散層形成領域）に、イオン注入によって拡散層６０が形成される。その後、拡散層６０上部及びゲート電極４０上部がシリサイド化され、ショットキー接合が形成されてもよい。本実施の形態で示されたように、第２の空洞５２が形成された後、分離した拡散層形成領域の全体にわたって不純物イオンが注入されると好適である。これにより、形成された拡散層６０の下方に余計な基板１０が残ることが防止される。従って、ＳＥＲの発生がより低減される。
【００４５】
次に、図４Ｊに示されるように、層間絶縁膜８０が全面に堆積される。ここで、空洞５０内部に膜が付着しないように、カバレッジの悪い膜が層間絶縁膜８０として堆積される。
【００４６】
以上に示された工程の組み合わせにより、本発明に係る電界効果トランジスタ１が形成される。その電界効果トランジスタ１によれば、ＳＥＲ向上及び面積低減ならびに拡散層のリーク電流低減という効果が得られる。尚、第２の空洞５２は形成されずに、第１の空洞５１だけが形成されてもよい。そのような構造によっても、ＳＥＲの発生はある程度低減される。
【００４７】
（第２の実施の形態）
図５Ａは、本発明の第２の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図５Ａは、既出の図３Ｂに対応する図であり、ＸＺ面における構造を示している。図５Ａにおいて、図３Ｂと同じ構造には同一の符号が付されており、その説明は適宜省略される。また、図５Ｂは、本実施の形態に係る電界効果トランジスタの製造工程の一部を示す断面図である。図５Ｂは、既出の図４Ｉに対応する図である。図５Ｂにおいて、図４Ｉと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００４８】
本実施の形態によれば、第１の空洞５１の側壁に保護膜５５が形成されない。拡散層６０の底面だけでなくその側壁も、空洞５０に露出する。これにより、ソース−ドレイン間の誘電体の量が減少する。従って、カップリング容量が減少し、素子が高速化されると同時に、相互干渉が低減されるという効果が得られる。当然、第１の実施の形態と同様に、ＳＥＲの抑制及び面積の縮小といった効果も得られる。
【００４９】
（第３の実施の形態）
図６Ａは、本発明の第３の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図６Ａは、既出の図３Ｂに対応する図であり、ＸＺ面における構造を示している。図６Ａにおいて、図３Ｂと同じ構造には同一の符号が付されており、その説明は適宜省略される。また、図６Ｂは、本実施の形態に係る電界効果トランジスタの製造工程の一部を示す断面図である。図６Ｂは、既出の図４Ｉに対応する図である。図６Ｂにおいて、図４Ｉと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００５０】
本実施の形態によれば、拡散層６０の底面は、第２の空洞５２まで達していない。つまり、拡散層６０は、空洞５０とＳＴＩ２０と層間絶縁膜８０に囲まれた領域の一部だけに形成されている。そのため、図６Ｂに示されるイオン注入工程において、注入イオンのエネルギーが調整されればよい。あるいは、第１の空洞５１が形成された後、第２の空洞５２が形成されるまでに、拡散層６０が形成されてもよい。この場合、第２の空洞５２の底面にイオンが注入されることが防止される。このような構造によっても、第１の実施の形態と同様に、ＳＥＲは大幅に抑制される。また、電界効果トランジスタ１の面積が縮小される。更に、イオン注入エネルギーを調整することにより、電界効果トランジスタ１の深さ方向のサイズ（Ｗ寸法）の微調整が可能となる。
【００５１】
（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図７は、既出の図３Ａに対応する図であり、ＹＺ面における構造を示している。図７において、図３Ａと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００５２】
図７に示されるように、本実施の形態においては、ゲート電極４０は、第１の空洞５１よりも深く形成されている。つまり、ゲート電極４０の底面は、第１の空洞５１の底面５１ｓよりも深い位置にある。第１の空洞５１の基板表面Ｓからの深さＤは、ゲート幅Ｗと等しいかこれよりも小さい（Ｄ＝、＜Ｗ）。この場合、第２の空洞５２は、ゲート絶縁膜３０に達するように形成されている。よって、拡散層６０及びチャネル領域７０は電気を完全に絶縁する空洞５０によって下方の基板から完全に分離される。これにより、放射線の入射によって基板１０に発生する電子または正孔が拡散層６０およびチャネル領域７０に入り込むことは一切ないため、ソフトエラーをほぼ完全に防止できる。従って、ＳＥＲが極めて有効に低減される。尚、本実施の形態においては、ゲート電極４０が、第２の空洞５２を形成するときに、ダメージを受けることのないように、ゲート絶縁膜３０がエッチング保護膜となるような、たとえば、Ｈｉｇｈ−Ｋ絶縁膜などの高誘電率材料の絶縁膜をゲート電極４０の周囲に用いることが望ましい。さらに、拡散層６０が基板１０と完全に電気絶縁されているため、サイリスタも構成されないため、ラッチアップの発生も抑止できる。このことは、ウェルを階層化してラッチアップ耐性を高くする等の、複雑な製造工程を不要とする。また、本実施の形態に係る製造方法は、第１の実施の形態で示された製造方法と同様である。
【００５３】
（第５の実施の形態）
本発明によれば、ゲート絶縁膜３０とゲート電極４０と拡散層６０は、基板１０の表面に平行なＸＹ面において第１の空洞５１を囲むように形成される。そのレイアウトは様々であり、図２に示されたものに限られない。図８Ａ〜図８Ｄは、図２に対応した平面図であり、ＸＹ面における各領域の配置の例を示している。図８Ａ〜図８Ｄにおいて、チャネル領域７０は、第１の空洞５１の側面（Ｙ方向）に位置している。チャネル領域７０から更にＹ方向には、ゲート絶縁膜３０を介してゲート電極４０が形成されている。
【００５４】
図８Ａにおいて、拡散層６０（ソース／ドレイン）は、空洞５１の三辺に沿ってチャネル領域７０を挟むように形成されている。且つ、拡散層６０は、第１の空洞５１のＸ方向とＹ方向に位置している。図２に示されたレイアウトと比較して、拡散層６０の面積が縮小され、第１の空洞５１がＸ方向に拡張されている。これにより、デバイスの面積を縮小することが可能となる。
【００５５】
図８Ｂにおいては、ゲート電極４０だけでなく拡散層６０も、第１の空洞５１からＹ方向に位置している。拡散層６０は、第１の空洞５１に接しているが、ゲート電極４０は、第１の空洞５１から離れて形成されている。ゲート電極４０（ゲート絶縁膜３０）と第１の空洞５１との間にチャネル領域７０が形成される。拡散層６０であるソース／ドレインは、そのチャネル領域７０をＸ方向に沿って挟むように形成され、それらソース／ドレイン及びチャネル領域７０は、第１の空洞５１の同一の側面に沿って形成されている。且つ、ソース／ドレインは、ゲート電極４０の周囲にも延びている。つまり、ソース／ドレインは、ゲート電極４０をＸ方向に沿って挟むように形成され、ゲート電極４０は、ソース及びドレインの間に位置している。この場合、拡散層６０がゲート電極４０の両脇まで延びているので、拡散層用のコンタクトを形成することが容易になる。また、拡散層６０やチャネル領域７０と第１の空洞５１との間に、保護膜５５が介在してもよい。
【００５６】
図８Ｃにおいても、拡散層６０とチャネル領域７０は第１の空洞５１の同じ側面に沿って形成されている。また、ゲート電極４０及び拡散層６０が、第１の空洞５１からＹ方向に位置している。拡散層６０は、第１の空洞５１に接しているが、ゲート電極４０は、第１の空洞５１から離れて形成されている。ゲート電極４０（ゲート絶縁膜３０）と第１の空洞５１との間にチャネル領域７０が形成される。ソース／ドレインは、そのチャネル領域７０をＸ方向に沿って挟むように形成されている。但し、拡散層６０は、ゲート電極４０の両脇まで延びていない。この場合、ゲート電極４０、第１の空洞５１、及び拡散層６０の全てが矩形であるので、複雑なマスクデータを作成する必要がなくなる。よって、製造が容易になる。第１の空洞５１の１側面あたり電界効果トランジスタを少なくとも１個形成することができるので、空洞を多数の電界効果トランジスタで共有でき、トランジスタ面積を縮小できる。また、チャネル領域７０の上面にサブストレート電位を接続することにより、図７に例示した第４の実施形態において、基板浮遊効果を全く生じない利点も有する。
【００５７】
図８Ｄにおいても、ゲート電極４０及び拡散層６０が、第１の空洞５１からＹ方向に位置している。且つ、拡散層６０（ソース／ドレイン）は、Ｘ方向に沿って第１の空洞５１を挟むように形成されている。拡散層６０は、第１の空洞５１に接しているが、ゲート電極４０は、第１の空洞５１から離れて形成されている。図８Ｄにおいて、拡散層６０は、２辺において第１の空洞５１に接している。また、チャネル領域７０のＹ方向の長さをチャネルとして最低限必要な長さとなるように薄くしている。これによって、チャネルが形成されないＳｉ領域で発生する正孔、電子の発生確率を低減し、ソフトエラーレートを改善することができる。
【００５８】
また、上述の通り、本発明によれば、ゲート幅Ｗは深さ方向（Ｚ方向）の幅である。従って、ＸＹ面における拡散層６０の面積を可能な限り小さくすることが可能となる。例えば図８Ｄに示された拡散層６０の幅Ｔは、必要最小限でよい。例えば、ＸＹ面における拡散層６０の幅Ｔは、チャネル幅程度に設定される。これにより、電界効果トランジスタ１の面積、すなわち半導体装置の面積が縮小される。
【００５９】
（第６の実施の形態）
図９は、本発明に係る電界効果トランジスタ（ＦＥＴ）が複数配置された例を示す平面図である。図９に示された例においては、２つのＦＥＴ（第１ＦＥＴ、第２ＦＥＴ）が、ゲート電極４０を挟んで対向するように配置されている。つまり、１個のゲート電極４０が、第１ＦＥＴ及び第２ＦＥＴによって共通に用いられている。このような配置は、本発明に係るゲート電極４０が「埋め込みゲート構造」を有しているからこそ可能な配置である。尚、各々のＦＥＴは、上述の実施の形態と同様の構造を有しており、その説明は省略される。
【００６０】
（第７の実施の形態）
図１０は、本発明の第７の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図１０は、既出の図３Ａに対応する図であり、ＹＺ面における構造を示している。図１０において、図３Ａと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００６１】
本実施の形態によれば、上述の経路９０に対応する領域に、再結合中心層（recombination center layer）９５が形成されている。つまり、ゲート電極４０の下方であって、第２の空洞５２とＳＴＩ２０の間の領域に、再結合中心層９５が形成されている。この再結合中心層９５は、不純物イオンの注入により微小欠陥を生成することによって形成される。この微小欠陥が、再結合中心として働くため、放射線照射によって発生した少数キャリアの再結合が促進される（特許文献１参照）。従って、キャリアのライフタイムが短くなる。すなわち、ソフトエラーの発生が更に抑制され、ＳＥＲが更に向上する。
【００６２】
（第８の実施の形態）
上述の第１〜第７の実施の形態で示された電界効果トランジスタ１を用いることにより、様々な半導体装置が作製される。図１１は、本発明に係る半導体装置の構造を示す平面図（ＸＹ面）である。この半導体装置１００は、上述の電界効果トランジスタ（以下、ＦＥＴと参照される）１を複数備えている。この半導体装置１００は、例えばゲートアレイや論理回路である。
【００６３】
図１１において、ＦＥＴ１ａは、ゲート電極４０ａ、拡散層６０ａ、６０ａｂ、及び第１の空洞５１ａを有している。ＦＥＴ１ｂは、ゲート電極４０ｂ、拡散層６０ａｂ、６０ｂｄ、及び第１の空洞５１ｂｄを有している。ＦＥＴ１ｃは、ゲート電極４０ｃ、拡散層６０ｃ、６０ｃｄ、及び第１の空洞５１ｃを有している。ＦＥＴ１ｄは、ゲート電極４０ｄ、拡散層６０ｂｄ、６０ｃｄ、及び第１の空洞５１ｂｄを有している。ＦＥＴ１ａ及びＦＥＴ１ｂにおいて拡散層６０ａｂは共通化されている。また、ＦＥＴ１ｃ及びＦＥＴ１ｄにおいて拡散層６０ｃｄは共通化されている。更に、ＦＥＴ１ｂ及びＦＥＴ１ｄにおいて空洞５１は共通化されている。
【００６４】
これら複数のＦＥＴ１ａ〜１ｄは、異なるゲート幅Ｗを有することができる。ゲート電極用トレンチ２８の深さを変えることによって、様々なゲート幅Ｗを有する複数のＦＥＴ１ａ〜１ｄを備えた半導体装置１００を製造することが可能である。
【００６５】
また、複数のＦＥＴ１ａ〜１ｄは、同一のゲート幅Ｗを有していてもよい。この時、例えば、ＦＥＴ１ａの拡散層６０ａ（ソース）と、ＦＥＴ１ｂの拡散層６０ｂｄ（ソース）が、共通の電源に接続される。また、共通の拡散層６０ａｂは、ドレインになる。これにより、ＦＥＴ１ａとＦＥＴ１ｂの「並列接続」が実現される。これは、“２Ｗ”のゲート幅を有する電界効果トランジスタに相当する。このように、設計者は、所望の回路に応じて自由に接続を行うことができる。
【００６６】
更に、例えば、ＦＥＴ１ａの拡散層６０ａ（ソース）と、ＦＥＴ１ｂの拡散層６０ｂｄ（ソース）は、別々のノードに接続されてもよい。共通の拡散層６０ａｂは、ドレインである。これにより、ＦＥＴ１ａとＦＥＴ１ｂの「直列接続」が実現される。よって、自由に直列接続、並列接続、あるいはそれらの組み合わせ接続が可能である。
【００６７】
また、図１２は、半導体装置１００の他の例を示している。図１２において、拡散層６０ｂｄと拡散層６０ｃｄを接続するブリッジ形状の拡散層６２が、素子分離領域の上層に形成されている。このように、ブリッジ形状の拡散層６２を形成することにより、異なる拡散層間を自由に接続することが可能である。ブリッジ形状の拡散層６２の上層を更に絶縁化することによって、更に他の上部配線を交差させたり、積み重ねたりすることも可能である。
【００６８】
以上に説明されたように、本発明によれば、ＳＥＲが低減された半導体装置が得られる。また、動作速度が向上した半導体装置が得られる。また、リーク電流低減による低消費電力の半導体装置が得られる。また、その半導体装置の面積を縮小することが可能である。
【００６９】
（第９の実施の形態）
上述の第１〜第７の実施の形態で示された電界効果トランジスタ１を用いることにより、様々な半導体記憶装置（メモリ）が作製される。
【００７０】
図１３は、本発明に係る６つのトランジスタで１セルを構成するＳＲＡＭ（Static Random Access Memory）１５０の配線を示す上面図である。このＳＲＡＭ１５０において、１つのメモリセルは４個のＮＭＯＳ１５１と２個のＰＭＯＳ１５２を有している。ＮＭＯＳ１５１及びＰＭＯＳ１５２として、既出の実施の形態で示された電界効果トランジスタ１が用いられている。すなわち、ＮＭＯＳ１５１及びＰＭＯＳ１５２の各々は、埋め込み構造を有するゲート電極４０と空洞５０を有している。図１３に示されるように、拡散層６０として、ＮＭＯＳ１５１に関してはＮ型拡散層１５３が、ＰＭＯＳ１５２に関してはＰ型拡散層１５４が形成されている。また、コンタクト１５５が所定の位置に形成されている。
【００７１】
それぞれのＭＯＳトランジスタのゲート、ソース及びドレインは、ＳＲＡＭの周知の接続関係を保つように接続されている。但し、ゲート電極４０が基板に埋め込まれ、また、素子領域には空洞５０が形成されているので、ビット線１７０につながる２個の選択用ＮＭＯＳ１５１のゲート電極４０として、共通のゲート電極４０（ワード線）を用いることはできない。そのため、本実施の形態によれば、図１３に示されるように、ワード線１６０は上層に形成され、２個の選択用ＮＭＯＳ１５１のゲート電極４０は、そのワード線１６０にコンタクト１５５を介して接続される。このようなＮＭＯＳ１５１、ＰＭＯＳ１５２及び配線により、ＳＥＲが低減され、面積が縮小されたＳＲＡＭが実現される。
【００７２】
また、図１４は、本発明に係るＤＲＡＭ（Dynamic Random Access Memory）２００の構造を示す断面図である。図１４は、既出の図３Ｂに対応する図であり、ＸＺ面における構造を示している。図１４において、図３Ｂと同じ構造には同一の符号が付されており、その説明は適宜省略される。このＤＲＡＭ２００のメモリセルは、本発明に係る電界効果トランジスタ１を含んでいる。一方の拡散層６０には、コンタクト２１０を介して容量素子２２０が接続されている。容量素子２２０は、下部電極２２１、上部電極２２２、及びそれらに挟まれた誘電体膜２２３を備えている。また、他方の拡散層６０には、コンタクト２３０を介してビット線２４０が接続される。このような構造を有する複数のメモリセルがアレイ状に配置されることにより、ＳＥＲが低減され、面積が縮小されたＤＲＡＭが実現される。
【００７３】
また、図１５Ａ及び図１５Ｂは、本発明に係る不揮発性半導体記憶装置（例えば、フラッシュメモリ）の構造を示す断面図である。図１５Ａ及び図１５Ｂは、既出の図３Ａに対応する図であり、ＹＺ面における構造を示している。図１５Ａ及び図１５Ｂにおいて、図３Ａと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００７４】
この不揮発性半導体記憶装置３００によれば、ゲート電極４０は、スタック構造を有している。具体的には、不揮発性半導体記憶装置３００は、積層された浮遊ゲート３２０及び制御ゲート３４０を備えており、それら浮遊ゲート３２０と制御ゲート３４０の間にはゲート絶縁膜３３０が介在している。また、この不揮発性半導体記憶装置３００によれば、上述の実施の形態におけるゲート絶縁膜３０は、トンネル絶縁膜３５０である。このような構造によって不揮発性のメモリセル３１０が構成されている。
【００７５】
図１５Ａでは、浮遊ゲート３２０が、基板表面Ｓから下方に埋め込まれている。ゲート絶縁膜３３０は、ほぼ基板表面Ｓに一致して形成されている。制御ゲート３４０は、基板表面Ｓから上方に突出している。また、図１５Ｂでは、浮遊ゲート３２０だけでなく、制御ゲート３４０の一部が、基板表面Ｓから下に埋め込まれている。これにより、ＳＥＲが低減され、面積が縮小された不揮発性半導体記憶装置が実現される。
【００７６】
以上に説明されたように、本発明によれば、ＳＥＲが低減された半導体記憶装置が得られる。また、動作速度が向上した半導体記憶装置が得られる。また、リーク電流低減による低消費電力の半導体記憶装置が得られる。また、その半導体記憶装置の面積を縮小することが可能である。
【図面の簡単な説明】
【００７７】
【図１】図１は、本発明に係る電界効果トランジスタの構造を示す全体図である。
【図２】図２は、本発明に係る電界効果トランジスタの構造を示す平面図である。
【図３Ａ】図３Ａは、図２における線Ａ−Ａ’に沿った構造を示す断面図である。
【図３Ｂ】図３Ｂは、図２における線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図４Ａ】図４Ａは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｂ】図４Ｂは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｃ】図４Ｃは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｄ】図４Ｄは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｅ】図４Ｅは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｆ】図４Ｆは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｇ】図４Ｇは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｈ】図４Ｈは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｉ】図４Ｉは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｊ】図４Ｊは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図５Ａ】図５Ａは、本発明の第２の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の第２の実施の形態に係る電界効果トランジスタを製造する工程の一部を示す断面図である。
【図６Ａ】図６Ａは、本発明の第３の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図６Ｂ】図６Ｂは、本発明の第３の実施の形態に係る電界効果トランジスタを製造する工程の一部を示す断面図である。
【図７】図７は、本発明の第４の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図８Ａ】図８Ａは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の例を示す平面図である。
【図８Ｂ】図８Ｂは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の他の例を示す平面図である。
【図８Ｃ】図８Ｃは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の更に他の例を示す平面図である。
【図８Ｄ】図８Ｄは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の更に他の例を示す平面図である。
【図９】図９は、本発明の第６の実施の形態に係る電界効果トランジスタの構造を示す平面図である。
【図１０】図１０は、本発明の第７の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図１１】図１１は、本発明の第８の実施の形態に係る半導体装置の構造を示す平面図である。
【図１２】図１２は、本発明の第８の実施の形態に係る半導体装置の他の構造を示す平面図である。
【図１３】図１３は、本発明に係るＳＲＡＭの構造を示す上面図である。
【図１４】図１４は、本発明に係るＤＲＡＭの構造を示す断面図である。
【図１５Ａ】図１５Ａは、本発明に係る不揮発性メモリの構造を示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明に係る不揮発性メモリの他の構造を示す断面図である。
【符号の説明】
【００７８】
１ 電界効果トランジスタ
１０ 基板
２０ ＳＴＩ
２１ 熱酸化膜
２２ 埋め込み絶縁膜
２５ 窒化膜
２８ ゲート電極用トレンチ
３０ ゲート絶縁膜
４０ ゲート電極
４５ サイドウォール
５０ 空洞
５１ 第１の空洞
５２ 第２の空洞
５５ 保護膜
６０ 拡散層
６１ 拡散層
６２ ブリッジ状拡散層
７０ チャネル領域
８０ 層間絶縁膜
９０ 経路
９５ 再結合中心層
１００ 半導体装置
１５０ ＳＲＡＭ
１５１ ＮＭＯＳ
１５２ ＰＭＯＳ
１５３ Ｎ型拡散層
１５４ Ｐ型拡散層
１５５ コンタクト
１６０ ワード線
１７０ ビット線
２００ ＤＲＡＭ
２１０ コンタクト
２２０ 容量素子
２２１ 下部電極
２２２ 上部電極
２２３ 誘電体膜
２３０ コンタクト
２４０ ビット線
３００ 不揮発性メモリ
３１０ メモリセル
３２０ フローティングゲート
３３０ ゲート絶縁膜
３４０ コントロールゲート
３５０ トンネル絶縁膜
【技術分野】
【０００１】
本発明は、トランジスタ技術に関する。特に、本発明は、電界効果トランジスタとその製造方法、及びそれを用いた半導体装置及び半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置に放射線（宇宙線、熱中性子、α線等）が入射すると、シリコン基板との衝突によって電子・正孔対が生成される。発生した電子・正孔が拡散層で収集されると、ノードの電位が変化する原因となる。電荷収集メカニズムのうち、ノードの電位変化に最も寄与するのは、ドレイン領域直下のファネリングによるものである。ノードの電位変化によりメモリセルデータが書き換えられる現象は、「ソフトエラー」と呼ばれている。特に、最近デバイスの微細化が進んでおり、この放射線に起因する電子・正孔の影響は顕著になってきている。
【０００３】
特許文献１には、シングルイベントアップセット（ソフトエラー）耐性を強化することを目的とした技術が開示されている。この特許文献１に開示された半導体装置によれば、ソース領域及びドレイン領域下部のドレイン空乏層直下の領域に、高密度欠陥層が形成されている。この高密度欠陥層は、再結合中心として働き、少数キャリアの再結合を促進する。
【０００４】
また、一般的な技術として、特許文献２及び特許文献３には、縦型電界効果トランジスタが開示されている。縦型電界効果トランジスタにおいては、キャリアの移動方向（導通方向）は基板表面に対して垂直である。
【０００５】
非特許文献１には、パフォーマンスの向上を目的としたＳＯＮ（Silicon on Nothing）−ＭＯＳトランジスタが開示されている。このＳＯＮ−ＭＯＳトランジスタは、ＥＳＳ（Empty Space in Silicon）技術に基づいて製造される。この文献に記載されたＳＯＮ−ＭＯＳトランジスタにおいては、基板上にゲート電極が形成され、チャネル領域の下方にＥＳＳ構造が形成されている。
【０００６】
【特許文献１】特開２０００−１２５４７号公報
【特許文献２】特開平５−１９８８１７号公報
【特許文献３】特開２００２−２６２７９号公報
【非特許文献１】T. Sato et al., "SON (Silicon on Nothing) MOSFET using ESS (Empty Space in Silicon) technique for SoC applications", IEEE, IEDM 01-809, 37.1.1-37.1.4, 2001.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
基板に入射した放射線によって電子・正孔対が生成され、ソフトエラーが発生していた。よって、ソフトエラーレート（SER: Soft Error Rate）を向上させることができる技術が望まれている。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明に係る電界効果トランジスタ（１）は、基板（１０）に埋め込まれたゲート電極（４０）と、基板（１０）中に空洞（５０）として形成された空洞形成領域と、基板（１０）中に拡散層（６０）として空洞形成領域と接触するように形成された拡散領域とを有する。より具体的には、本発明に係る電界効果トランジスタ（１）は、第１の空洞（５１）を有する基板（１０）を備える。チャネル領域（７０）は、第１の空洞（５１）の側面に位置し、基板（１０）の表面に対して略垂直に形成される。そのため、ゲート電極（４０）は、基板（１０）中に埋め込まれ、上記チャネル領域（７０）の側面にゲート絶縁膜（３０）を介して形成される。拡散層（６０）は、基板（１０）中において、チャネル領域（７０）に接続するように形成される。すなわち、ゲート電極（４０）及び拡散層（６０）は、基板（１０）の表面に平行な面（ＸＹ）において、第１の空洞（５１）の側面を囲むように形成される。
【００１０】
このような構造によって、ＳＥＲを誘発する電子・正孔対の発生源となる基板が、チャネル領域（７０）周辺からほぼ排除される。電子・正孔対の発生源が、拡散層（６０）やチャネル領域（７０）からほぼ完全に分離される。従って、ＳＥＲの発生が大幅に抑制され、ＳＥＲの向上が実現される。特に、最近デバイスの微細化が進んでおり、本発明に係る技術は優れた効果を奏する。
【００１１】
また、チャネル領域（７０）は、基板（１０）に対して略垂直に形成される。この時、ゲート幅Ｗは、基板（１０）に垂直な方向（深さ方向Ｚ）の長さとなる。従って、上から見た拡散層（６０）及びゲート電極（４０）等の面積を、必要最低限まで小さくすることが可能となる。よって、デバイスの面積が縮小する。
【発明の効果】
【００１２】
本発明に係る電界効果トランジスタ及び半導体装置によれば、ＳＥＲ耐性が向上する。また、デバイス面積を縮小することが可能となる。
【発明を実施するための最良の形態】
【００１３】
添付図面を参照して、本発明による電界効果トランジスタとその製造方法、及び半導体装置を説明する。
【００１４】
（第１の実施の形態）
（構造）
図１は、本実施の形態に係る電界効果トランジスタの構造を示す全体図である。図１において、基板１０の表面に対して垂直な方向（あるいは深さ方向）がＺ方向として定義される。また、Ｚ方向に直角であり、且つ、互いに直角な２方向が、Ｘ方向及びＹ方向として定義される。つまり、基板１０の表面に平行な面は、ＸＹ面として表される。
【００１５】
図１において、基板１０には、素子領域を分離する素子分離構造として、ＳＴＩ２０が形成されている。このＳＴＩ２０に囲まれた素子領域に、電界効果トランジスタ１が形成されている。この電界効果トランジスタ１は、ゲート絶縁膜３０、ゲート電極４０、拡散層（ソース、ドレイン）６０を有している。
【００１６】
本発明において、ゲート絶縁膜３０とゲート電極４０の少なくとも一部は、基板１０に埋め込まれており、少なくとも拡散層６０と同じ深さに達するように形成されている。また、ゲート絶縁膜３０及びゲート電極４０は、拡散層６０からＹ方向に位置している。このような構造により、チャネルが形成されるチャネル領域７０は、基板１０の表面に対して略垂直なＸＺ面に形成される。また、導電方向（キャリアの移動方向）は、基板１０の表面に対して略平行なＸ方向に沿うようになる。逆に言えば、チャネル領域７０がこのように形成されるように、ゲート電極４０、ゲート絶縁膜３０、及び拡散層６０が配置されている。この時、ゲート幅Ｗは、基板１０の表面に平行なＹ方向ではなく、基板１０に垂直なゲート電極４０のＺ方向の深さとして定義される。ゲート長Ｌは、ゲート電極４０のＸ方向の長さとして定義される。
【００１７】
また、本発明において、素子領域に対応した基板１０には、空洞５０が形成されている。この空洞５０は、第１の空洞５１と第２の空洞５２を含んでいる。第１の空洞５１は、拡散層６０に挟まれるように、また、基板１０の表面に達するように形成されている。第２の空洞５２は、第１の空洞５１とつながり、拡散層６０の下端に接触するように形成されている。
【００１８】
図２は、電界効果トランジスタ１の構造を示す平面図であり、基板１０の表面に平行なＸＹ面におけるＳＴＩ２０、ゲート絶縁膜３０、ゲート電極４０、第１の空洞５１、拡散層６０、及びチャネル領域７０の配置を示している。本発明によれば、ゲート絶縁膜３０とゲート電極４０と拡散層６０は、ＸＹ面において第１の空洞５１を囲むように形成されている。例えば、図２において、ゲート絶縁膜３０とゲート電極４０と拡散層６０は、ＸＹ面において第１の空洞５１をコの字型に囲むように形成されている。
【００１９】
より詳細には、チャネル領域７０は、第１の空洞５１の側面（Ｙ方向）に位置している。チャネル領域７０から更にＹ方向には、ゲート絶縁膜３０を介してゲート電極４０が形成されている。このように、ゲート電極４０は、第１の空洞５１から離れて形成されている。チャネル領域７０は、基板１０の表面に平行なＸＹ面において、ゲート絶縁膜３０と第１の空洞５１に挟まれている。尚、図２においては、ゲート絶縁膜３０は、ゲート電極４０の全側面を囲むように形成されている。
【００２０】
一方、拡散層６０は、第１の空洞５１の側面（Ｘ方向）に位置している。ここで、拡散層６０は、第１の空洞５１に隣接して形成されることが好ましい。電荷を保持する拡散層６０が基板１０に接触していないので、基板１０で発生した正孔または電子が拡散層に到達できず、ファネリングも発生しないので、ソフトエラーが大幅に減少する。また、拡散層６０は、ＳＴＩ２０に隣接するように形成されている。尚、ＳＴＩ２０に放射線が入射し、正孔電子対が発生しても、絶縁膜のバンドギャップを越えることはない。図２において、２つの拡散層６０のうち一方がソースであり他方がドレインである。つまり、第１の空洞５１は、ソース／ドレインに挟まれている。逆に言えば、ソース／ドレインは、Ｘ方向に沿って第１の空洞５１を挟むように形成されている。このように形成されたソース／ドレインが、チャネル領域７０に接続している。本実施の形態によれば、チャネル領域７０に接しているドレインとソース間のＸ方向の間隔Ｌがチャネル長として定義される。
【００２１】
以下、本実施の形態に係る電界効果トランジスタ１の構造を更に詳しく説明する。図３Ａは、図２における線Ａ−Ａ’に沿った構造を示す断面図であり、電界効果トランジスタ１のＹＺ面における構造を示している。また、図３Ｂは、図２における線Ｂ−Ｂ’に沿った構造を示す断面図であり、電界効果トランジスタ１のＸＺ面における構造を示している。
【００２２】
図３Ａに示されるように、ＳＴＩ２０で区切られた素子領域に、ゲート電極４０が形成されている。このゲート電極４０は「埋め込みゲート構造」を有している。すなわち、ゲート電極４０の一部は、基板１０に埋め込まれており、基板表面Ｓよりも下方に達している。本実施の形態によれば、このゲート電極４０の深さ、すなわち、基板表面Ｓからゲート電極４０の底面４０ｓまでの長さが、ゲート幅Ｗとして定義される。
【００２３】
また、図３Ａにおいて、ゲート電極４０は基板表面Ｓから（−Ｚ方向に）突出するように形成されている。そして、ゲート電極４０の突出した部分は、サイドウォール４５によって囲まれている。ゲート電極４０は、必ずしも基板表面Ｓから上方に突出してなくてもよい。しかしながら、後述されるように、サイドウォール４５が形成されることによって、空洞５０の形成、及びチャネル領域７０の確保が容易になる。従って、ゲート電極４０の一部のみが基板１０に埋め込まれ、突出した部分の側面にサイドウォール４５が形成されることが好適である。
【００２４】
ゲート絶縁膜３０は、ゲート電極４０の側面及び底面を覆うように形成されている。チャネル領域７０は、このゲート絶縁膜３０を介してゲート電極４０の側面（−Ｙ方向）に形成される。また、チャネル領域７０は、サイドウォール４５の下方に位置する。
【００２５】
更に、素子領域にあたる基板１０には、空洞５０が形成されている。この空洞５０は、第１の空洞５１と第２の空洞５２を含んでいる。第１の空洞５１は、基板表面Ｓからほぼ垂直下方（Ｚ方向）に形成されている。また、第１の空洞５１の側面には保護膜５５が形成されている。第１の空洞５１（保護膜５５）とゲート電極４０（ゲート絶縁膜３３）の間に、チャネル領域７０が形成される。一方、第２の空洞５２は、第１の空洞５１の底面５１ｓから更に下方へ延びるように形成されている。
【００２６】
図３Ａに示されるように、本実施の形態においては、第１の空洞５１は、ゲート電極４０よりも深く形成されている。つまり、第１の空洞５１の底面５１ｓは、ゲート電極４０の底面４０ｓよりも深い位置にある。第１の空洞５１の基板表面Ｓからの深さＤは、ゲート幅Ｗよりも大きい（Ｄ＞Ｗ）。第１の空洞５１は、エッチングによりほぼ垂直方向に沿って形成されるため、この深さＤの制御は容易である。また、図３Ａに示されるように、第２の空洞５２は、ゲート電極４０の下方において、ＳＴＩ２０に達しないように形成されている。これにより、第２の空洞５２とＳＴＩ２０との間の基板１０に経路９０が確保される。つまり、以上に示された構造によって、チャネル領域７０が下方の基板から完全に分離されることなく、キャリアが抜けることができる経路９０が確保される。チャネル領域７０と下方の基板は導通する。従って、基板浮遊効果（floating body effect）が防止されるという副次的効果が期待できる。しかし、ＳＥＲ対策をより完全にするためには、極力、チャネル領域７０と拡散層６０との接触面積を小さくすることが有効であるため、第１の空洞５１が、ゲート幅Ｗと等しいか、またはそれより浅く形成されても構わない。ただし、その場合には、ゲート電極４０が、第２の空洞５２を形成するときに、ダメージを受けることのないように、ゲート絶縁膜３０がエッチング保護膜となるような、たとえば、Ｈｉｇｈ−Ｋ絶縁膜などの高誘電率材料の絶縁膜をゲート電極４０の周囲に用いることが望ましい。
【００２７】
基板表面Ｓの全面には、層間絶縁膜８０が形成されている。
【００２８】
また、図３Ｂに示されるように、拡散層６０（ソース／ドレイン）が第１の空洞５１に隣接して形成されている。ここで、ソース及びドレインは、ほぼ同じ深さに形成されている。すなわち、本実施の形態に係る電界効果トランジスタ１は、縦型ＭＯＳトランジスタではない。キャリアの移動方向（導電方向）は、Ｘ方向である。ソース及びドレインは、基板表面Ｓに垂直な方向（Ｚ方向）に延びる第１の空洞を挟むように形成されている。
【００２９】
図３Ｂにおいて、第２の空洞５２は、拡散層６０の下端と接触するように形成されている。また、第２の空洞５２は、拡散層６０の下方において、ＳＴＩ２０に達するように形成されている。よって、拡散層６０の下方において、チャネル領域７０と、下方の基板とは完全に分離される。これにより、ＳＥＲを誘発する電子・正孔対の発生源となる基板１０中の領域が、チャネル領域７０周辺からほぼ排除される。従って、ＳＥＲの発生が大幅に抑制され、ＳＥＲの向上が実現される。尚、本実施の形態によれば、ＳＴＩ２０の最外壁には、熱酸化膜２１が形成されている。その理由は以下の通りである。一般的に素子分離構造は、ＣＶＤ法を用いてトレンチ内を膜で埋めることによって形成される。単なる蒸着膜と周辺基板との密着性は必ずしも良好ではない。よって、拡散層６０が形成される部分とＳＴＩ２０との密着性を向上させるために、ＳＴＩ２０の最外壁には、熱酸化膜２１が形成されている。これにより、拡散層６０の形成される部分が、空洞５０内へ落下することが防止される。
【００３０】
また、拡散層６０とゲート電極４０の上部はシリサイド化されていてもよい。つまり、拡散層６０とゲート電極４０の上部にショットキー接合が形成されていてもよい。これによっても、基板電位を固定することが出来、基板浮遊効果を抑制することができる。
【００３１】
以上に説明された電界効果トランジスタ１の動作は、次の通りである。この電界効果トランジスタ１がＮ型である場合、例えば、ゲート電極４０及びドレインに０．５〜０．８Ｖの電位が印加される。ソース及び基板に０Ｖの電位が印加される。これにより、上述の通り、チャネル領域７０が基板１０の表面に垂直に（ＸＺ面に）形成される。
【００３２】
（効果）
このような構造によって、ＳＥＲを誘発する電子・正孔対の発生源となる基板１０中の領域が、チャネル領域７０周辺からほぼ排除される。電子・正孔対の発生源が、拡散層６０やチャネル領域７０からほぼ完全に分離される。ファネリングによる電荷収集はノードの電位変化に最も寄与するが、本発明によれば、拡散領域の周辺からシリコン基板が排除されている。従って、ＳＥＲの発生が大幅に抑制され、ＳＥＲの向上が実現される。特に、最近デバイスの微細化が進んでおり、本発明に係る技術は優れた効果を奏する。尚、本発明において、第２の空洞５２が形成されずに、第１の空洞５１だけが形成されてもよい。このような構造によっても、ＳＥＲの発生がある程度抑制される。
【００３３】
また、チャネル領域７０は、基板１０の表面に対して略垂直に形成される。ゲート幅Ｗは、深さ方向（Ｚ方向）の幅である。従って、ＸＹ面における（上面から見た）拡散層６０やゲート電極４０の面積を可能な限り小さくすることが可能となる。これにより、電界効果トランジスタ１の面積、すなわち半導体装置の面積が縮小される。
【００３４】
更に、拡散層６０は、空洞５０に隣接して形成される。従って、リーク電流が低減される。また、拡散層容量が低減され、素子のスイッチング動作が高速化される。
【００３５】
（製造方法）
図４Ａ〜図４Ｊは、本発明に係る電界効果トランジスタ１を製造する工程を示している。図４Ａ〜図４Ｊにおいて、左側には図３Ａに対応した断面図（ＹＺ面）が示されており、右側には図３Ｂに対応した断面図（ＸＺ面）が示されている。
【００３６】
まず、図４Ａに示されるように、基板１０中の所定の領域に、素子分離構造としてのＳＴＩ２０が形成される。具体的には、トレンチエッチングの後、熱酸化処理が施され、まず熱酸化膜２１がトレンチの内壁に形成される。その後、ＣＶＤ法によって、埋め込み絶縁膜２２がトレンチ内部に蒸着される。これにより、ＳＴＩ２０が完成する。熱酸化膜２１が形成される理由は、以下の通りである。ＣＶＤ法によって形成される膜は、単なる蒸着膜であり、密着性が低い。上述のように、本発明によれば、ＳＴＩ２０は空洞５０に露出する。また、拡散層６０が形成される部分は、下方の基板から分離され、ＳＴＩ２０に付着している。この拡散層６０が形成される部分も、空洞５０に露出する。よって、拡散層６０あるいはＳＴＩ２０自身が剥がれて空洞５０に落下しないように、ＳＴＩ２０と周辺領域との密着性を高める必要がある。従って、密着性の高い熱酸化膜２１が、素子分離構造の“殻”として形成される。
【００３７】
次に、ＣＶＤ法によって窒化膜２５が全面に堆積される。続いて、所定のマスクを用いて、窒化膜２５と基板１０に対してドライエッチングが行われる。これにより、図４Ｂに示されるように、ＳＴＩ２０の横にトレンチ２８（ゲート電極用トレンチ）が形成される。トレンチ２８の基板表面Ｓからの深さは、ゲート幅Ｗである。
【００３８】
次に、熱酸化処理が行われ、図４Ｃに示されるように、トレンチ２８の内壁にゲート絶縁膜３０が形成される。一般に、窒化膜上には、熱酸化膜があまり形成されない。よって、トレンチ２８内に選択的に熱酸化膜（ゲート絶縁膜３０）または高誘電率膜（窒化膜など）を形成することが可能である。
【００３９】
次に、ＣＶＤ法によってポリシリコン膜が全面に堆積される。続いて、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化が行われる。ここで、窒化膜２５はストッパとして働く。これにより、図４Ｄに示されるように、ゲート電極４０が形成される。窒化膜２５の存在により、ゲート電極４０は基板表面Ｓから突出している。つまり、埋め込みゲート構造が得られる。
【００４０】
次に、窒化膜２５が一度除去された後、別の窒化膜が全面に堆積される。その後、エッチバックが行われる。これにより、図４Ｅに示されるように、基板表面Ｓから突出したゲート電極４０の側面にサイドウォール４５が形成される。このサイドウォール４５は、チャネル領域７０を確保するために好適である。このサイドウォール４５の下方の領域が、チャネル領域７０となる。
【００４１】
次に、レジストマスクを用いて、サイドウォール４５に隣接する領域がエッチングされる。これにより、図４Ｆに示されるように、サイドウォール４５と自己整合的に第１の空洞５１が形成される。但し、図の右側（ＸＺ面）に示されるように、拡散層６０が形成される領域（以下、拡散層形成領域と参照される）は残されている。本実施の形態においては、第１の空洞５１は、その基板表面Ｓからの深さＤが、ゲート電極４０の基板表面Ｓからの深さＷよりも大きくなるように形成されている。
【００４２】
次に、図４Ｇに示されるように、エッチバックプロセスによって、第１の空洞５１の側壁に保護膜５５が形成される。保護膜５５は、酸化膜あるいは窒化膜である。
【００４３】
次に、基板１０に対する等方性エッチングが行われ、空洞が更に下方へ拡張される。これにより、図４Ｈに示されるように、第１の空洞５１につながる第２の空洞５２が形成される。ここで、前工程で形成された保護膜５５は、等方性エッチングによって第１の空洞５１の側壁が崩れることを防止している。第２の空洞５２は、ゲート電極４０の下方においては（ＹＺ面）、ＳＴＩ２０に達しないように形成される。これにより、上述の経路９０が確保され、基板浮遊効果が抑制される。また、第２の空洞５２は、拡散層形成領域の下方においては、ＳＴＩ２０に達するように形成される。これにより、拡散層形成領域が、下方の基板から分離される。
【００４４】
次に、図４Ｉに示されるように、第１の空洞５１に隣接するチャネル領域以外の領域（拡散層形成領域）に、イオン注入によって拡散層６０が形成される。その後、拡散層６０上部及びゲート電極４０上部がシリサイド化され、ショットキー接合が形成されてもよい。本実施の形態で示されたように、第２の空洞５２が形成された後、分離した拡散層形成領域の全体にわたって不純物イオンが注入されると好適である。これにより、形成された拡散層６０の下方に余計な基板１０が残ることが防止される。従って、ＳＥＲの発生がより低減される。
【００４５】
次に、図４Ｊに示されるように、層間絶縁膜８０が全面に堆積される。ここで、空洞５０内部に膜が付着しないように、カバレッジの悪い膜が層間絶縁膜８０として堆積される。
【００４６】
以上に示された工程の組み合わせにより、本発明に係る電界効果トランジスタ１が形成される。その電界効果トランジスタ１によれば、ＳＥＲ向上及び面積低減ならびに拡散層のリーク電流低減という効果が得られる。尚、第２の空洞５２は形成されずに、第１の空洞５１だけが形成されてもよい。そのような構造によっても、ＳＥＲの発生はある程度低減される。
【００４７】
（第２の実施の形態）
図５Ａは、本発明の第２の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図５Ａは、既出の図３Ｂに対応する図であり、ＸＺ面における構造を示している。図５Ａにおいて、図３Ｂと同じ構造には同一の符号が付されており、その説明は適宜省略される。また、図５Ｂは、本実施の形態に係る電界効果トランジスタの製造工程の一部を示す断面図である。図５Ｂは、既出の図４Ｉに対応する図である。図５Ｂにおいて、図４Ｉと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００４８】
本実施の形態によれば、第１の空洞５１の側壁に保護膜５５が形成されない。拡散層６０の底面だけでなくその側壁も、空洞５０に露出する。これにより、ソース−ドレイン間の誘電体の量が減少する。従って、カップリング容量が減少し、素子が高速化されると同時に、相互干渉が低減されるという効果が得られる。当然、第１の実施の形態と同様に、ＳＥＲの抑制及び面積の縮小といった効果も得られる。
【００４９】
（第３の実施の形態）
図６Ａは、本発明の第３の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図６Ａは、既出の図３Ｂに対応する図であり、ＸＺ面における構造を示している。図６Ａにおいて、図３Ｂと同じ構造には同一の符号が付されており、その説明は適宜省略される。また、図６Ｂは、本実施の形態に係る電界効果トランジスタの製造工程の一部を示す断面図である。図６Ｂは、既出の図４Ｉに対応する図である。図６Ｂにおいて、図４Ｉと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００５０】
本実施の形態によれば、拡散層６０の底面は、第２の空洞５２まで達していない。つまり、拡散層６０は、空洞５０とＳＴＩ２０と層間絶縁膜８０に囲まれた領域の一部だけに形成されている。そのため、図６Ｂに示されるイオン注入工程において、注入イオンのエネルギーが調整されればよい。あるいは、第１の空洞５１が形成された後、第２の空洞５２が形成されるまでに、拡散層６０が形成されてもよい。この場合、第２の空洞５２の底面にイオンが注入されることが防止される。このような構造によっても、第１の実施の形態と同様に、ＳＥＲは大幅に抑制される。また、電界効果トランジスタ１の面積が縮小される。更に、イオン注入エネルギーを調整することにより、電界効果トランジスタ１の深さ方向のサイズ（Ｗ寸法）の微調整が可能となる。
【００５１】
（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図７は、既出の図３Ａに対応する図であり、ＹＺ面における構造を示している。図７において、図３Ａと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００５２】
図７に示されるように、本実施の形態においては、ゲート電極４０は、第１の空洞５１よりも深く形成されている。つまり、ゲート電極４０の底面は、第１の空洞５１の底面５１ｓよりも深い位置にある。第１の空洞５１の基板表面Ｓからの深さＤは、ゲート幅Ｗと等しいかこれよりも小さい（Ｄ＝、＜Ｗ）。この場合、第２の空洞５２は、ゲート絶縁膜３０に達するように形成されている。よって、拡散層６０及びチャネル領域７０は電気を完全に絶縁する空洞５０によって下方の基板から完全に分離される。これにより、放射線の入射によって基板１０に発生する電子または正孔が拡散層６０およびチャネル領域７０に入り込むことは一切ないため、ソフトエラーをほぼ完全に防止できる。従って、ＳＥＲが極めて有効に低減される。尚、本実施の形態においては、ゲート電極４０が、第２の空洞５２を形成するときに、ダメージを受けることのないように、ゲート絶縁膜３０がエッチング保護膜となるような、たとえば、Ｈｉｇｈ−Ｋ絶縁膜などの高誘電率材料の絶縁膜をゲート電極４０の周囲に用いることが望ましい。さらに、拡散層６０が基板１０と完全に電気絶縁されているため、サイリスタも構成されないため、ラッチアップの発生も抑止できる。このことは、ウェルを階層化してラッチアップ耐性を高くする等の、複雑な製造工程を不要とする。また、本実施の形態に係る製造方法は、第１の実施の形態で示された製造方法と同様である。
【００５３】
（第５の実施の形態）
本発明によれば、ゲート絶縁膜３０とゲート電極４０と拡散層６０は、基板１０の表面に平行なＸＹ面において第１の空洞５１を囲むように形成される。そのレイアウトは様々であり、図２に示されたものに限られない。図８Ａ〜図８Ｄは、図２に対応した平面図であり、ＸＹ面における各領域の配置の例を示している。図８Ａ〜図８Ｄにおいて、チャネル領域７０は、第１の空洞５１の側面（Ｙ方向）に位置している。チャネル領域７０から更にＹ方向には、ゲート絶縁膜３０を介してゲート電極４０が形成されている。
【００５４】
図８Ａにおいて、拡散層６０（ソース／ドレイン）は、空洞５１の三辺に沿ってチャネル領域７０を挟むように形成されている。且つ、拡散層６０は、第１の空洞５１のＸ方向とＹ方向に位置している。図２に示されたレイアウトと比較して、拡散層６０の面積が縮小され、第１の空洞５１がＸ方向に拡張されている。これにより、デバイスの面積を縮小することが可能となる。
【００５５】
図８Ｂにおいては、ゲート電極４０だけでなく拡散層６０も、第１の空洞５１からＹ方向に位置している。拡散層６０は、第１の空洞５１に接しているが、ゲート電極４０は、第１の空洞５１から離れて形成されている。ゲート電極４０（ゲート絶縁膜３０）と第１の空洞５１との間にチャネル領域７０が形成される。拡散層６０であるソース／ドレインは、そのチャネル領域７０をＸ方向に沿って挟むように形成され、それらソース／ドレイン及びチャネル領域７０は、第１の空洞５１の同一の側面に沿って形成されている。且つ、ソース／ドレインは、ゲート電極４０の周囲にも延びている。つまり、ソース／ドレインは、ゲート電極４０をＸ方向に沿って挟むように形成され、ゲート電極４０は、ソース及びドレインの間に位置している。この場合、拡散層６０がゲート電極４０の両脇まで延びているので、拡散層用のコンタクトを形成することが容易になる。また、拡散層６０やチャネル領域７０と第１の空洞５１との間に、保護膜５５が介在してもよい。
【００５６】
図８Ｃにおいても、拡散層６０とチャネル領域７０は第１の空洞５１の同じ側面に沿って形成されている。また、ゲート電極４０及び拡散層６０が、第１の空洞５１からＹ方向に位置している。拡散層６０は、第１の空洞５１に接しているが、ゲート電極４０は、第１の空洞５１から離れて形成されている。ゲート電極４０（ゲート絶縁膜３０）と第１の空洞５１との間にチャネル領域７０が形成される。ソース／ドレインは、そのチャネル領域７０をＸ方向に沿って挟むように形成されている。但し、拡散層６０は、ゲート電極４０の両脇まで延びていない。この場合、ゲート電極４０、第１の空洞５１、及び拡散層６０の全てが矩形であるので、複雑なマスクデータを作成する必要がなくなる。よって、製造が容易になる。第１の空洞５１の１側面あたり電界効果トランジスタを少なくとも１個形成することができるので、空洞を多数の電界効果トランジスタで共有でき、トランジスタ面積を縮小できる。また、チャネル領域７０の上面にサブストレート電位を接続することにより、図７に例示した第４の実施形態において、基板浮遊効果を全く生じない利点も有する。
【００５７】
図８Ｄにおいても、ゲート電極４０及び拡散層６０が、第１の空洞５１からＹ方向に位置している。且つ、拡散層６０（ソース／ドレイン）は、Ｘ方向に沿って第１の空洞５１を挟むように形成されている。拡散層６０は、第１の空洞５１に接しているが、ゲート電極４０は、第１の空洞５１から離れて形成されている。図８Ｄにおいて、拡散層６０は、２辺において第１の空洞５１に接している。また、チャネル領域７０のＹ方向の長さをチャネルとして最低限必要な長さとなるように薄くしている。これによって、チャネルが形成されないＳｉ領域で発生する正孔、電子の発生確率を低減し、ソフトエラーレートを改善することができる。
【００５８】
また、上述の通り、本発明によれば、ゲート幅Ｗは深さ方向（Ｚ方向）の幅である。従って、ＸＹ面における拡散層６０の面積を可能な限り小さくすることが可能となる。例えば図８Ｄに示された拡散層６０の幅Ｔは、必要最小限でよい。例えば、ＸＹ面における拡散層６０の幅Ｔは、チャネル幅程度に設定される。これにより、電界効果トランジスタ１の面積、すなわち半導体装置の面積が縮小される。
【００５９】
（第６の実施の形態）
図９は、本発明に係る電界効果トランジスタ（ＦＥＴ）が複数配置された例を示す平面図である。図９に示された例においては、２つのＦＥＴ（第１ＦＥＴ、第２ＦＥＴ）が、ゲート電極４０を挟んで対向するように配置されている。つまり、１個のゲート電極４０が、第１ＦＥＴ及び第２ＦＥＴによって共通に用いられている。このような配置は、本発明に係るゲート電極４０が「埋め込みゲート構造」を有しているからこそ可能な配置である。尚、各々のＦＥＴは、上述の実施の形態と同様の構造を有しており、その説明は省略される。
【００６０】
（第７の実施の形態）
図１０は、本発明の第７の実施の形態に係る電界効果トランジスタの構造を示す断面図である。図１０は、既出の図３Ａに対応する図であり、ＹＺ面における構造を示している。図１０において、図３Ａと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００６１】
本実施の形態によれば、上述の経路９０に対応する領域に、再結合中心層（recombination center layer）９５が形成されている。つまり、ゲート電極４０の下方であって、第２の空洞５２とＳＴＩ２０の間の領域に、再結合中心層９５が形成されている。この再結合中心層９５は、不純物イオンの注入により微小欠陥を生成することによって形成される。この微小欠陥が、再結合中心として働くため、放射線照射によって発生した少数キャリアの再結合が促進される（特許文献１参照）。従って、キャリアのライフタイムが短くなる。すなわち、ソフトエラーの発生が更に抑制され、ＳＥＲが更に向上する。
【００６２】
（第８の実施の形態）
上述の第１〜第７の実施の形態で示された電界効果トランジスタ１を用いることにより、様々な半導体装置が作製される。図１１は、本発明に係る半導体装置の構造を示す平面図（ＸＹ面）である。この半導体装置１００は、上述の電界効果トランジスタ（以下、ＦＥＴと参照される）１を複数備えている。この半導体装置１００は、例えばゲートアレイや論理回路である。
【００６３】
図１１において、ＦＥＴ１ａは、ゲート電極４０ａ、拡散層６０ａ、６０ａｂ、及び第１の空洞５１ａを有している。ＦＥＴ１ｂは、ゲート電極４０ｂ、拡散層６０ａｂ、６０ｂｄ、及び第１の空洞５１ｂｄを有している。ＦＥＴ１ｃは、ゲート電極４０ｃ、拡散層６０ｃ、６０ｃｄ、及び第１の空洞５１ｃを有している。ＦＥＴ１ｄは、ゲート電極４０ｄ、拡散層６０ｂｄ、６０ｃｄ、及び第１の空洞５１ｂｄを有している。ＦＥＴ１ａ及びＦＥＴ１ｂにおいて拡散層６０ａｂは共通化されている。また、ＦＥＴ１ｃ及びＦＥＴ１ｄにおいて拡散層６０ｃｄは共通化されている。更に、ＦＥＴ１ｂ及びＦＥＴ１ｄにおいて空洞５１は共通化されている。
【００６４】
これら複数のＦＥＴ１ａ〜１ｄは、異なるゲート幅Ｗを有することができる。ゲート電極用トレンチ２８の深さを変えることによって、様々なゲート幅Ｗを有する複数のＦＥＴ１ａ〜１ｄを備えた半導体装置１００を製造することが可能である。
【００６５】
また、複数のＦＥＴ１ａ〜１ｄは、同一のゲート幅Ｗを有していてもよい。この時、例えば、ＦＥＴ１ａの拡散層６０ａ（ソース）と、ＦＥＴ１ｂの拡散層６０ｂｄ（ソース）が、共通の電源に接続される。また、共通の拡散層６０ａｂは、ドレインになる。これにより、ＦＥＴ１ａとＦＥＴ１ｂの「並列接続」が実現される。これは、“２Ｗ”のゲート幅を有する電界効果トランジスタに相当する。このように、設計者は、所望の回路に応じて自由に接続を行うことができる。
【００６６】
更に、例えば、ＦＥＴ１ａの拡散層６０ａ（ソース）と、ＦＥＴ１ｂの拡散層６０ｂｄ（ソース）は、別々のノードに接続されてもよい。共通の拡散層６０ａｂは、ドレインである。これにより、ＦＥＴ１ａとＦＥＴ１ｂの「直列接続」が実現される。よって、自由に直列接続、並列接続、あるいはそれらの組み合わせ接続が可能である。
【００６７】
また、図１２は、半導体装置１００の他の例を示している。図１２において、拡散層６０ｂｄと拡散層６０ｃｄを接続するブリッジ形状の拡散層６２が、素子分離領域の上層に形成されている。このように、ブリッジ形状の拡散層６２を形成することにより、異なる拡散層間を自由に接続することが可能である。ブリッジ形状の拡散層６２の上層を更に絶縁化することによって、更に他の上部配線を交差させたり、積み重ねたりすることも可能である。
【００６８】
以上に説明されたように、本発明によれば、ＳＥＲが低減された半導体装置が得られる。また、動作速度が向上した半導体装置が得られる。また、リーク電流低減による低消費電力の半導体装置が得られる。また、その半導体装置の面積を縮小することが可能である。
【００６９】
（第９の実施の形態）
上述の第１〜第７の実施の形態で示された電界効果トランジスタ１を用いることにより、様々な半導体記憶装置（メモリ）が作製される。
【００７０】
図１３は、本発明に係る６つのトランジスタで１セルを構成するＳＲＡＭ（Static Random Access Memory）１５０の配線を示す上面図である。このＳＲＡＭ１５０において、１つのメモリセルは４個のＮＭＯＳ１５１と２個のＰＭＯＳ１５２を有している。ＮＭＯＳ１５１及びＰＭＯＳ１５２として、既出の実施の形態で示された電界効果トランジスタ１が用いられている。すなわち、ＮＭＯＳ１５１及びＰＭＯＳ１５２の各々は、埋め込み構造を有するゲート電極４０と空洞５０を有している。図１３に示されるように、拡散層６０として、ＮＭＯＳ１５１に関してはＮ型拡散層１５３が、ＰＭＯＳ１５２に関してはＰ型拡散層１５４が形成されている。また、コンタクト１５５が所定の位置に形成されている。
【００７１】
それぞれのＭＯＳトランジスタのゲート、ソース及びドレインは、ＳＲＡＭの周知の接続関係を保つように接続されている。但し、ゲート電極４０が基板に埋め込まれ、また、素子領域には空洞５０が形成されているので、ビット線１７０につながる２個の選択用ＮＭＯＳ１５１のゲート電極４０として、共通のゲート電極４０（ワード線）を用いることはできない。そのため、本実施の形態によれば、図１３に示されるように、ワード線１６０は上層に形成され、２個の選択用ＮＭＯＳ１５１のゲート電極４０は、そのワード線１６０にコンタクト１５５を介して接続される。このようなＮＭＯＳ１５１、ＰＭＯＳ１５２及び配線により、ＳＥＲが低減され、面積が縮小されたＳＲＡＭが実現される。
【００７２】
また、図１４は、本発明に係るＤＲＡＭ（Dynamic Random Access Memory）２００の構造を示す断面図である。図１４は、既出の図３Ｂに対応する図であり、ＸＺ面における構造を示している。図１４において、図３Ｂと同じ構造には同一の符号が付されており、その説明は適宜省略される。このＤＲＡＭ２００のメモリセルは、本発明に係る電界効果トランジスタ１を含んでいる。一方の拡散層６０には、コンタクト２１０を介して容量素子２２０が接続されている。容量素子２２０は、下部電極２２１、上部電極２２２、及びそれらに挟まれた誘電体膜２２３を備えている。また、他方の拡散層６０には、コンタクト２３０を介してビット線２４０が接続される。このような構造を有する複数のメモリセルがアレイ状に配置されることにより、ＳＥＲが低減され、面積が縮小されたＤＲＡＭが実現される。
【００７３】
また、図１５Ａ及び図１５Ｂは、本発明に係る不揮発性半導体記憶装置（例えば、フラッシュメモリ）の構造を示す断面図である。図１５Ａ及び図１５Ｂは、既出の図３Ａに対応する図であり、ＹＺ面における構造を示している。図１５Ａ及び図１５Ｂにおいて、図３Ａと同じ構造には同一の符号が付されており、その説明は適宜省略される。
【００７４】
この不揮発性半導体記憶装置３００によれば、ゲート電極４０は、スタック構造を有している。具体的には、不揮発性半導体記憶装置３００は、積層された浮遊ゲート３２０及び制御ゲート３４０を備えており、それら浮遊ゲート３２０と制御ゲート３４０の間にはゲート絶縁膜３３０が介在している。また、この不揮発性半導体記憶装置３００によれば、上述の実施の形態におけるゲート絶縁膜３０は、トンネル絶縁膜３５０である。このような構造によって不揮発性のメモリセル３１０が構成されている。
【００７５】
図１５Ａでは、浮遊ゲート３２０が、基板表面Ｓから下方に埋め込まれている。ゲート絶縁膜３３０は、ほぼ基板表面Ｓに一致して形成されている。制御ゲート３４０は、基板表面Ｓから上方に突出している。また、図１５Ｂでは、浮遊ゲート３２０だけでなく、制御ゲート３４０の一部が、基板表面Ｓから下に埋め込まれている。これにより、ＳＥＲが低減され、面積が縮小された不揮発性半導体記憶装置が実現される。
【００７６】
以上に説明されたように、本発明によれば、ＳＥＲが低減された半導体記憶装置が得られる。また、動作速度が向上した半導体記憶装置が得られる。また、リーク電流低減による低消費電力の半導体記憶装置が得られる。また、その半導体記憶装置の面積を縮小することが可能である。
【図面の簡単な説明】
【００７７】
【図１】図１は、本発明に係る電界効果トランジスタの構造を示す全体図である。
【図２】図２は、本発明に係る電界効果トランジスタの構造を示す平面図である。
【図３Ａ】図３Ａは、図２における線Ａ−Ａ’に沿った構造を示す断面図である。
【図３Ｂ】図３Ｂは、図２における線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図４Ａ】図４Ａは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｂ】図４Ｂは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｃ】図４Ｃは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｄ】図４Ｄは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｅ】図４Ｅは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｆ】図４Ｆは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｇ】図４Ｇは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｈ】図４Ｈは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｉ】図４Ｉは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図４Ｊ】図４Ｊは、本発明に係る電界効果トランジスタを製造する工程を示す断面図である。
【図５Ａ】図５Ａは、本発明の第２の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の第２の実施の形態に係る電界効果トランジスタを製造する工程の一部を示す断面図である。
【図６Ａ】図６Ａは、本発明の第３の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図６Ｂ】図６Ｂは、本発明の第３の実施の形態に係る電界効果トランジスタを製造する工程の一部を示す断面図である。
【図７】図７は、本発明の第４の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図８Ａ】図８Ａは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の例を示す平面図である。
【図８Ｂ】図８Ｂは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の他の例を示す平面図である。
【図８Ｃ】図８Ｃは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の更に他の例を示す平面図である。
【図８Ｄ】図８Ｄは、本発明の第５の実施の形態に係る電界効果トランジスタの構造の更に他の例を示す平面図である。
【図９】図９は、本発明の第６の実施の形態に係る電界効果トランジスタの構造を示す平面図である。
【図１０】図１０は、本発明の第７の実施の形態に係る電界効果トランジスタの構造を示す断面図である。
【図１１】図１１は、本発明の第８の実施の形態に係る半導体装置の構造を示す平面図である。
【図１２】図１２は、本発明の第８の実施の形態に係る半導体装置の他の構造を示す平面図である。
【図１３】図１３は、本発明に係るＳＲＡＭの構造を示す上面図である。
【図１４】図１４は、本発明に係るＤＲＡＭの構造を示す断面図である。
【図１５Ａ】図１５Ａは、本発明に係る不揮発性メモリの構造を示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明に係る不揮発性メモリの他の構造を示す断面図である。
【符号の説明】
【００７８】
１ 電界効果トランジスタ
１０ 基板
２０ ＳＴＩ
２１ 熱酸化膜
２２ 埋め込み絶縁膜
２５ 窒化膜
２８ ゲート電極用トレンチ
３０ ゲート絶縁膜
４０ ゲート電極
４５ サイドウォール
５０ 空洞
５１ 第１の空洞
５２ 第２の空洞
５５ 保護膜
６０ 拡散層
６１ 拡散層
６２ ブリッジ状拡散層
７０ チャネル領域
８０ 層間絶縁膜
９０ 経路
９５ 再結合中心層
１００ 半導体装置
１５０ ＳＲＡＭ
１５１ ＮＭＯＳ
１５２ ＰＭＯＳ
１５３ Ｎ型拡散層
１５４ Ｐ型拡散層
１５５ コンタクト
１６０ ワード線
１７０ ビット線
２００ ＤＲＡＭ
２１０ コンタクト
２２０ 容量素子
２２１ 下部電極
２２２ 上部電極
２２３ 誘電体膜
２３０ コンタクト
２４０ ビット線
３００ 不揮発性メモリ
３１０ メモリセル
３２０ フローティングゲート
３３０ ゲート絶縁膜
３４０ コントロールゲート
３５０ トンネル絶縁膜
【特許請求の範囲】
【請求項１】
基板に埋め込まれたゲート電極と、
前記基板中に第１の空洞として形成された空洞形成領域と、
前記基板中に拡散層として前記空洞形成領域と接触するように形成された拡散領域とを有することを特徴とする
電界効果トランジスタ。
【請求項２】
前記第１の空洞が、前記拡散領域の対向する面に接触していることを特徴とする
請求項１記載の電界効果トランジスタ。
【請求項３】
第１の空洞を有する基板と、
ゲート電極と、
ソース／ドレインとしての拡散層とを具備し、
前記ゲート電極及び前記拡散層は、前記基板の表面に平行な面であって直交する第１方向と第２方向により規定される面において、前記第１の空洞を囲むように形成された
電界効果トランジスタ。
【請求項４】
請求項３に記載の電界効果トランジスタであって、
前記拡散層は、前記第１の空洞に隣接して形成された
電界効果トランジスタ。
【請求項５】
請求項３又は４に記載の電界効果トランジスタであって、
前記ソース及び前記ドレインは、前記第１方向に沿って前記第１の空洞を挟むように形成され、
前記ゲート電極は、前記第１の空洞から前記第２方向に位置する
電界効果トランジスタ。
【請求項６】
請求項３又は４に記載の電界効果トランジスタであって、
前記ゲート電極及び前記ソース／ドレインは、前記第１の空洞から前記第２方向に位置する
電界効果トランジスタ。
【請求項７】
請求項６に記載の電界効果トランジスタであって、
前記ゲート電極は、前記ソース及び前記ドレインの間に位置する
電界効果トランジスタ。
【請求項８】
請求項６に記載の電界効果トランジスタであって、
前記ソース及び前記ドレインは、前記第１方向に沿って前記第１の空洞を挟むように形成された
電界効果トランジスタ。
【請求項９】
第１の空洞を有する基板と、
前記第１の空洞に隣接し、前記基板の表面に対して略垂直に形成されたチャネル領域と、
前記基板中に埋め込まれ、前記チャネル領域に隣接して形成されたゲート電極と、
前記基板中に、前記チャネル領域に接続するように形成された拡散層と
を具備する
電界効果トランジスタ。
【請求項１０】
請求項１乃至９のいずれかに記載の電界効果トランジスタであって、
前記基板中において、前記第１の空洞の底面は、前記ゲート電極の底面よりも深い位置にある
電界効果トランジスタ。
【請求項１１】
請求項１乃至１０のいずれかに記載の電界効果トランジスタであって、
前記ゲート電極は、前記基板から突出するように形成された
電界効果トランジスタ。
【請求項１２】
請求項１１に記載の電界効果トランジスタであって、
前記ゲート電極は、サイドウォールによって囲まれた
電界効果トランジスタ。
【請求項１３】
請求項１乃至１２のいずれかに記載の電界効果トランジスタであって、
前記第１の空洞は、前記基板の表面に達する
電界効果トランジスタ。
【請求項１４】
請求項１乃至１３のいずれかに記載の電界効果トランジスタであって、
前記基板中において、前記第１の空洞につながり前記拡散層の下方まで延びる第２の空洞が形成された
電界効果トランジスタ。
【請求項１５】
請求項１４に記載の電界効果トランジスタであって、
前記第２の空洞は、前記拡散層の下方において、素子領域を分離する素子分離構造に達するように形成された
電界効果トランジスタ。
【請求項１６】
請求項１４又は１５に記載の電界効果トランジスタであって、
前記第２の空洞は、前記ゲート電極の下方において、素子領域を分離する素子分離構造に達しないように形成された
電界効果トランジスタ。
【請求項１７】
請求項１６に記載の電界効果トランジスタであって、
前記ゲート電極の下方において、前記第２の空洞と前記素子分離構造の間の領域に、再結合中心層が形成された
電界効果トランジスタ。
【請求項１８】
請求項１５乃至１７のいずれかに記載の電界効果トランジスタであって、
前記素子分離構造の側壁は、熱酸化膜によって覆われた
電界効果トランジスタ。
【請求項１９】
請求項１乃至１８のいずれかに記載の電界効果トランジスタであって、
前記ゲート電極及び前記拡散層の上部にショットキー接合が形成された
電界効果トランジスタ。
【請求項２０】
空洞を有する基板と、
前記基板中に前記空洞に隣接して形成された拡散層と、
前記基板に少なくとも一部が埋め込まれ、前記拡散層と同じ深さに達するゲート電極と
を具備する
電界効果トランジスタ。
【請求項２１】
請求項２０に記載の電界効果トランジスタであって、
前記空洞は、前記基板表面から前記拡散層下部にわたって形成された
電界効果トランジスタ。
【請求項２２】
請求項１乃至２１のいずれかに記載の電界効果トランジスタを有する
半導体装置。
【請求項２３】
請求項１乃至２１のいずれかに記載の電界効果トランジスタである第１電界効果トランジスタと、
請求項１乃至２１のいずれかに記載の電界効果トランジスタである第２電界効果トランジスタと
を具備し、
前記第１、第２の電界効果トランジスタの前記ゲート電極どうし、または前記拡散層どうしが共通化された
半導体装置。
【請求項２４】
請求項１乃至２１のいずれかに記載の電界効果トランジスタを有する
半導体記憶装置。
【請求項２５】
請求項２４に記載の半導体記憶装置であって、
前記ゲート電極は、積層された制御ゲートと浮遊ゲートを含む
半導体記憶装置。
【請求項２６】
（Ａ）基板中に素子分離構造を形成する工程と、
（Ｂ）前記基板の第１領域に溝を形成する工程と、
（Ｃ）前記溝の内壁にゲート絶縁膜を形成する工程と、
（Ｄ）前記溝が形成された領域において、前記基板の表面から突出するゲート電極を形成する工程と、
（Ｅ）前記基板上の前記ゲート電極の側面にサイドウォールを形成する工程と、
（Ｆ）前記サイドウォールに隣接する第２領域をエッチングすることによって、第１の空洞を形成する工程と、
（Ｇ）前記基板の前記第１の空洞に隣接する第３領域に拡散層を形成する工程と
を具備する
電界効果トランジスタの製造方法
【請求項２７】
請求項２６に記載の電界効果トランジスタの製造方法であって、
前記（Ａ）工程は、
（Ａ１）前記基板にトレンチを形成する工程と、
（Ａ２）前記トレンチの内壁を熱酸化する工程と、
（Ａ３）前記トレンチの内部を絶縁膜で埋める工程と
を備える
電界効果トランジスタの製造方法。
【請求項２８】
請求項２６又は２７に記載の電界効果トランジスタの製造方法であって、
更に、
（Ｈ）前記第１の空洞につながり前記第３領域の下方まで延びる第２の空洞を形成する工程を具備する
電界効果トランジスタの製造方法。
【請求項２９】
請求項２８に記載の電界効果トランジスタの製造方法であって、
前記（Ｈ）工程において、前記第２の空洞は、前記第３領域の下方において、前記素子分離構造に達するように形成される
電界効果トランジスタの製造方法。
【請求項３０】
請求項２８又は２９に記載の電界効果トランジスタの製造方法であって、
前記（Ｈ）工程において、前記第２の空洞は、前記ゲート電極の下方において、前記素子分離構造に達しないように形成される
電界効果トランジスタの製造方法。
【請求項３１】
請求項２８乃至３０のいずれかに記載の電界効果トランジスタの製造方法であって、
前記（Ｈ）工程は、前記（Ｇ）工程の前に実行される
電界効果トランジスタの製造方法。
【請求項１】
基板に埋め込まれたゲート電極と、
前記基板中に第１の空洞として形成された空洞形成領域と、
前記基板中に拡散層として前記空洞形成領域と接触するように形成された拡散領域とを有することを特徴とする
電界効果トランジスタ。
【請求項２】
前記第１の空洞が、前記拡散領域の対向する面に接触していることを特徴とする
請求項１記載の電界効果トランジスタ。
【請求項３】
第１の空洞を有する基板と、
ゲート電極と、
ソース／ドレインとしての拡散層とを具備し、
前記ゲート電極及び前記拡散層は、前記基板の表面に平行な面であって直交する第１方向と第２方向により規定される面において、前記第１の空洞を囲むように形成された
電界効果トランジスタ。
【請求項４】
請求項３に記載の電界効果トランジスタであって、
前記拡散層は、前記第１の空洞に隣接して形成された
電界効果トランジスタ。
【請求項５】
請求項３又は４に記載の電界効果トランジスタであって、
前記ソース及び前記ドレインは、前記第１方向に沿って前記第１の空洞を挟むように形成され、
前記ゲート電極は、前記第１の空洞から前記第２方向に位置する
電界効果トランジスタ。
【請求項６】
請求項３又は４に記載の電界効果トランジスタであって、
前記ゲート電極及び前記ソース／ドレインは、前記第１の空洞から前記第２方向に位置する
電界効果トランジスタ。
【請求項７】
請求項６に記載の電界効果トランジスタであって、
前記ゲート電極は、前記ソース及び前記ドレインの間に位置する
電界効果トランジスタ。
【請求項８】
請求項６に記載の電界効果トランジスタであって、
前記ソース及び前記ドレインは、前記第１方向に沿って前記第１の空洞を挟むように形成された
電界効果トランジスタ。
【請求項９】
第１の空洞を有する基板と、
前記第１の空洞に隣接し、前記基板の表面に対して略垂直に形成されたチャネル領域と、
前記基板中に埋め込まれ、前記チャネル領域に隣接して形成されたゲート電極と、
前記基板中に、前記チャネル領域に接続するように形成された拡散層と
を具備する
電界効果トランジスタ。
【請求項１０】
請求項１乃至９のいずれかに記載の電界効果トランジスタであって、
前記基板中において、前記第１の空洞の底面は、前記ゲート電極の底面よりも深い位置にある
電界効果トランジスタ。
【請求項１１】
請求項１乃至１０のいずれかに記載の電界効果トランジスタであって、
前記ゲート電極は、前記基板から突出するように形成された
電界効果トランジスタ。
【請求項１２】
請求項１１に記載の電界効果トランジスタであって、
前記ゲート電極は、サイドウォールによって囲まれた
電界効果トランジスタ。
【請求項１３】
請求項１乃至１２のいずれかに記載の電界効果トランジスタであって、
前記第１の空洞は、前記基板の表面に達する
電界効果トランジスタ。
【請求項１４】
請求項１乃至１３のいずれかに記載の電界効果トランジスタであって、
前記基板中において、前記第１の空洞につながり前記拡散層の下方まで延びる第２の空洞が形成された
電界効果トランジスタ。
【請求項１５】
請求項１４に記載の電界効果トランジスタであって、
前記第２の空洞は、前記拡散層の下方において、素子領域を分離する素子分離構造に達するように形成された
電界効果トランジスタ。
【請求項１６】
請求項１４又は１５に記載の電界効果トランジスタであって、
前記第２の空洞は、前記ゲート電極の下方において、素子領域を分離する素子分離構造に達しないように形成された
電界効果トランジスタ。
【請求項１７】
請求項１６に記載の電界効果トランジスタであって、
前記ゲート電極の下方において、前記第２の空洞と前記素子分離構造の間の領域に、再結合中心層が形成された
電界効果トランジスタ。
【請求項１８】
請求項１５乃至１７のいずれかに記載の電界効果トランジスタであって、
前記素子分離構造の側壁は、熱酸化膜によって覆われた
電界効果トランジスタ。
【請求項１９】
請求項１乃至１８のいずれかに記載の電界効果トランジスタであって、
前記ゲート電極及び前記拡散層の上部にショットキー接合が形成された
電界効果トランジスタ。
【請求項２０】
空洞を有する基板と、
前記基板中に前記空洞に隣接して形成された拡散層と、
前記基板に少なくとも一部が埋め込まれ、前記拡散層と同じ深さに達するゲート電極と
を具備する
電界効果トランジスタ。
【請求項２１】
請求項２０に記載の電界効果トランジスタであって、
前記空洞は、前記基板表面から前記拡散層下部にわたって形成された
電界効果トランジスタ。
【請求項２２】
請求項１乃至２１のいずれかに記載の電界効果トランジスタを有する
半導体装置。
【請求項２３】
請求項１乃至２１のいずれかに記載の電界効果トランジスタである第１電界効果トランジスタと、
請求項１乃至２１のいずれかに記載の電界効果トランジスタである第２電界効果トランジスタと
を具備し、
前記第１、第２の電界効果トランジスタの前記ゲート電極どうし、または前記拡散層どうしが共通化された
半導体装置。
【請求項２４】
請求項１乃至２１のいずれかに記載の電界効果トランジスタを有する
半導体記憶装置。
【請求項２５】
請求項２４に記載の半導体記憶装置であって、
前記ゲート電極は、積層された制御ゲートと浮遊ゲートを含む
半導体記憶装置。
【請求項２６】
（Ａ）基板中に素子分離構造を形成する工程と、
（Ｂ）前記基板の第１領域に溝を形成する工程と、
（Ｃ）前記溝の内壁にゲート絶縁膜を形成する工程と、
（Ｄ）前記溝が形成された領域において、前記基板の表面から突出するゲート電極を形成する工程と、
（Ｅ）前記基板上の前記ゲート電極の側面にサイドウォールを形成する工程と、
（Ｆ）前記サイドウォールに隣接する第２領域をエッチングすることによって、第１の空洞を形成する工程と、
（Ｇ）前記基板の前記第１の空洞に隣接する第３領域に拡散層を形成する工程と
を具備する
電界効果トランジスタの製造方法
【請求項２７】
請求項２６に記載の電界効果トランジスタの製造方法であって、
前記（Ａ）工程は、
（Ａ１）前記基板にトレンチを形成する工程と、
（Ａ２）前記トレンチの内壁を熱酸化する工程と、
（Ａ３）前記トレンチの内部を絶縁膜で埋める工程と
を備える
電界効果トランジスタの製造方法。
【請求項２８】
請求項２６又は２７に記載の電界効果トランジスタの製造方法であって、
更に、
（Ｈ）前記第１の空洞につながり前記第３領域の下方まで延びる第２の空洞を形成する工程を具備する
電界効果トランジスタの製造方法。
【請求項２９】
請求項２８に記載の電界効果トランジスタの製造方法であって、
前記（Ｈ）工程において、前記第２の空洞は、前記第３領域の下方において、前記素子分離構造に達するように形成される
電界効果トランジスタの製造方法。
【請求項３０】
請求項２８又は２９に記載の電界効果トランジスタの製造方法であって、
前記（Ｈ）工程において、前記第２の空洞は、前記ゲート電極の下方において、前記素子分離構造に達しないように形成される
電界効果トランジスタの製造方法。
【請求項３１】
請求項２８乃至３０のいずれかに記載の電界効果トランジスタの製造方法であって、
前記（Ｈ）工程は、前記（Ｇ）工程の前に実行される
電界効果トランジスタの製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図４Ｊ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図４Ｊ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【公開番号】特開２００６−２７８６７４（Ｐ２００６−２７８６７４Ａ）
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願番号】特願２００５−９５０５４（Ｐ２００５−９５０５４）
【出願日】平成１７年３月２９日（２００５．３．２９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願日】平成１７年３月２９日（２００５．３．２９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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