【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

【課題】クラウン構造の下部電極形成に溶液エッチングを用いても電極支持膜が剥離脱落したり、収縮して下部電極が倒壊することを抑制し、工程が簡略であり、プロセスコストの増大を抑えたキャパシタの製造方法を提供する。
【解決手段】容量コンタクトが形成された第一層間絶縁膜上に、第二層間絶縁膜、電極支持膜、第三層間絶縁膜を順次形成し、次にこれら積層膜を貫通し容量コンタクト表面を露出する第一のホールを形成し、第一のホールの側壁を構成する第二層間絶縁膜および第三層間絶縁膜を後退させ電極支持膜がホール内に突出した第二のホールを形成し、ホール内に突出した支持膜表面を酸化した後、第二のホール内壁に下部電極を形成し、第二層間絶縁膜、第三層間絶縁膜及び電極支持膜表面の酸化膜を溶液エッチングを用いて除去する。 （もっと読む）

【課題】 原子層堆積法により成膜された容量膜を含むキャパシタの信頼性を高める。
【解決手段】 本発明のキャパシタの製造方法において、容量膜は、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により成膜される。本発明のキャパシタの製造方法は、成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で成膜した容量膜の成膜速度との相関データに基づき、膜厚が増大し始める境界温度Ｔ（℃）を取得するステップ（Ｓ１００およびＳ１０２）と、（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、成膜ガスを用いた原子層堆積法により容量膜を成膜するステップ（Ｓ１０４〜Ｓ１１２）と、を含む。 （もっと読む）

【課題】ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。
【解決手段】第１トランジスタ１００は、第１ゲート絶縁膜１１０、第１ゲート電極１２０、及び第１サイドウォール１５０を備えている。第２トランジスタ２００は、第２ゲート絶縁膜２１０、第２ゲート電極２２０、及び第２サイドウォール２５０を備えている。容量素子３００は、第２トランジスタ２００のソース・ドレイン領域２４０の一方に接続している。第１ゲート絶縁膜１１０は第２ゲート絶縁膜２１０と厚さが等しく、第１ゲート電極１２０は第２ゲート電極２２０と厚さが等しい。そして第２サイドウォール２５０の幅は、第１サイドウォール１５０の幅より広い。 （もっと読む）

【課題】半導体記憶装置の周辺回路領域における配線間の寄生容量を低減する。
【解決手段】配線パターンを有する配線層４２，４６と、配線層４２，４６内の配線パターン間の非配線領域に形成された空洞４８と、空洞４８を画定する壁部の少なくとも一部を形成する絶縁膜４９と、を備えた周辺回路領域４０と、メモリセル領域２０と、を有している。 （もっと読む）

【課題】１容量素子当たりの面積を、微細加工に問題を起こすことなく縮小できるようにする容量素子を有するメモリーのような半導体装置を提供する。
【解決手段】酸素バリア膜１６、層間絶縁膜１７（酸化シリコン膜）上に、薄いエッチングストッパー膜１８（窒化シリコン膜）、層間絶縁膜１９（酸化シリコン膜）を形成し、酸素バリア膜１６の直上にそれより大きい開口部をドライエッチングにより形成する。その後、強誘電体材料を容量絶縁膜とする容量素子の下部電極２１を開口部２０上を含むように形成する。開口部２０を形成するための層間絶縁膜１９のエッチングはエッチングストッパー膜１８で容易に停止できるので、下地層間絶縁膜１７がエッチングされない。こうして酸素バリア膜１６を縮小し、容量素子占有面積を小さくできる。 （もっと読む）

【課題】アスペクト比の高いキャパシタ形成における倒壊を防ぐと共に、容量電極面積を大きくすることが可能な半導体装置を提供する。
【解決手段】シリンダ形状の第一の下部電極３０を形成する工程と、複数の前記第一の下部電極３０を連結する第一の支持体１７ａを形成する工程と、前記第一の下部電極３０上に、前記第一の下部電極３０の上端を露出させる第二のシリンダホールを形成する工程と、前記第一の下部電極３０の中空部内壁と、前記第二のシリンダホール内壁を第二の電極膜３７で覆い、シリンダ形状の第二の下部電極４０を形成する工程と、複数の前記第二の下部電極４０を連結する第二の支持体２９ａを形成する工程と、前記第二の下部電極４０及び前記第一の下部電極３０の外周面を露出させて、クラウン形状の下部電極を形成する工程と、を具備してなる半導体装置の製造方法。 （もっと読む）

【課題】誘電率が大きく、電極間に挟んで用いてもリーク電流値の小さい絶縁膜を提供する。
【解決手段】結晶化した酸化ジルコニウムからなる酸化ジルコニウム膜の２つと、非晶質であって、前記結晶化した酸化ジルコニウムよりも大きい誘電率を有する材料からなる結晶粒界分断膜とを有し、前記結晶粒界分断膜が、前記２つの酸化ジルコニウム膜に挟まれている絶縁膜を形成する。例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）

【課題】製造プロセスの工程数を少なくし得ると同時に低い接続抵抗を実現し得る構造を持つ半導体装置の製造方法を提供する。
【解決手段】この製造方法は、セルトランジスタの拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達する第１のコンタクトホールと、セルトランジスタの拡散領域２０６Ｂ，２０６Ｅに達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを第１の絶縁膜２０８Ｐに埋め込み形成する。また、これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれ第１のコンタクトプラグ２１０Ａ〜２１０Ｄとビット線コンタクト２１１Ｂ，２１１Ｆとを形成し、第１のコンタクトプラグ２１０Ａ〜２１０Ｄを、第２の絶縁膜２１２に形成された開口部を介して、第３の絶縁膜２１４Ｐに形成されたキャパシタと電気的に接続する。 （もっと読む）

【課題】 ＤＲＡＭメモリセルのセル容量に記憶されたデータの検出に使用されるセンス増幅器に、より短いビット線を配線すること。
【解決手段】 ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子は、異なる金属層に形成されたローカルビット線およびグローバルビット線を有する階層ビット線構造を有する。ローカルビット線は、複数のローカルビット線区分に分けられ、ビット線絶縁スイッチが、ローカルビット線区分を、グローバルビット線に接続するように、またはグローバルビット線から切断するように構成される。その結果、長さ当たりでより低い静電容量を有するグローバルビット線が、メモリセルのセル容量から離れたセンス増幅器への信号のルーティングに使用されるため、長さ当たりでより高い静電容量を有するローカルビット線を短くすることができる。 （もっと読む）

【課題】本発明は、配線層の平坦性を保つためのダミーパターンを有する半導体装置とその製造方法を提供することを目的とする。
【解決手段】半導体装置の機能を実現するうえで必要な機能パターンと、半導体装置の所定の層に、前記機能パターンと共に複数のダミーパターンとを備え、第一の大きさの複数のダミーパターンが配置され、前記第一の大きさの複数のダミーパターンが配置されない領域に、第二の大きさの複数のダミーパターンが配置され、前記第一の大きさの複数のダミーパターンと前記機能パターンとの間に前記第二の大きさの複数のダミーパターンが配置され、第一所定方向に配置された前記第一の大きさの複数のダミーパターンと、第二所定方向に配置された前記第二の大きさの複数のダミーパターンとは隣り合い、前記第一の大きさのダミーパターン間の幅は、前記第二の大きさのダミーパターン間の幅よりも大きい。 （もっと読む）

【課題】電極の支持部にクラックが発生し、電極の保持強度が低下して、電極の側壁を露出させる湿式エッチング工程において、電極の倒壊をさせるという課題があった。
【解決手段】半導体基板１上に立設する複数の電極１３と、電極１３の立設を保持する支持部１４Ｓと、を備え、支持部１４Ｓが、圧縮応力を有する第１の支持膜１４ａと引張応力を有する第２の支持膜１４ｂとが積層されてなる積層膜１４である半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】上層の配線が導電体や不純物拡散層からずれていても、上層の配線を導電体や不純物拡散層に接続することができるようにする。
【解決手段】第１プラグ２１０は第１絶縁層２００に埋め込まれており、不純物拡散層１１０に接続している。第２プラグ３１０は第２絶縁層３００に埋め込まれており、第１プラグ２１０に接続している。第３プラグ４１０は第３絶縁層４００に埋め込まれており、第２プラグ３１０に接続している。第１配線５１０は第３絶縁層４００の表面に位置しており、第３プラグ４１０に接続している。平面視において、第２プラグ３１０は、上面及び底面の幅が第１プラグ２１０及び第３プラグ４１０の上面及び底面の幅がより大きく、かつ中心が、第１プラグ２１０の中心及び第３プラグ４１０の中心の少なくとも一方からずれている。そして第１プラグ２１０の中心は第３プラグ４１０の中心からずれている。 （もっと読む）

【課題】ロジック形成領域の低抵抗化と、メモリデバイスが有するキャパシタの低リーク電流化とを両立させることができる半導体技術を提供する。
【解決手段】ゲート構造５の間のソース・ドレイン領域４上と、ゲート構造５５間のソース・ドレイン領域５４上とに、無指向性スパッタ法を用いて金属材料を堆積する。この金属材料と半導体基板１とを互いに反応させて、ソース・ドレイン領域４，５４の上面内にコバルトシリサイド膜９，５９をそれぞれ形成する。そして、コバルトシリサイド膜９に電気的に接続されるキャパシタ１１を形成する。ゲート構造５間の距離ｄｍと、ゲート構造５の高さｈとで規定される第１のゲートアスペクト比は、ゲート構造５５間の距離ｄｒ１と、ゲート構造５５の高さｈとで規定される第２のゲートアスペクト比よりも大きい。 （もっと読む）

【課題】拡散層と拡散層に接続されるコンタクトとの接触抵抗を低減した半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置の製造方法は半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、第１の絶縁膜を介してピラー部の側面に対向する電極層を形成する工程と、ピラー部及び第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、ピラー部の先端部に第２の不純物拡散領域を形成する工程と、第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、ピラー部の先端面及びピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなる。 （もっと読む）

【課題】半導体層の界面に生じるダングリングボンドをフッ素で終端することで、界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる半導体基板を提供する。
【解決手段】フッ素拡散防止膜６と該フッ素拡散防止膜６上に形成されたフッ素を含有するシリコン酸化膜７からなる絶縁層９と、前記絶縁層９上に形成された半導体層８と、を含み、前記半導体層８とフッ素を含有する前記シリコン酸化膜７とが接触していることを特徴とする。 （もっと読む）

【課題】電極とキャパシタ用絶縁膜（金属酸化膜）との間に発生する気泡状の剥がれの発生を防止することができる半導体装置およびその製造方法を提供する。
【解決手段】基体上にソースガスを供給Ｓ１して、ＡＬＤ法により金属窒化膜を３ｎｍ以下の膜厚で堆積Ｓ２，Ｓ３，Ｓ４し、金属窒化膜を酸化Ｓ５，Ｓ６して金属酸化膜を形成する工程を複数回繰り返して、基体上に、金属酸化膜からなる積層膜を形成する。これにより電極とキャパシタ用絶縁膜（金属酸化膜）との間に発生する気泡状の剥がれを防止することができる。 （もっと読む）

【課題】リーク電流の増加が抑制されたキャパシタを形成可能な半導体装置の製造方法を提供する。
【解決手段】基板上に第１絶縁膜と第２絶縁膜とを順次形成する工程と、第２絶縁膜を貫いて第１絶縁膜内に達する孔部を形成する工程と、孔部の底部及び側面を覆うとともに断面視で凹字型の形状を有する電極を形成する工程と、電極上及び第２絶縁膜上に、電極の上面の一部から第２絶縁膜の上面の一部にかけて開口を有するマスクを形成する工程と、マスクを用いてドライエッチングを行い、開口から露出する第２絶縁膜を除去して第２絶縁膜に開口部を形成すると共に、開口から露出する電極の上部の一部を掘削して電極の上部に切り欠き部を形成する工程と、切り欠き部の端部の少なくとも一部を等方性エッチングにより削る工程とを備える半導体装置の製造方法を採用する。 （もっと読む）

【課題】微細加工技術の進展に対応可能であって、設計自由度が高く、かつ効率よく容量素子を形成することが可能な半導体装置を提供すること。
【解決手段】本発明に係る半導体装置１は、半導体基板２の上方に形成された配線層Ｍ１と、平面視上の形状が粒状に配設され、上方側において配線層Ｍ１と接続されるように当該配線層Ｍ１から下層方向に延在し、かつ第１電極からなるコンタクトプラグ１０（Ａ）と第２電極からなるコンタクトプラグ１０（Ｂ）とを備え、隣接する第１電極からなるコンタクトプラグ１０（Ａ）と、第２電極からなるコンタクトプラグ１０（Ｂ）間において、容量を形成するようにした容量素子領域Ｒｂを具備する。また、容量電極の取り出し口となる配線層を、異なる配線層により構成する。 （もっと読む）