【課題】筒状形状の容量を高容量にするとともに、下部電極に高抵抗領域が形成されるのを防ぐ半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体装置１００は、筒状形状に形成された容量１３０を含む。半導体装置１００は、基板１０２上に形成された絶縁膜１０４，１０６，１０８，１１０と、絶縁膜１０４，１０６，１０８，１１０に設けられた凹部内の底部には形成されず側壁に選択的に形成された第１の金属膜１３２、および凹部内の底部上および側壁の第１の金属膜１３２上に形成された第２の金属膜１３４を含み、筒状形状に形成された下部電極１３１と、下部電極１３１上に形成された容量膜１３６と、容量膜１３６上に形成された上部電極１３８とを含む。 （もっと読む）

【課題】本発明は、リーク電流が小さく、かつ容量の大きい容量絶縁膜を有するキャパシタを備えた半導体装置の製造方法を提供することを課題とする。
【解決手段】容量絶縁膜形成工程は、下部電極が形成された半導体基板を成膜装置内に設置する工程と、半導体基板の温度を第１の温度に保持する第１の温度調整工程と、下部電極を覆うように、第１の温度に保持された半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、半導体基板を第２の温度に保持する第２の温度調整工程と、第１の絶縁膜の表面を覆うように、第２の温度に保持された半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、第１の温度調整工程、第１の成膜工程、第２の温度調整工程、第２の温度調整工程、及び第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、を含む。 （もっと読む）

【課題】比誘電率が高く、リーク耐圧に優れた容量絶縁膜を用いたキャパシタを提供する。
【解決手段】下部電極１と、下部電極１上の容量絶縁膜２と、容量絶縁膜２上の上部電極３とを備えるキャパシタにおいて、容量絶縁膜２として、ＴｉＯ_２膜にＺｒ又はＡｌが（Ｚｒ又はＡｌ）／（（Ｚｒ又はＡｌ）＋Ｔｉ）で表される原子数比で４０％以下の濃度で均等に分布して添加された膜を使用する。 （もっと読む）

【課題】リーク電流の低減と静電容量の増加の両立を実現するキャパシタ素子とキャパシタ素子の製造方法および半導体装置を提供する。
【解決手段】本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。 （もっと読む）

【課題】埋立ビットラインを有する半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置及びその製造方法が開示される。垂直ピラートランジスタは、基板上に形成され、下部と上部を有する本体、本体の上部に配置されるソース／ドレインノード、そして、本体の下部に配置されるドレイン／ソースノードを含む。半導体装置は、少なくとも本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットライン及び前記本体の上部を部分的に包むワードラインを備える。 （もっと読む）

【課題】配線とコンタクトプラグの短絡を効果的に防止する。
【解決手段】半導体装置の製造方法は、隣り合う配線の間に位置する層間絶縁膜内に、配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する。次に、（ｉ）配線の露出した側面が、第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と実質的に同一面となるか、又は（ｉｉ）第１のコンタクトホールの内壁側面において配線の露出した側面が窪んだ凹形状が形成されるように、露出した前記配線の一部を除去する。この後、コンタクトホールの内壁側面上にサイドウォール膜を形成後、コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する。 （もっと読む）

【課題】高アスペクト比を有する下部電極を備えたキャパシタを提供する。
【解決手段】本発明の半導体装置の製造方法は、第１キャパシタホール１２１内壁にクラウン形状の第１電極１５１を形成する工程と、第１キャパシタホール１２１に連通する第２キャパシタホール１８１を上層の絶縁膜に形成する工程と、第２キャパシタホール内壁に第２電極膜１９１を形成し、第２キャパシタホールの底部の第２電極膜を除去して第２電極２０１を形成することで、第１電極の内壁面と第２電極の内壁面とを連続させる工程を有する。 （もっと読む）

【課題】電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置を提供すること。
【解決手段】構造的安全性及び電気的特性が改善された電極構造体を有するキャパシタとそのような電極構造体が適用された半導体装置が開示される。電極構造体は絶縁層を有する基板、絶縁層を埋め立てる金属を含む第１導電パターン、第１導電パターンから延びて金属酸化物を含む第２導電パターン、そして第２導電パターン上に配置される第３導電パターンを含むことができる。写真エッチング工程を利用せずに簡単な工程で要求されるレベルの電気的な特性と集積度を確保することのできるキャパシタと半導体装置を実現することができる。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。 （もっと読む）

【課題】本発明は補償容量部を設けたＤＲＡＭなどの半導体装置に関する。
【解決手段】本発明は、半導体基板の一面に形成された主トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、その両側にソース／ドレイン領域が形成されてなる主トランジスタ構造と、半導体基板の一面に形成された副トレンチ溝内に、ゲート絶縁膜を介しゲート電極が形成され、その両側にソース／ドレイン領域が形成されてなる補償容量用トランジスタ構造とが半導体基板に個々に形成され、主トランジスタ構造の主トレンチ溝の延在方向と補償容量用トランジスタ構造の副トレンチ溝の延在方向が平面視的に交差する方向に設定され、補償容量用トランジスタ構造のゲート絶縁膜周囲のチャネル領域に不純物拡散領域が形成されて補償容量トランジスタ構造の閾値電圧が主トランジスタ構造の閾値電圧より低くされてなることを特徴とする。 （もっと読む）

【課題】第１の溝を埋め込み特性に優れたＳＯＤ膜で埋め込むことで、ショートの発生を抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】第１の溝１７に第１のＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を埋め込み、第１のＳＯＤ膜を高温で改質させることで第１の絶縁膜４５を形成し、第１の絶縁膜４５上に位置する部分の第１の溝１７に、第１のＳＯＤ膜と同じ材料よりなる第２のＳＯＤ膜４６を埋め込み、第１のＳＯＤ膜を改質させる温度よりも低い温度で、第２のＳＯＤ膜４６を改質させることで、第２の絶縁膜２７を形成し、その後、ウエットエッチングにより第１の絶縁膜４５を除去する。 （もっと読む）

【課題】ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をＭとし、メモリ回路を構成する配線を有する配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層の配線層にわたって、容量素子１５０が設けられている。 （もっと読む）

【課題】製造コストを増加させることなく、高アスペクト比のキャパシタ下部電極を保持するサポート膜構造を提供する。
【解決手段】サポート膜で保持された下部電極４０を備えるキャパシタを複数含む半導体装置であって、前記サポート膜は、前記下部電極の高さ方向に複数層（例えば、１６及び２０の２層）形成され、各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする。 （もっと読む）

【課題】素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に発生するボイドなどの埋め込み不良を防止する。
【解決手段】素子分離膜８によって区画された素子形成領域１０ａが、第1帯部１４１と第２帯部１４２と複数の素子形成部１ａとを有し、複数の素子形成部１ａは、第1帯部側の端部と第1帯部とが接続された複数の第１接続形成部１０ｂと、第1帯部側の端部と第1帯部とが離間して配置された複数の第１離間形成部１０ｄと、第２帯部側の端部と第２帯部とが接続された複数の第２接続形成部１０ｃと、第２帯部側の端部と第２帯部とが離間して配置された複数の第２離間形成部１０ｅとを含み、隣接する第１接続形成部１０ｂの間に第１離間形成部１０ｄが配置されているとともに、隣接する第２接続形成部１０ｃの間に第２離間形成部１０ｅが配置されている半導体装置とする。 （もっと読む）

【課題】メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減した半導体装置とその製造方法の提供。
【解決手段】本発明の半導体装置の製造方法は、メモリセル領域に縦型ＭＯＳトランジスタを、周辺回路領域にプレーナ型ＭＯＳトランジスタを形成し、前記縦型ＭＯＳトランジスタ上に深孔型立体キャパシタ素子１０を形成する第１工程と、キャパシタ素子１０上にメモリセル領域全体を覆うようにキャパシタ上部電極層３１を形成し、前記メモリセル領域の上面の位置を、前記周辺回路領域の上面の位置よりも高く設定する第２工程と、前記周辺回路領域に第２コンタクトプラグ３５を形成する第３工程と、前記メモリセル領域のキャパシタ上部電極層３１上にセル部上部配線３８を形成し、前記周辺回路領域に第２コンタクトプラグ３５と接続し、セル部上部配線３８よりも鉛直方向の膜厚が厚い周辺部上部配線３９を形成する第４工程とを備える。 （もっと読む）

【課題】アスペクト比の高い電極を上下に接続して、静電容量の大きいキャパシタを形成する際、電極間の剥離を防止し、電極の倒壊を抑制する。
【解決手段】導電膜を外壁に有する下部電極３０と、該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極とを有するキャパシタにおいて、下部電極は少なくとも２層の積層構造であって、該積層構造は、下層側電極１８に設けた掘り込み部に上層側電極２２の底部が埋め込まれた構造であるキャパシタ。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】第１の領域中の層間絶縁膜を湿式エッチングにより除去する際に、使用する薬液が第２の領域に浸透することを防止する。これにより、第２の領域の特性の劣化がない、高性能の半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた第２の領域と、を有する半導体装置。第１の領域は、導電性を有する第１の膜によって構成された第１の電極を有する。第1の領域中の第１の電極の表面は、第２の膜で覆われていない。ガードリングは、凹状の溝の内壁を覆う第１の膜と、凹状の溝の内部において少なくとも第１の膜の表面の一部を覆う絶縁性の第２の膜を有する。 （もっと読む）

【課題】キャパシタ容量の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置は、上部電極膜（上部電極膜１１４、上部電極膜１１６）と下部電極膜１１０との間に容量絶縁膜１１２が設けられた容量素子を備え、下部電極膜１１０は、少なくとも容量絶縁膜１１２と接する部分に、多結晶窒化チタンを有する。 （もっと読む）

【課題】層間絶縁膜を除去するエッチング中に、異常エッチングを防止する。エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止する。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。 （もっと読む）