半導体装置の製造方法
【課題】本発明は、リーク電流が小さく、かつ容量の大きい容量絶縁膜を有するキャパシタを備えた半導体装置の製造方法を提供することを課題とする。
【解決手段】容量絶縁膜形成工程は、下部電極が形成された半導体基板を成膜装置内に設置する工程と、半導体基板の温度を第１の温度に保持する第１の温度調整工程と、下部電極を覆うように、第１の温度に保持された半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、半導体基板を第２の温度に保持する第２の温度調整工程と、第１の絶縁膜の表面を覆うように、第２の温度に保持された半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、第１の温度調整工程、第１の成膜工程、第２の温度調整工程、第２の温度調整工程、及び第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、を含む。
【解決手段】容量絶縁膜形成工程は、下部電極が形成された半導体基板を成膜装置内に設置する工程と、半導体基板の温度を第１の温度に保持する第１の温度調整工程と、下部電極を覆うように、第１の温度に保持された半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、半導体基板を第２の温度に保持する第２の温度調整工程と、第１の絶縁膜の表面を覆うように、第２の温度に保持された半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、第１の温度調整工程、第１の成膜工程、第２の温度調整工程、第２の温度調整工程、及び第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、キャパシタを有する。このキャパシタは、下部電極膜と、容量絶縁膜と、上部電極膜とが順次積層された構成とされている。
容量絶縁膜としては、リーク電流が小さく、かつ誘電率の高い絶縁膜が好ましい。しかしながら、半導体装置の微細化に伴い、１種類の絶縁膜で、上記２つの特性を満たすことが困難となってきた。
そのため、容量絶縁膜としては、特許文献１に記載されているように、リーク電流の小さい第１の絶縁膜と、誘電率の高い第２の絶縁膜とをＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により交互に積層した積層膜が用いられている。
具体的には、第１の絶縁膜に酸化アルミニウムを、第２の絶縁膜に酸化ハフニウムを用いて、１層ずつ各々交互に成膜して積層する膜構造が記載されている。また、各絶縁膜を複数層ずつ連続形成した多層膜を各々繰り返し積層する構造についても記載されている。さらに絶縁膜としては、酸化アルミニウム、酸化ハフニウムの他、酸化イットリウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタンなどを用いることができる、と記載されている。
ところで、配線の最小ピッチが１３０ｎｍ以下のＤＲＡＭでは、大きな容量を得るために、キャパシタを立体的な構造にする必要がある。そのため、アスペクト比の高い孔にキャパシタを形成している。
このようなアスペクト比の高い孔の内部（特に、孔の底部）に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、均一な厚さとされ、良好な膜質とされた容量絶縁膜を形成することは困難である。そのため、容量絶縁膜の形成には、厚さの制御に優れたＡＬＤ法が用いられる（例えば、特許文献２参照。）。
ＡＬＤ法では、加熱により所定の温度とされた半導体基板に対して成膜を行う。ＡＬＤ法による成膜を行う成膜装置には、複数の半導体基板に対して一括して成膜可能なバッチ式成膜装置がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−００５００６号公報
【特許文献２】特開２００８−１６６８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者は、上記特許文献１に具体例として記載されている酸化アルミニウムと酸化ハフニウムの交互積層膜について、特性評価を試みるために成膜実験を重ねたが、酸化ハフニウムの成膜時に成膜チャンバー自体が酸化ハフニウムからなる反応生成物によって著しく汚染されクリーニングが容易ではない問題や酸化ハフニウムを形成した半導体基板を他の処理装置で処理すると処理装置が酸化ハフニウムで汚染されてしまう問題などが発覚し、処理装置台数を増加せざるを得ないなどの実用上の問題が大きいことが明らかとなった。
【課題を解決するための手段】
【０００５】
本願発明者は、各種材料を鋭意検討した結果、上記実用上の問題を回避でき、且つ、より大きな誘電率を得ることができる絶縁膜として酸化アルミニウム膜と酸化ジルコニウム膜を選択するに至った。しかし、これらの絶縁膜を同一の装置で成膜した積層膜ではリーク電流を許容可能な範囲に抑制できないことが明らかとなった。その原因を明らかにするために、各々の絶縁膜について個別に特性評価を進めた結果、酸化アルミニウム膜と酸化ジルコニウム膜では最適成膜温度が異なった範囲にあることが判明した。
したがって、同一の温度で両者を積層成膜した場合には、どちらかの膜がリーク電流の低減と誘電率の向上の２つの要求を満たす状態にはなっていないことが明らかとなった。
その結果、本願発明者は、同一装置で酸化アルミニウム膜と酸化ジルコニウム膜を積層して積層絶縁膜を形成する方法において、各々の絶縁膜に最適な成膜温度に調整した後、対応する絶縁膜を形成して積層することに想到した。
すなわち、本発明の一観点によれば、半導体基板上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを備えた半導体装置の製造方法であって、前記半導体基板上に、前記下部電極を形成する下部電極形成工程と、前記下部電極が形成された前記半導体基板を成膜装置内に設置する半導体基板設置工程と、前記半導体基板の温度を前記第１の温度に保持する第１の温度調整工程と、前記下部電極を覆うように、前記第１の温度に保持された前記半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、前記第１の絶縁膜成膜工程後、前記半導体基板を第２の温度に保持する第２の温度調整工程と、前記第１の絶縁膜の表面を覆うように、前記第２の温度に保持された前記半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、前記第１の温度調整工程、前記第１の成膜工程、前記第２の温度調整工程、及び前記第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、前記容量絶縁膜が形成された前記半導体基板を前記成膜装置から取り出す半導体基板取出工程と、前記容量絶縁膜を覆うように、前記上部電極を形成する上部電極形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明の半導体装置の製造方法によれば、容量絶縁膜を構成する酸化アルミニウム膜と酸化ジルコニウム膜からなる積層膜の成膜において、各々最適な成膜温度で膜形成が行なわれるので、酸化アルミニウム膜および酸化ジルコニウム膜のいずれもリーク電流の低減および容量の増加に寄与することができ、ＤＲＡＭのキャパシタを構成する容量絶縁膜としての信頼性を確保することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施の形態に係る半導体装置の断面模式図である。
【図２】図１に示す領域Ｃに対応する部分の第１の構成例のキャパシタを拡大した断面模式図である。
【図３】図２と同様に、図１の領域Ｃに対応する部分の第２の構成例のキャパシタを拡大した断面模式図である。
【図４】容量絶縁膜を形成する際に使用する成膜装置の概略構成を示す断面図である。
【図５】本実施の形態の容量絶縁膜形成工程のフローチャートを示す図（その１）である。
【図６】本実施の形態の容量絶縁膜形成工程のフローチャートを示す図（その２）である。
【図７】酸化アルミニウム膜の成膜工程を説明するための図ある。
【図８】酸化ジルコニウム膜の成膜工程を説明するための図である。
【図９】図９（ａ）は、図２に示す容量絶縁膜を形成する際の処理シーケンスを示す図であり、図９（ｂ）は、図３に示す容量絶縁膜を形成する際の処理シーケンスを示す図である。
【図１０】酸化アルミニウム膜の最適な温度範囲の根拠となる、酸化アルミニウム膜が形成された半導体基板の相対的な反り量と酸化アルミニウム膜の成膜温度との関係、及び酸化アルミニウム膜の容量の増加率と酸化アルミニウム膜の成膜温度との関係を示す図である。
【図１１】一度の成膜処理により形成可能な酸化アルミニウム膜の厚さと成膜温度との関係を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【０００９】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の断面模式図である。図１では、半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の断面模式図を例に挙げて示す。
【００１０】
図１を参照するに、本実施の形態の半導体装置１０は、メモリセル領域Ａと、周辺回路領域Ｂとを備えると共に、半導体基板１１と、素子分離領域１２と、不純物拡散領域１３と、ゲート絶縁膜１４と、ゲート電極１５，１６と、第１のエッチング用マスク膜１７と、サイドウォール１８と、第１の絶縁膜２１、第１のコンタクトプラグ２２，２３と、第２の絶縁膜２４と、第２のコンタクトプラグ２５，２６と、ビット線２８，２９と、第２のエッチング用マスク膜３１と、サイドウォール３２と、第３の絶縁膜３３と、第３のコンタクトプラグ３４と、容量コンタクトパッド３５と、エッチング用ストッパー膜３７と、第４の絶縁膜３８と、第１のサポート膜４１と、第５の絶縁膜４２と、第２のサポート膜４３と、キャパシタ４５と、第６の絶縁膜４７と、第４のコンタクトプラグ４８，４９と、配線５１と、第３のエッチング用マスク膜５２と、第７の絶縁膜５３とを有する。
【００１１】
半導体基板１１は、板状とされた単結晶基板であり、素子分離領域１２が形成される第１の溝と、ゲート絶縁膜１４及びゲート電極１６が形成される第２の溝とを有する。半導体基板１１としては、例えば、シリコン基板を用いることができる。
素子分離領域１２は、半導体基板１１に形成された第１の溝に埋め込まれている。素子分離領域１２は、酸化シリコン膜（ＳｉＯ２膜）により構成されている。
不純物拡散領域１３は、半導体基板１１の表面１１ａ側に形成されている。不純物拡散領域１３は、トランジスタのソース／ドレイン領域として機能する領域である。不純物拡散領域１３は、半導体基板１１の表面１１ａに不純物をイオン注入することで形成される。
【００１２】
ゲート絶縁膜１４は、ゲート電極１５の形成領域に対応する部分の半導体基板１１の表面１１ａ、及び半導体基板１１に形成された第２の溝に設けられている。
ゲート電極１５は、半導体基板１１の表面１１ａに形成されたゲート絶縁膜１４上に設けられている。ゲート電極１６は、半導体基板１１の表面１１ａより上に突出するゲート電極１５に接続すると共に、半導体基板１１の内部に埋め込まれるように、ゲート絶縁膜１４が形成された半導体基板１１の第２の溝に設けられている。ゲート電極１５，１６の材料としては、例えば、ポリシリコンを用いることができる。
【００１３】
第１のエッチング用マスク膜１７は、ゲート電極１５，１６上に設けられている。第１のエッチング用マスク膜１７は、異方性エッチングにより、ゲート電極１５，１６の母材となるポリシリコン膜をパターニングする際のエッチング用マスクとして機能する膜である。
サイドウォール１８は、ゲート絶縁膜１４、ゲート電極１５，１６、及び第１のエッチング用マスク膜１７の側面を覆うように設けられている。
【００１４】
第１の絶縁膜２１は、第１のエッチング用マスク膜１７及びサイドウォール１８を覆うように、半導体基板１１の表面１１ａ、素子分離領域１２の上面、及び不純物拡散層１３の上面に設けられている。第１の絶縁膜２１としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第１のコンタクトプラグ２２は、メモリセル領域Ａに設けられている。第１のコンタクトプラグ２２は、ゲート電極１６間に配置された部分の第１の絶縁膜２１を貫通するように配置されている。第１のコンタクトプラグ２２の下端は、不純物拡散領域１３と接触している。また、第１のコンタクトプラグ２２の上端は、ビット線２９と電気的に接続されている。
第１のコンタクトプラグ２３は、同じくメモリセル領域Ａに設けられており、キャパシタ４５と電気的に接続されている。
【００１５】
第２の絶縁膜２４は、第１のコンタクトプラグ２２，２３が形成された第１の絶縁膜２１上に設けられている。第２の絶縁膜２４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第２のコンタクトプラグ２５は、周辺回路領域Ｂに形成された不純物拡散領域１３上に位置する部分の第１及び第２の絶縁膜２１，２４を貫通するように設けられている。第２のコンタクトプラグ２５の下端は、不純物拡散領域１３と接触している。
第２のコンタクトプラグ２６は、第１のコンタクトプラグ２２上に位置する部分の第２の絶縁膜２４を貫通するように設けられている。
【００１６】
ビット線２８は、周辺回路領域Ｂに形成された部分の第２の絶縁膜２４上に形成されている。ビット線２８は、第２のコンタクトプラグ２５の上端と接続されている。
ビット線２９は、メモリセル領域Ａに形成された部分の第２の絶縁膜２４上に形成されている。ビット線２９は、第１のコンタクトプラグ２２の上端と接続されている。
第２のエッチング用マスク膜３１は、ビット線２８，２９上に設けられている。第２のエッチング用マスク膜３１は、異方性エッチングにより、ビット線２８，２９の母材となる導電膜をパターニングする際のエッチング用マスクとして機能する膜である。
サイドウォール３２は、ビット線２８，２９及び第２のエッチング用マスク膜３１の側面を覆うように設けられている。
【００１７】
第３の絶縁膜３３は、第２のエッチング用マスク膜３１及びサイドウォール３２を覆うように、第２の絶縁膜２４上に設けられている。第３の絶縁膜３３としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第３のコンタクトプラグ３４は、第１のコンタクトプラグ２３上に位置する部分の第２及び第３の絶縁膜２４，３３を貫通するように設けられている。第３のコンタクトプラグ３４の下端は、第１のコンタクトプラグ２３の上端と接続されている。
容量コンタクトパッド３５は、メモリセル領域Ａに対応する部分の第３の絶縁膜３３上に設けられている。容量コンタクトパッド３５は、第３の絶縁膜３３を介して、半導体基板１１に設けられた導体である。容量コンタクトパッド３５は、第３のコンタクトプラグ３４の上端と接続されている。
【００１８】
エッチング用ストッパー膜３７は、容量コンタクトパッド３５が形成された第３の絶縁膜３３上を覆うように設けられている。エッチング用ストッパー膜３７は、ウエットエッチングにより、メモリセル領域Ａに対応する部分の第４の絶縁膜３８に、キャパシタ４５を構成する後述する容量絶縁膜５７及び上部電極５８を配置するための空間を形成する際、下地の第３の絶縁膜３３がエッチングされないように、第３の絶縁膜３３を保護するためのストッパー膜として機能する膜である。
【００１９】
第４の絶縁膜３８は、エッチング用ストッパー膜３７上に設けられている。第４の絶縁膜３８としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第１のサポート膜４１は、第４の絶縁膜３８上に設けられている。第１のサポート膜４１は、キャパシタ４５を構成する後述する複数の第１の下部電極５５の上部側面を接続している。これにより、第１のサポート膜４１は、複数の第１の下部電極５５を形成後、メモリセル領域Ａに対応する部分の第４の絶縁膜３８をウエットエッチングした際に、複数の第１の下部電極５５が倒れることを防止するための膜である。第１のサポート膜４１としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００２０】
第５の絶縁膜４２は、第１のサポート膜４１を覆うように、第４の絶縁膜３８上に設けられている。第５の絶縁膜４２としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第２のサポート膜４３は、第５の絶縁膜４２上に設けられている。第２のサポート膜４３は、キャパシタ４５を構成する後述する複数の第２の下部電極５６の上部側面を接続している。これにより、第２のサポート膜４３は、複数の第２の下部電極５６を形成後、メモリセル領域Ａに対応する部分の第５の絶縁膜４２をウエットエッチングした際に、複数の第２の下部電極５６が倒れることを防止するための膜である。第２のサポート膜４３としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００２１】
キャパシタ４５は、メモリセル領域Ａに対応する部分のエッチング用ストッパー膜３７、第４の絶縁膜３８、第１のサポート膜４１、第５の絶縁膜４２、及び第２のサポート膜４３を貫通するように配置されている。
キャパシタ４５は、複数の第１の下部電極５５と、複数の第２の下部電極５６と、容量絶縁膜５７と、上部電極５８とを有する。
【００２２】
第１の下部電極５５は、容量コンタクトパッド３５上に位置する部分の第４の絶縁膜３８及び第２のサポート膜４１を貫通するように設けられている。第１の下部電極５５の下端は、容量コンタクトパッド３５と接続されている。これにより、第１の下部電極５５は、容量コンタクトパッド３５と電気的に接続されている。
第２の下部電極５６は、第１の下部電極５５上に位置する部分の第５の絶縁膜４２及び第２のサポート膜４３を貫通するように設けられている。つまり、第２の下部電極５６は、第１の下部電極５５上に積み重ねられている。第２の下部電極５６の下端は、第１の下部電極５５の上端と接続されている。これにより、第２の下部電極５６は、第１の下部電極５５と電気的に接続されている。
【００２３】
容量絶縁膜５７は、エッチング用ストッパー膜３７の上面、第１のサポート膜４１の上下面、第２のサポート膜４３の上下面、第１の下部電極５５の側面、及び第２の下部電極５６の上面及び側面を覆うように設けられている。
【００２４】
図２は、図１に示す領域Ｃに対応する部分のキャパシタを拡大した断面模式図である。図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
ここで、図２を参照して容量絶縁膜５７の第１の構成例について説明する。
図２を参照するに、容量絶縁膜５７は、酸化アルミニウム膜（Ａｌ２Ｏ３膜）により構成された第１の絶縁膜６１と、酸化ジルコニウム膜（ＺｒＯ２膜）により構成された第２の絶縁膜６２とを交互に複数積層し、最後に酸化アルミニウム膜により構成された第１の絶縁膜６１が積層された構成とされている。すなわち、第１の絶縁膜６２は単層の酸化アルミニウム膜であり、第２の絶縁膜６２は５層に積層された酸化ジルコニウム膜である。
従来技術において、酸化ジルコニウム膜を第２の絶縁膜６２の合算膜厚と同じ膜厚の単層膜で構成した場合、酸化ジルコニウム膜が結晶化すると、酸化ジルコニウム膜の結晶粒の界面に沿ってリーク電流が発生し、これに伴いキャパシタ４５に蓄えられた電荷が漏洩するため、半導体装置１０のメモリ特性が低下してしまう。
しかし、本実施の形態の容量絶縁膜５７は、酸化ジルコニウム膜からなる第２の絶縁膜６２の間に、酸化アルミニウム膜よりなる第１の絶縁膜６１を介在させる構成としているので、酸化ジルコニウム膜の結晶化を抑制してリーク電流の増大を防止することができる。
【００２５】
第１の絶縁膜６１は、一度の成膜処理により形成された単層の絶縁膜である。前述のように、本願においては、第１の絶縁膜６１を、第１の温度である２５０〜２８５℃の温度範囲で成膜することを特徴とする。
上記第１の温度とは、リーク電流が小さく、且つ最も大きな容量（誘電率）が得られる酸化アルミニウム膜の最適な成膜温度である。また、この結果得られる酸化アルミニウム膜のリーク電流レベルは、酸化ジルコニウム膜のリーク電流レベルよりも低くなる。したがって、酸化アルミニウム膜により構成された第１の絶縁膜６１のリーク電流レベルが容量絶縁膜全体としてのリーク電流レベル低減に寄与することとなる。
また、上記２５０〜２８５℃という温度は、後述するように、第１の絶縁膜６１に起因する半導体基板１１の反りを許容範囲内にするための最適な温度でもある。なお、この点については、後に図１０及び図１１を参照して詳述する。
上記成膜温度範囲で成膜することにより、酸化アルミニウム膜の誘電率は、９程度にすることができる。第１の絶縁膜６１の厚さは、例えば、０．１ｎｍとすることができる。
【００２６】
一方、酸化ジルコニウム膜からなる第２の絶縁膜６２は、５回の成膜処理により形成された５層の絶縁膜で構成されている。
前述のように、本願においては、酸化ジルコニウム膜を、第２の温度である２１０〜２２０℃の温度範囲で成膜することを特徴とする。
上記第２の温度とは、リーク電流がより小さく、且つ最も大きな容量（誘電率）が得られる酸化ジルコニウム膜の最適な成膜温度である。また、この結果得られる酸化ジルコニウム膜の容量は、酸化アルミニウム膜の容量よりも大きくなる。したがって、酸化ジルコニウム膜の容量が容量絶縁膜５７全体としての容量増大に寄与することとなる。酸化ジルコニウム膜からなる第２の絶縁膜６２の誘電率は、４０程度にすることができる。
第２の絶縁膜６２の厚さは、例えば、０．７ｎｍにすることができる。
図２に示した容量絶縁膜５７は、２５０〜２８５℃の温度範囲で成膜された単層の酸化アルミニウム膜の上に、２１０〜２２０℃の温度範囲で成膜された５層の酸化ジルコニウム膜を設ける構成を１積層単位として、例えば９回繰り返して９積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成とすることができる。
この場合、容量絶縁膜５７は、１０層の酸化アルミニウム膜と、４５層の酸化ジルコニウム膜で構成され、５層の酸化ジルコニウム膜毎に単層の酸化アルミニウム膜が周期的に介在する構成となる。また、酸化アルミニウム膜の合計膜厚は０．１×１０＝１ｎｍとなり、酸化ジルコニウム膜の合計膜厚は０．７×９＝６．３ｎｍとなる。
【００２７】
次に、図３を参照して容量絶縁膜５７の第２の構成例について説明する。
図３は、図２と同様に、図１の領域Ｃに対応する部分の第２の構成例のキャパシタを拡大した断面模式図である。図３において、図２に示す構造体と同一構成部分には同一符号を付す。
図３に示したキャパシタ６５は、図２に示すキャパシタ４５に設けられた容量絶縁膜５７の替わりに、容量絶縁膜６６を備えた以外は、キャパシタ４５と同様な構成とされている。
キャパシタ６５は、複数の第１の絶縁膜６７と、複数の第２の絶縁膜６８と、１層の酸化アルミニウム膜よりなる第１の絶縁膜６１とを備え、第１の絶縁膜６７と第２の絶縁膜６８とが交互に積層され、複数の第２の絶縁膜６８のうち、最後に形成された第２の絶縁膜６８の表面を覆うように、第１の絶縁膜６１が配置された構成とされている。
キャパシタ６５が図２に示した容量絶縁膜５７と異なる点は、第１の絶縁膜６７が１層の酸化アルミニウム膜を積層することで形成される点にある。
【００２８】
容量絶縁膜６６においては、第１の絶縁膜６７は３層の酸化アルミニウム膜で構成され、第２の絶縁膜６８は１５層の酸化ジルコニウム膜で構成されている。
すなわち、２５０〜２８５℃の温度範囲で成膜された３層の酸化アルミニウム膜の上に、２１０〜２２０℃の温度範囲で成膜された５層の酸化ジルコニウム膜を設ける構成を１積層単位としている。さらに、この１積層単位を３回繰り返して３積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成としている。
この場合、容量絶縁膜６６は、図２に示した容量絶縁膜５７と同じく１０層の酸化アルミニウム膜と、４５層の酸化ジルコニウム膜で構成され、１５層の酸化ジルコニウム膜毎に３層の酸化アルミニウム膜が周期的に介在する構成となる。したがって、容量絶縁膜６６は、合計１０層の酸化アルミニウム膜と合計４５層の酸化ジルコニウム膜で構成される。
容量絶縁膜６６を構成する４層の酸化アルミニウム膜からなる第１の絶縁膜６７の厚さの合計値は、容量絶縁膜５７を構成する１０層の酸化アルミニウム膜の厚さの合計値と同じである。また、容量絶縁膜６６を構成する３層の酸化ジルコニウム膜からなる第２の絶縁膜６８の厚さの合計値は、容量絶縁膜５７を構成する９層の第２の積層膜６２の厚さの合計値と同じである。
言い換えれば、容量絶縁膜６６を構成する酸化アルミニウム膜の合計の厚さは、容量絶縁膜５７を構成する酸化アルミニウム膜の合計の厚さに等しく、かつ容量絶縁膜６６を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜５７を構成する酸化ジルコニウム膜６２の合計の厚さと等しい。
つまり、容量絶縁膜６６は、リーク電流の大きさ、及び誘電率の高さにおいて、容量絶縁膜５７と同じ性能を有する絶縁膜である。
【００２９】
第１の絶縁膜６７は、先に説明した第１の絶縁膜６１が３層積層された構成とされている。言い換えれば、第１の絶縁膜６７は、１層の酸化アルミニウム膜を３回成膜することにより形成された３層の絶縁膜である。第１の絶縁膜６７の厚さは、例えば、０．３ｎｍとすることができる。
なお、第１の絶縁膜６７の厚さは、０．２〜０．４ｎｍの範囲内であればよく、上記数値に限定されない。
【００３０】
第２の絶縁膜６８は、図２に示す第２の絶縁膜６２が３層積層された構成とされている。言い換えれば、第２の絶縁膜６８は、１５層の酸化ジルコニウム膜が積層された構成とされている。つまり、第２の絶縁膜６２は、酸化ジルコニウム膜を１５回成膜することで形成される１５層の絶縁膜である。第２の絶縁膜６８の厚さは、例えば、２．１ｎｍとすることができる。
なお、第２の絶縁膜６８の厚さは、１．０〜３．０ｎｍの範囲内であればよく、上記数値に限定されな
このように、キャパシタ６５を構成する第１の絶縁膜６７及び第２の絶縁膜６８の厚さを厚くして、第１の絶縁膜６７及び第２の絶縁膜６８を積層させる数を、キャパシタ４５を構成する第１の絶縁膜６１及び第２の絶縁膜６２が積層される数よりも少なくしても容量絶縁膜５７，６６の特性に差はない。
【００３１】
次に、図１を参照して、上部電極５８について説明する。
上部電極５８は、第１の下部電極５５間、及び第２の下部電極５６間に配置された容量絶縁膜５７により囲まれた空間（図示せず）を充填すると共に、第２のサポート膜４３上及び第２の下部電極５６の上端に配置された容量絶縁膜５７上に設けられている。上部電極５８は、複数の第１及び第２の下部電極５５，５６に対して共通の電極である。上部電極５８を構成する金属膜は、例えば、ＴｉＮ膜を含んだ構成とされている。
【００３２】
次いで、図１を参照して、第６の絶縁膜４７と、第４のコンタクトプラグ４８，４９と、配線５１と、第３のエッチング用マスク膜５２と、第７の絶縁膜５３とについて、順次説明する。
図１を参照するに、第６の絶縁膜４７は、第２のサポート膜４３及び上部電極５８を覆うように、第５の絶縁膜４２上に設けられている。第６の絶縁膜４７としては、例えば、ＳｉＯ２膜を用いることができる。
【００３３】
第４のコンタクトプラグ４８は、ビット線２８上に位置する部分の第２のエッチング用マスク膜３１、第３乃至第６の絶縁膜３３，３８，４２，４７、及びエッチング用ストッパー膜３７を貫通するように配置されている。第４のコンタクトプラグ４８の下端は、ビット線２８と接続されている。これにより、第４のコンタクトプラグ４８は、ビット線２８と電気的に接続されている。第４のコンタクトプラグ４８の上端は、第６の絶縁膜４７から露出されている。
【００３４】
第４のコンタクトプラグ４９は、上部電極５８上に位置する部分の第６の絶縁膜４７を貫通するように配置されている。第４のコンタクトプラグ４９の下端は、上部電極５８と接続されている。第４のコンタクトプラグ４９の上端は、第６の絶縁膜４７から露出されている。
【００３５】
配線５１は、第６の絶縁膜４７上に設けられている。配線５１は、第４のコンタクトプラグ４８，４９の上端と接続されている。
第３のエッチング用マスク膜５２は、配線５１上に設けられている。第３のエッチング用マスク膜５２は、配線５１の母材となる導電膜を異方性エッチングによりパターニングする際のマスクとなる膜である。
第７の絶縁膜５３は、配線５１及び第３のエッチング用マスク膜５２を覆うように、第６の絶縁膜４７上に設けられている。
【００３６】
ここで、図１を参照して、上記説明した半導体装置１０に設けられたキャパシタ４５の形成方法について簡単に説明する。ここでは、エッチング用ストッパー膜３７を形成する工程から説明を開始する。また、容量絶縁膜５７，６６の詳細な形成方法については、後述する。
【００３７】
始めに、容量コンタクトパッド３５を覆うように、エッチング用ストッパー膜３７（例えば、ＳｉＮ膜）を形成する。次いで、エッチング用ストッパー膜３７の上面を覆うように、第４の絶縁膜３８を形成する。
次いで、第４の絶縁膜３８上に、第１のサポート膜４１を形成する。このとき、第１のサポート膜４１には、複数の開口部（図示せず）を形成する。この複数の開口部は、第１の下部電極５５の形成領域に対応する部分の第１のサポート膜４１の下面、エッチング用ストッパー膜３７の上面、及び第１の下部電極５５の側面に、容量絶縁膜５７を形成する際に使用する。また、これら複数の開口部は、容量絶縁膜５７で囲まれた空間内に上部電極の母材となる金属膜を形成するための開口部としても機能する。
【００３８】
次いで、異方性エッチング（例えば、ドライエッチング）により、容量コンタクトパッド３５上に位置する部分のエッチング用ストッパー膜３７、第４の絶縁膜３８、及び第１のサポート膜４１を貫通する貫通孔（図示せず）を複数形成する。
次いで、複数の該貫通孔を金属膜で充填することで、第１の下部電極５５を複数形成する（第１の下部電極形成工程）。
次いで、周辺回路領域Ｂに対応する部分の第４の絶縁膜３８がエッチングされないように、その表面をホトレジスト等により保護した上で、サポート膜４１に形成された複数の開口部（図示せず）を介したウエットエッチングにより、第１の下部電極５５間に位置する部分の第４の絶縁膜３８を除去する。このとき、サポート膜４１により複数の第１の下部電極５５が支持されるため、ウエットエッチング後に複数の第１の下部電極５５が倒れることはない。第４の絶縁膜３８を除去した後、ホトレジストを除去する。
【００３９】
次いで、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ）により、第１の下部電極５５の形成領域に対応する部分の第１のサポート膜４１の下面、及びエッチング用ストッパー膜３７の上面と、第１の下部電極５５の側面とに容量絶縁膜５７を形成する（第１の容量絶縁膜形成工程）。
次いで、例えば、容量絶縁膜５７により囲まれた空間内に金属膜を埋め込むことで、上部電極５８を形成する（第１の上部電極形成工程）。
【００４０】
次いで、第１のサポート膜４１を覆うように、第５の絶縁膜４２と、複数の開口部４３ａを有した第２のサポート膜４３とを順次形成する。次いで、第５の絶縁膜４２及び第２のサポート膜４３に、第１の下部電極５５の上端面を露出する貫通孔を形成する。
次いで、該貫通孔に金属膜を埋め込むことで、第２の下部電極５６を形成する（第２の下部電極形成工程）。
上記説明した第１及び第２の下部電極形成工程が、下部電極形成工程に相当する工程である。
次いで、周辺回路領域Ｂに対応する部分の第５の絶縁膜４２がエッチングされないように、その表面をホトレジスト等により保護した上で、複数の開口部４３ａを介したウエットエッチングにより、第２の下部電極５６間に位置する部分の第５の絶縁膜４２を除去する。第５の絶縁膜４２を除去した後、ホトレジストを除去する。
【００４１】
次いで、ＡＬＤ法により、第２の下部電極５５の形成領域に対応する部分の第１のサポート膜４１の上面、及び第２のサポート膜４３の上下面と、第２の下部電極５５の側面とに容量絶縁膜５７を形成する（第２の容量絶縁膜形成工程）。
なお、第１及び第２の容量絶縁膜形成工程が、容量絶縁膜形成工程に相当する工程である。
次いで、例えば、容量絶縁膜５７により囲まれた空間内に金属膜を埋め込むことで、上部電極５８を形成する（第２の上部電極形成工程）。
なお、第１及び第２の上部電極形成工程が、上部電極形成工程に相当する工程である。
【００４２】
上記第１及び第２の下部電極形成工程、第１及び第２の容量絶縁膜形成工程、及び第１及び第２の上部電極形成工程を行うことで、第１及び第２の下部電極５５，５６、容量絶縁膜５７、及び上部電極５８を有するキャパシタ４５が形成される。
なお、上記キャパシタ４５の形成方法では、２回の成膜に分けて、容量絶縁膜５７及び上部電極５８を形成する場合を例に挙げて説明したが、１回の成膜により、容量絶縁膜５７及び上部電極５８を形成してもよい。
【００４３】
図４は、容量絶縁膜を形成する際に使用する成膜装置の概略構成を示す断面図である。
次に、ＡＬＤ法により、容量絶縁膜５７，６６を形成する際に使用する成膜装置７０の構成について説明する。
図４を参照するに、成膜装置７０は、ＡＬＤ成膜装置であり、反応室であるプロセスチャンバー７２（「チューブ」ともいう）と、筐体７３と、排気部７４と、ウェハボート７６と、駆動部７７と、ガス供給管７９と、ヒーター８１とを有する。
プロセスチャンバー７２は、複数の半導体基板１１を収容するウェハボート７６を配置可能な形状とされている。プロセスチャンバー７２の下端は、筐体７３の底部と接続されている。
【００４４】
筐体７３は、プロセスチャンバー７２を囲んでいる。筐体７３は、ガス供給管７９を通過させるための貫通穴、及び排気部７４を通過させるための貫通部を有する。
排気部７４は、プロセスチャンバー７２の上端と一体的に構成されている。排気部７４は、プロセスチャンバー７２内の空間と接続された排気口７４ａを有している。排気部７４は、排気口７４ａを介して、プロセスチャンバー７２内のガスをプロセスチャンバー７２の外部に排気する。
【００４５】
ウェハボート７６は、複数の半導体基板１１を収容しており、プロセスチャンバー７２内に配置されている。
駆動部７７は、筐体７３の底部に設けられている。駆動部７７は、ウェハボート７６が自転可能な状態で、ウェハボート７６と接続されている。
ガス供給管７９は、第１及び第２の原料ガスを供給する原料ガス供給管（図示せず）、第１及び第２の酸素ガスを供給する酸素ガス供給管（図示せず）、及びパージガス（例えば、窒素ガス）を供給するパージガス供給管（図示せず）等と接続されている。ガス供給管７９は、第１及び第２の原料ガス、第１及び第２の酸素ガス、及びパージガス等のプロセスガスをプロセスチャンバー７２内に供給するための供給管である。
プロセスチャンバー７２内に配置された部分のガス供給管７９は、ウェハボート７６とプロセスチャンバー７２の内壁との隙間に、直立するように配置されている。プロセスチャンバー７２内に配置された部分のガス供給管７９には、複数のガス供給穴（図示せず）が形成されている。
【００４６】
ガス供給管７９は、複数のガス供給穴から水平方向にプロセスガスを噴出することで、噴出されたプロセスガスを上下方向に配置された半導体基板１１間の隙間に移動させる。半導体基板１１間の隙間に移動したプロセスガスは、ヒーター８１の熱により反応し、半導体基板１１に薄膜として形成される。その後、プロセスガスは、排気部７４を介して、外部に排気される。
【００４７】
ヒーター８１は、プロセスチャンバー７２の外壁と筐体７３の内壁との間に配置されている。ヒーター８１は、ウェハボート７６に収容された複数の半導体基板１１を所定の温度に加熱するためのものである。
なお、成膜装置７０は、図示していない冷却機構を有してもよい。この冷却機構は、プロセスチャンバー７２の温度を下げるときに有効である。
【００４８】
図５及び図６は、本実施の形態の容量絶縁膜形成工程のフローチャートを示す図である。図７は、酸化アルミニウム膜の成膜工程を説明するための図であり、図８は、酸化ジルコニウム膜の成膜工程を説明するための図である。
なお、図５に示すＳ２２の次の処理は、図６に示すＳ２３である。図７に示す時間Ｊは、酸化アルミニウム膜の成膜処理を１サイクル（１層分の成膜に相当）行うのに必要な時間を示している。また、図８に示す時間Ｋは、酸化ジルコニウム膜の成膜処理を１サイクル（１層分の成膜に相当）行うのに必要な時間を示している。
図５〜図８を参照して、ＡＬＤ法を用いて、容量絶縁膜５７又は容量絶縁膜６６を形成する場合を例に挙げて、本実施の形態の容量絶縁膜形成工程について説明する。
【００４９】
始めに、図５及び図６に示す処理が開始されると、Ｓ１０では、図４に示す成膜装置７０に、１層分の酸化アルミニウム膜を連続して成膜するサイクル数（Ｃサイクル）と、１層分の酸化ジルコニウムを連続して成膜するサイクル数（Ｄサイクル）と、第１の絶縁膜６１、第１の絶縁膜６７、及び第２の絶縁膜６２，６８を積層させる回数（Ｅ回）と、Ｓ２６において１層分の酸化アルミニウム膜を連続して成膜するサイクル数（Ｆサイクル）とを予め入力する。
【００５０】
先に説明した図２に示す容量絶縁膜５７の場合、例えば、Ｃを１、Ｄを５、Ｅを９、Ｆを１に設定することができる。また、図３に示す容量絶縁膜６６の場合、例えば、Ｃを３、Ｄを１５、Ｅを３、Ｆを１に設定することができる。
また、上記Ｃは、１回の酸化アルミニウム膜の成膜により形成可能な酸化アルミニウム膜の膜厚と、第１の絶縁膜６７の所望の厚さから求めることができる。また、上記Ｄは、１回の酸化ジルコニウム膜の成膜により形成可能な酸化ジルコニウム膜の膜厚と、第２の絶縁膜６２，６８の所望の厚さから求めることができる。
【００５１】
続く、Ｓ１１では、図４に示すように、複数の半導体基板１１が載置されたウェハボート７６を、ヒーター８１により加熱（例えば、２７０℃に加熱）されたプロセスチャンバー７２内に収容させる。つまり、下部電極５６が形成された半導体基板１１を成膜装置７０内に設置する（半導体基板設置工程）。この際、プロセスチャンバー７２内の温度は低下する。
続く、Ｓ１３では、ヒーター８１により、複数の半導体基板１１の温度が第１の温度となるように、複数の半導体基板１１を加熱する。また、複数の半導体基板１１の温度が第１の温度度となる２７０℃に到達した後は、複数の半導体基板１１の温度が第１の温度を維持するように、複数の半導体基板１１の温度を調整する（第１の温度調整工程）。
酸化アルミニウム膜を形成する場合、第１の温度としては、成膜後の酸化アルミニウム膜のリーク電流が小さくなるような最適な温度を用いる。
【００５２】
また、半導体基板１１の反りや酸化アルミニウム膜の容量を考慮すると、第１の温度としては、２５０〜２８５℃の範囲内の温度を用いるとよい。
なお、第１の温度を２５０〜２８５℃の範囲内で設定する詳細な理由については、図１０及び図１１を参照して後述する。
このように、２５０〜２８５℃の範囲内で第１の温度を設定することにより、リーク電流が小さいという特性を有した酸化アルミニウム膜を形成することができる。
なお、以下の説明では、第１の温度として２７０℃を用いた場合を例に挙げる。
【００５３】
続く、Ｓ１５では、複数の半導体基板１１に１層の酸化アルミニウム膜を形成する。
ここで、図４及び図７を参照して、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化アルミニウム膜を成膜する工程について説明する。
図７を参照するに、複数の半導体基板１１の温度が第１の温度（この場合、２７０℃）に安定する時刻Ｔ１から時刻Ｔ２までの間、プロセスチャンバー７２内に、第１の原料ガスであるＴＭＡ（Ｔｒｉ ｍｅｔｈｙｌ ａｌｕｍｉｎｕｍ：Ａｌ（ＣＨ３）３）を供給して、複数の半導体基板１１の第１及び第２の下部電極５５，５６の表面（第１の絶縁膜６１の形成領域）に、ＴＭＡを十分に吸着させる（第１ステップ）。
ＴＭＡの供給量は、例えば、３００ｓｃｃｍ（Ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）とすることができる。
【００５４】
次いで、時刻Ｔ２ではＴＭＡの供給を停止し、時刻Ｔ２から時刻Ｔ３までの間、プロセスチャンバー７２内の圧力を大気圧よりも低い圧力にすることで、プロセスチャンバー７２内に残留し、吸着に寄与していないＴＭＡを真空排気する（第２ステップ）。
【００５５】
次いで、時刻Ｔ３から時刻Ｔ４までの間、プロセスチャンバー７２内にパージガスとしてＮ２ガスを供給すると共に、プロセスチャンバー７２内の圧力を２００Ｐａまで上げて、プロセスチャンバー７２内の雰囲気を置換させる。Ｎ２ガスの供給量は、例えば、２０ＳＬＭ（Sｔａｎｄａｒｄ Lｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）とすることができる。
次いで、時刻Ｔ４から時刻Ｔ５までの間、Ｎ２ガスの供給を停止させると共に、プロセスチャンバー７２内に、第１の酸化ガスとしてオゾン（Ｏ３）（例えば、供給量は２０ＳＬＭ）を供給して、第１及び第２の下部電極５５，５６等の表面に吸着しているＴＭＡの酸化を促進させ、酸化アルミニウムを生成することで、複数の半導体基板１１に酸化アルミニウム膜を成膜する（第３ステップ）。
【００５６】
次いで、時刻Ｔ５ではオゾン（Ｏ３）の供給を停止し、時刻Ｔ５から時刻Ｔ６までの間、プロセスチャンバー７２内を真空状態にして、オゾン（Ｏ３）を排気する（第４ステップ）。
次いで、時刻Ｔ６から時刻Ｔ７までの間、プロセスチャンバー７２内にＮ２ガスを供給することで、プロセスチャンバー７２内のオゾン（Ｏ３）を完全に排気する。
これにより、酸化アルミニウムの１サイクルの成膜工程が終了する。なお、１サイクルの成膜工程により、厚さが０．１ｎｍ程度の酸化アルミニウムが形成される。
【００５７】
次いで、図５に示すＳ１７では、酸化アルミニウム膜の成膜をＣサイクル行ったか否かの判定が行われる。ここで、Ｎｏと判定（否定判定）されると、処理はＳ１５に戻る。また、Ｓ１７において、Ｙｅｓと判定（肯定判定）されると、処理はＳ１８に進む。
例えば、第１の絶縁膜６１を形成する場合、Ｃは１なので、１層の酸化アルミニウム膜が１サイクル成膜されると、処理はＳ１８に進む。
また、第１の絶縁膜６７を形成する場合、Ｃは３なので、酸化アルミニウム膜のサイクル数が１サイクル及び２サイクルのときは処理がＳ１７に戻って第１の成膜工程が行われ、第１の絶縁膜６１のサイクル数が３サイクルになると第１の絶縁膜６７が形成され、処理はＳ１８に進む。
なお、Ｓ１５及びＳ１７が第１の成膜工程に相当する工程である。
【００５８】
このように、複数の半導体基板１１の温度を最適温度である第１の温度に保った状態で、酸化アルミニウム膜を１サイクル以上成膜して単層の酸化アルミニウム膜よりなる第１の絶縁膜６１もしくは多層の酸化アルミニウム膜よりなる第１の絶縁膜６７を形成する。
また、ＡＬＤ法における１サイクルの成膜では、成膜分子が積層されることなく、単分子として形成される。この１サイクルを所望の膜厚となるまで繰り返す。そのため、ＡＬＤ法を用いての絶縁膜６１，６７を形成することにより、絶縁膜６１，６７の厚さの制御を容易にかつ高精度に行うことができる。
なお、第１の絶縁膜６７の厚さは、例えば、０．１〜０．４ｎｍの範囲内の厚さであればよい。また、第１の絶縁膜６７を構成する酸化アルミニウム膜の積層数についても上記数値に限定されない。
【００５９】
続く、Ｓ１８では、第１の絶縁膜６１又は第１の絶縁膜６７が形成された複数の半導体基板１１の温度が、第１の温度よりも低い第２の温度となるように、複数の半導体基板１１の温度を調整する（第２の温度調整工程）。
酸化ジルコニウム膜を成膜する場合、第２の温度としては、成膜後の酸化ジルコニウム膜のリーク電流がより低く、且つ誘電率が最も高いという特性を有する最適な温度として２１０〜２２０℃を用いる。
【００６０】
ところで、酸化ジルコニウム膜を形成する際に使用する第２の原料ガスであるＴＥＭＡＺ（Ｔｅｔｒａｋｉｓ ｅｔｈｙｌ ｍｅｔｈｙｌ ａｍｉｎｏ ｚｉｒｃｏｎｉｕm：Ｚｒ[Ｎ（ＣＨ３）ＣＨ２ＣＨ３]４）は、熱に弱く、２２０℃を超える高い温度ではＴＥＭＡＺが自己分解してしまう。
そのため、半導体基板１１に吸着する前の気相中でＴＥＭＡＺが分解してしまい、ＴＥＭＡＺ自身の半導体基板１１への吸着が困難となるため、２２０℃を超える高い温度ではＡＬＤ法を用いた酸化ジルコニウム膜の成膜を行うことができない。
また、２００℃以下の温度で酸化ジルコニウム膜を成膜した場合、多くの不純物を含んだ酸化ジルコニウム膜が形成されてしまうため、リーク電流が増大してしまう。
上記理由により、第２の温度としては、２１０〜２２０℃の範囲内の温度を用いるとよい。
このように、２１０〜２２０℃の範囲内で第２の温度を設定することにより、誘電率が高い（誘電率が４０程度）という特性を有した第２の絶縁膜６２，６８を形成することができる。
なお、以下の説明では、第２の温度として２１５℃を用いた場合を例に挙げる。
【００６１】
続く、Ｓ１９では、第１の絶縁膜６１又は第１の絶縁膜６７が形成された複数の半導体基板１１に酸化ジルコニウム膜を成膜する。
ここで、図４及び図８を参照して、第２の成膜工程について説明する。
図８を参照するに、複数の半導体基板１１の温度が第２の温度（この場合、２１５℃）に安定する時刻Ｔ１から時刻Ｔ２までの間、プロセスチャンバー７２内に、第２の原料ガスであるＴＥＭＡＺを供給して、複数の半導体基板１１の第１及び第２の下部電極５５，５６等の表面（酸化ジルコニウム膜の形成領域）に、ＴＥＭＡＺを十分に吸着させる（第１ステップ）。ＴＥＭＡＺの供給量は、例えば、０．５ｓｃｃｍとすることができる。
【００６２】
次いで、時刻Ｔ２ではＴＥＭＡＺの供給を停止させ、時刻Ｔ２から時刻Ｔ３までの間、プロセスチャンバー７２内の圧力を大気圧よりも低い圧力にすることで、プロセスチャンバー７２内に残留し、吸着に寄与していないＴＥＭＡＺを真空排気する（第２ステップ）。
【００６３】
次いで、時刻Ｔ３から時刻Ｔ４までの間、プロセスチャンバー７２内にパージガスとしてＮ２ガスを供給すると共に、プロセスチャンバー７２内の圧力を２００Ｐａまで上げて、プロセスチャンバー７２内の雰囲気を置換させる。このときのＮ２ガスの供給量は、例えば、２０ＳＬＭとすることができる。
次いで、時刻Ｔ４ではＮ２ガスの供給を停止させ、時刻Ｔ４から時刻Ｔ５までの間、プロセスチャンバー７２内に、第２の酸化ガスとしてオゾン（Ｏ３）ガス（供給量は、例えば、２０ＳＬＭ）を供給して、第１及び第２の下部電極５５，５６等の表面に吸着しているＴＥＭＡＺの酸化を促進させ、酸化ジルコニウムを生成することで、複数の半導体基板１１に酸化ジルコニウム膜を成膜する（第３ステップ）。
【００６４】
次いで、時刻Ｔ５ではＯ３ガスの供給を停止させ、時刻Ｔ５から時刻Ｔ６までの間、プロセスチャンバー７２内を真空状態にして、オゾン（Ｏ３）を排気する（第４ステップ）。
次いで、時刻Ｔ６から時刻Ｔ７までの間、プロセスチャンバー７２内にＮ２ガスを供給することで、プロセスチャンバー７２内のオゾン（Ｏ３）を完全に排気する。
これにより、酸化ジルコニウム膜の１サイクルの成膜工程が終了する。なお、１サイクルの成膜工程により、厚さが０．１４ｎｍ程度の酸化ジルコニウム膜が形成される。
【００６５】
次いで、図５に示すＳ２１では、酸化ジルコニウム膜の成膜をＤサイクル行ったか否かの判定が行われる。ここで、Ｎｏと判定されると、処理はＳ１９に戻る。また、Ｓ２１において、Ｙｅｓと判定されると、処理はＳ２２に進む。なお、Ｓ１９及びＳ２１が第２の積層膜形成工程に相当する。
例えば、第２の絶縁膜６２を形成する場合、Ｄは５なので、酸化ジルコニウム膜のサイクル数が１〜４サイクルのときは処理がＳ１９に戻り、酸化ジルコニウム膜の成膜が行われ、酸化ジルコニウム膜のサイクル数が５サイクルになると第２の絶縁膜６２が形成され、処理はＳ２２に進む。第２の絶縁膜６２の厚さは、例えば、０．７ｎｍとすることができる。
【００６６】
また、第２の絶縁膜６８を形成する場合、Ｄは１５なので、酸化ジルコニウム膜のサイクル数が１〜１４サイクルのときは処理がＳ１９に戻り、酸化ジルコニウム膜の成膜が行われ、酸化ジルコニウム膜のサイクル回数が１５サイクルになると第２の絶縁膜６８が形成され、処理はＳ２２に進む。第２の絶縁膜６８の厚さは、例えば、２．１ｎｍとすることができる。
【００６７】
このように、複数の半導体基板１１の温度を最適温度である第２の温度に保った状態で、酸化ジルコニウム膜を繰り返し成膜して第２の絶縁膜６２，６８を形成する。
また、ＡＬＤ法を用いて酸化ジルコニウム膜を形成することにより、第２の絶縁膜６２，６８の厚さの制御を容易にかつ高精度に行うことができる。
なお、第２の絶縁膜６２，６８の厚さは、例えば、１．０ｎｍ〜３．０ｎｍの厚さであればよい。また、第２の絶縁膜６２，６８を構成する酸化ジルコニウム膜の積層数についても上記積層数に限定されない。
【００６８】
続く、Ｓ２２では、第１の絶縁膜６１，６７及び第２の絶縁膜６２，６８をそれぞれＥ回積層させたか否かの判定が行われる。
例えば、容量絶縁膜５７を形成する場合、Ｅは９なので、第１の絶縁膜６１及び第２の絶縁膜６２がそれぞれ９回積層されたか否かの判定が行われる。この場合、Ｅが１〜８のときにはＮｏと判定されて、処理はＳ１３に戻り、Ｅが９のときにはＹｅｓと判定されて処理はＳ２３に進む。
また、容量絶縁膜６６を形成する場合、Ｅは３なので、第１の絶縁膜６７及び第２の絶縁膜６８がそれぞれ３回積層されたか否かの判定が行われる。この場合、Ｅが１〜２のときにはＮｏと判定されて、処理はＳ１３に戻り、Ｅが３のときにはＹｅｓと判定されて処理はＳ２３に進む。
なお、上記Ｅの値は、上記回数に限定されない。Ｅの値は、目的に応じて適宜選択することができる。また、Ｓ１９及びＳ２１が第２の成膜工程に相当し、Ｓ１３、Ｓ１５、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２１、及びＳ２２が繰り返し工程に相当する。
【００６９】
次いで、図６に示すＳ２３では、複数の半導体基板１１の温度が第１の温度（例えば、２７０）となるように、複数の半導体基板１１の温度を調整し、複数の半導体基板１１の温度を第１の温度に保持する。
その後、処理はＳ２５に進む。なお、Ｓ２３における第１の温度は、２７０℃に限定されない。第１の温度は、２５０〜２８５℃の範囲内で適宜選択することができる。
【００７０】
次いで、Ｓ２５では、最後に形成された第２の絶縁膜６２，６８の表面に、１層の酸化アルミニウム膜を形成し、処理はＳ２６に進む。Ｓ２５では、先に説明した図７に示す酸化アルミニウム膜の成膜工程と同様な手法により、第１の絶縁膜６１を形成する。
このように、複数の第２の絶縁膜６２，６８の両面を挟み込むように、酸化アルミニウム膜を形成することで、上部電極５８を構成するＴｉＮ膜を形成する際にＴｉＮと酸化ジルコニウム膜が反応して酸化ジルコニウム膜の膜質劣化を招く問題を回避することができる。
【００７１】
続く、Ｓ２６では、第１の絶縁膜６１の成膜をＦサイクル行ったか否かの判定が行われる。ここで、Ｎｏと判定されると、処理はＳ２５に戻る。また、Ｓ２６において、Ｙｅｓと判定されると、容量絶縁膜形成工程の処理は終了する。
容量絶縁膜５７あるいは容量絶縁膜６６を形成する場合のいずれも、Ｆは１なので、１層の酸化アルミニウム膜が成膜されると容量絶縁膜が形成され、処理はＳ２７に進む。
ただし、Ｆサイクルを２サイクルもしくは３サイクルに設定することも可能であり。この場合には図６に示すように、Ｓ２６のステップで最終サイクルか否かが判断される。
なお、先に説明したように、容量絶縁膜５７を構成する酸化アルミニウム膜６１の合計の厚さは、容量絶縁膜６６を構成する酸化アルミニウム膜の合計の厚さと同じであり、容量絶縁膜５７を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜６６を構成する酸化ジルコニウム膜の合計の厚さと同じである。よって、容量絶縁膜５７は、容量絶縁膜６６と同じ特性を有する膜である。
続く、Ｓ２７では、容量絶縁膜５７あるいは容量絶縁膜６６が形成された半導体基板１１を図４に示す成膜装置７０から取り出す（半導体基板取出工程）。
これにより、図５及び図６に示す容量絶縁膜形成工程は、終了する。
【００７２】
図９（ａ）は、図２に示す容量絶縁膜５７を形成する際の処理シーケンスを示す図であり、図９（ｂ）は、図３に示す容量絶縁膜６６を形成する際の処理シーケンスを示す図である。具体的には、図９（ａ）及び図９（ｂ）は、酸化アルミニウム膜の成膜タイミング及び成膜サイクル、酸化ジルコニウム膜の成膜タイミング及び成膜サイクル、成膜温度、及び処理時間の関係を示す図である。
また、図９（ａ）に示すＴａは、容量絶縁膜５７を形成する際の処理時間（以下、「処理時間Ｔａ」という）を示しており、図９（ｂ）に示すＴｂは、容量絶縁膜６６を形成する際の処理時間（以下、「処理時間Ｔｂ」という）を示している。
また、図９に示すＴｃは、処理時間Ｔａから処理時間Ｔｂを引き算した時間（以下、「時間Ｔｃ」という）を示している。
【００７３】
ここで、図９を参照して、図５及び図６に示すフローチャートにより、容量絶縁膜５７を形成する際の処理時間Ｔａと、図５及び図６に示すフローチャートにより、容量絶縁膜５７と同じ特性を有した容量絶縁膜６６を形成する際の処理時間Ｔａとを比較した結果について説明する。
【００７４】
図９（ａ）に示すように、容量絶縁膜５７は、単層（１サイクル）の酸化アルミニウム膜と５層（５サイクル）の酸化ジルコニウム膜を１積層単位として９回積層し、最後に単層の酸化アルミニウム膜を積層して形成している。前述のように、酸化アルミニウム膜の最適な成膜温度範囲は２５０〜２８５℃の範囲であり、酸化ジルコニウム膜の最適な成膜温度範囲は２１０〜２２０℃の範囲である。同じ成膜装置７０で酸化アルミニウム膜と酸化ジルコニウム膜を交互に成膜するためには、各々の成膜工程の前に半導体基板１１すなわち成膜装置７０の温度を調整するステップが必要となる。
酸化アルミニウム膜の成膜が終了し、酸化アルミニウム膜の上に酸化ジルコニウム膜を形成する場合には２７０℃から２１５℃まで降温調整するステップが必要である。また、酸化ジルコニウム膜の成膜が終了し、酸化ジルコニウム膜の上に酸化アルミニウム膜を形成する場合には２１５℃から２７０℃まで昇温調整するステップが必要である。図９（ａ）の場合は、少なくとも２０回の温度調整ステップが必要となる。
【００７５】
一方、図９（ｂ）に示すように、容量絶縁膜６６は３層（３サイクル）の酸化アルミニウム膜と１５層（１５サイクル）の酸化ジルコニウム膜を１積層単位として３回積層し、最後に単層の酸化アルミニウム膜を積層して形成している。この場合には、少なくとも８回の温度調整ステップが必要となる。
図４に示したように、量産対応のＡＬＤ成膜装置では複数の半導体基板１１を同時に処理することが可能なバッチ式処理装置が用いられる。バッチ処理装置は、複数の半導体基板１１の温度均一性を確保する点では優れた装置であるが、熱容量が極めて大きいために温度を短時間に変更調整することが不得手となる欠点がある。したがって、温度調整ステップは少ない方が望ましい。
【００７６】
容量絶縁膜５７と容量絶縁膜６６はリーク電流の低減および容量の増大の点で同じ特性を有するものであるが、生産性の優劣の点では大きな差があり、温度調整ステップが２０回となる図９（ａ）のシーケンスよりも、温度調整ステップが少ない図９（ｂ）のシーケンスを用いる方が生産性を向上できる点で望ましい。
図９（ａ）のシーケンス及び図９（ａ）のシーケンスの場合、容量絶縁膜５７と同じ特性を有した容量絶縁膜６６を、容量絶縁膜５７を形成する時間Ｔａよりも時間Ｔｃの分だけ短い時間で形成することができる。
なお、酸化アルミニウム膜及び酸化ジルコニウム膜を１サイクルずつ交互に成膜する毎に、チャンバー内の温度を変更して、酸化アルミニウム膜及び酸化ジルコニウム膜を成膜する容量絶縁膜の形成方法と比較すると、容量絶縁膜５７を形成する際に必要な時間Ｔａ（プロセス時間）は短い。
【００７７】
図１０は、酸化アルミニウム膜の最適な温度範囲の根拠となる、酸化アルミニウム膜が形成された半導体基板の相対的な反り量と酸化アルミニウム膜の成膜温度との関係、及び酸化アルミニウム膜の容量の増加率と酸化アルミニウム膜の成膜温度との関係を示す図である。なお、図１１では、１サイクルにより形成可能な単層の酸化アルミニウム膜の厚さと成膜温度との関係を示している。
ここで、図１０に示す半導体基板の相対的な反り量の求め方について説明する。
始めに、異なる成膜温度で形成された酸化アルミニウム膜を有した半導体基板を複数準備する。次いで、酸化アルミニウム膜が形成された半導体基板を光学顕微鏡（図示せず）のステージ上に載置し、半導体基板の中心を通過する直線上に位置する半導体基板の計測位置（１００箇所）にフォーカスを合わせた際の光学顕微鏡のレンズの高さデータ（具体的には、半導体基板の計測位置を基準としたときの光学顕微鏡のレンズの高さデータ）を取得する。
【００７８】
この高さデータの取得を酸化アルミニウム膜が形成された各半導体基板に対して行う。このとき、第１の基準値として、３００℃で成膜された酸化アルミニウム膜が形成された半導体基板の１００箇所の高さデータの最大値から最小値を引き算した値を１００とし、第２の基準値として、２１０℃で成膜された酸化アルミニウム膜が形成された半導体基板の１００箇所の高さデータの最大値から最小値を引き算した値を０とする。
次いで、２１０℃及び３００℃以外の温度で成膜された酸化アルミニウム膜が形成された半導体基板の１００箇所の高さデータの最大値から最小値を引き算した値を、上記第１及び第２の基準値に基づき、０以上の数値に変換する。このようにして求められた値が、図１０に示す半導体基板の相対的な反り量となる。
【００７９】
また、図１０に示す酸化アルミニウム膜の容量の増加率は、異なる温度で形成された酸化アルミニウム膜の容量値が、２１０℃の温度で形成された酸化アルミニウム膜の容量値（これを１００％とする）を基準としたときにどれくらい増加したかを示す値である。
【００８０】
図１０に示すように、酸化アルミニウム膜の成膜温度が高くなると、半導体基板の相対的な反りが大きくなる。また、半導体基板の相対的な反りが７０を超えると、酸化アルミニウム膜にリーク電流が発生し、これにより容量絶縁膜５７，６６にクラックや剥がれが生じることが確認できた。
そのため、図１０に示す半導体基板の相対的な反り量は、７０以下にする必要があることが確認できた。このことから、半導体基板の相対的な反り量を考慮すると、酸化アルミニウム膜の成膜温度を２８５℃以下にする必要があることが確認できた。
【００８１】
図１０に示すように、酸化アルミニウム膜の容量の増加率は、成膜温度が２５０℃以上になると安定することが確認できた。これは、図１１に示すように、成膜温度が高温になるにつれて、一度の第１の成膜工程により形成可能な酸化アルミニウム膜の厚さが薄くなっていることが分かった。これは、酸化アルミニウム膜が緻密な膜質となり、膜中に含有される不純物が減少してリーク電流の経路が減少したためと推測できる。よって、酸化アルミニウム膜の成膜温度は、２５０℃以上にする必要があることが確認できた。
上記結果から、酸化アルミニウム膜を成膜するときの第１の温度は、２５０〜２８５℃の範囲内で設定するとよいということが確認できた。また、上記温度範囲で、酸化アルミニウム膜を成膜することで、半導体基板の相対的な反り量を許容値内（図１０に示す７０以内）にした上で、リーク電流を抑制して、容量値を高めることができた。
【００８２】
本発明の半導体装置の製造方法によれば、ＡＬＤ法により形成する酸化アルミニウム膜と酸化ジルコニウム膜の積層膜において、同一成膜装置内で２５０〜２８５℃の温度範囲で形成する酸化アルミニウム膜と２１０〜２２０℃の温度範囲で形成する酸化ジルコニウム膜の積層膜とすることにより、リーク電流を抑制し、容量の大きな容量絶縁膜５７，６６を有するキャパシタを得ることができる。
また、第１の温度（２５０〜２８５℃）で酸化アルミニウム膜を複数回成膜して第１の絶縁膜６７を形成し、第２の温度（２１０〜２２０℃）で酸化ジルコニウム膜を複数回成膜して第２の絶縁膜６８を形成することにより、容量絶縁膜６６を形成する際に必要な温度調整の回数をより少なくできるので、容量絶縁膜の特性を同じに維持したまま、チャンバー内の温度の切り替えによる温度調整に必要な時間を短縮して生産性を向上することが可能となる。
【００８３】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００８４】
本発明は、キャパシタを備えた半導体装置の製造方法に適用可能である。
【符号の説明】
【００８５】
１０…半導体装置、１１…半導体基板、１１ａ…表面、１２…素子分離領域、１３不純物拡散領域、１４…ゲート絶縁膜、１５，１６…ゲート電極、１７…第１のエッチング用マスク膜、１８，３２…サイドウォール、２１…第１の絶縁膜、２２，２３…第１のコンタクトプラグ、２４…第２の絶縁膜、２５，２６…第２のコンタクトプラグ、２８，２９…ビット線、３１…第２のエッチング用マスク膜、３３…第３の絶縁膜、３４…第３のコンタクトプラグ、３５…容量コンタクトパッド、３７…エッチング用ストッパー膜、３８…第４の絶縁膜、４１…第１のサポート膜、４２…第５の絶縁膜、４3…第２のサポート膜、４３ａ…開口部、４５，６５…キャパシタ、４７…第６の絶縁膜、４８，４９…第４のコンタクトプラグ、５１…配線、５２…第３のエッチング用マスク膜、５３…第７の絶縁膜、５５…第１の下部電極、５６…第２の下部電極、５７，６６…容量絶縁膜、５８…上部電極、６１，６７…第１の絶縁膜、６２，６８…第２の絶縁膜、７０…成膜装置、７２…プロセスチャンバー、７３…筐体、７４…排気部、７４ａ…排気口、７６…ウェハボート、７７…駆動部、７９…ガス供給管、８１…ヒーター、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｃ…領域、Ｔａ，Ｔｂ…処理時間、Ｊ，Ｋ，Ｔｃ…時間
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、キャパシタを有する。このキャパシタは、下部電極膜と、容量絶縁膜と、上部電極膜とが順次積層された構成とされている。
容量絶縁膜としては、リーク電流が小さく、かつ誘電率の高い絶縁膜が好ましい。しかしながら、半導体装置の微細化に伴い、１種類の絶縁膜で、上記２つの特性を満たすことが困難となってきた。
そのため、容量絶縁膜としては、特許文献１に記載されているように、リーク電流の小さい第１の絶縁膜と、誘電率の高い第２の絶縁膜とをＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により交互に積層した積層膜が用いられている。
具体的には、第１の絶縁膜に酸化アルミニウムを、第２の絶縁膜に酸化ハフニウムを用いて、１層ずつ各々交互に成膜して積層する膜構造が記載されている。また、各絶縁膜を複数層ずつ連続形成した多層膜を各々繰り返し積層する構造についても記載されている。さらに絶縁膜としては、酸化アルミニウム、酸化ハフニウムの他、酸化イットリウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタンなどを用いることができる、と記載されている。
ところで、配線の最小ピッチが１３０ｎｍ以下のＤＲＡＭでは、大きな容量を得るために、キャパシタを立体的な構造にする必要がある。そのため、アスペクト比の高い孔にキャパシタを形成している。
このようなアスペクト比の高い孔の内部（特に、孔の底部）に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、均一な厚さとされ、良好な膜質とされた容量絶縁膜を形成することは困難である。そのため、容量絶縁膜の形成には、厚さの制御に優れたＡＬＤ法が用いられる（例えば、特許文献２参照。）。
ＡＬＤ法では、加熱により所定の温度とされた半導体基板に対して成膜を行う。ＡＬＤ法による成膜を行う成膜装置には、複数の半導体基板に対して一括して成膜可能なバッチ式成膜装置がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−００５００６号公報
【特許文献２】特開２００８−１６６８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者は、上記特許文献１に具体例として記載されている酸化アルミニウムと酸化ハフニウムの交互積層膜について、特性評価を試みるために成膜実験を重ねたが、酸化ハフニウムの成膜時に成膜チャンバー自体が酸化ハフニウムからなる反応生成物によって著しく汚染されクリーニングが容易ではない問題や酸化ハフニウムを形成した半導体基板を他の処理装置で処理すると処理装置が酸化ハフニウムで汚染されてしまう問題などが発覚し、処理装置台数を増加せざるを得ないなどの実用上の問題が大きいことが明らかとなった。
【課題を解決するための手段】
【０００５】
本願発明者は、各種材料を鋭意検討した結果、上記実用上の問題を回避でき、且つ、より大きな誘電率を得ることができる絶縁膜として酸化アルミニウム膜と酸化ジルコニウム膜を選択するに至った。しかし、これらの絶縁膜を同一の装置で成膜した積層膜ではリーク電流を許容可能な範囲に抑制できないことが明らかとなった。その原因を明らかにするために、各々の絶縁膜について個別に特性評価を進めた結果、酸化アルミニウム膜と酸化ジルコニウム膜では最適成膜温度が異なった範囲にあることが判明した。
したがって、同一の温度で両者を積層成膜した場合には、どちらかの膜がリーク電流の低減と誘電率の向上の２つの要求を満たす状態にはなっていないことが明らかとなった。
その結果、本願発明者は、同一装置で酸化アルミニウム膜と酸化ジルコニウム膜を積層して積層絶縁膜を形成する方法において、各々の絶縁膜に最適な成膜温度に調整した後、対応する絶縁膜を形成して積層することに想到した。
すなわち、本発明の一観点によれば、半導体基板上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを備えた半導体装置の製造方法であって、前記半導体基板上に、前記下部電極を形成する下部電極形成工程と、前記下部電極が形成された前記半導体基板を成膜装置内に設置する半導体基板設置工程と、前記半導体基板の温度を前記第１の温度に保持する第１の温度調整工程と、前記下部電極を覆うように、前記第１の温度に保持された前記半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、前記第１の絶縁膜成膜工程後、前記半導体基板を第２の温度に保持する第２の温度調整工程と、前記第１の絶縁膜の表面を覆うように、前記第２の温度に保持された前記半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、前記第１の温度調整工程、前記第１の成膜工程、前記第２の温度調整工程、及び前記第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、前記容量絶縁膜が形成された前記半導体基板を前記成膜装置から取り出す半導体基板取出工程と、前記容量絶縁膜を覆うように、前記上部電極を形成する上部電極形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明の半導体装置の製造方法によれば、容量絶縁膜を構成する酸化アルミニウム膜と酸化ジルコニウム膜からなる積層膜の成膜において、各々最適な成膜温度で膜形成が行なわれるので、酸化アルミニウム膜および酸化ジルコニウム膜のいずれもリーク電流の低減および容量の増加に寄与することができ、ＤＲＡＭのキャパシタを構成する容量絶縁膜としての信頼性を確保することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施の形態に係る半導体装置の断面模式図である。
【図２】図１に示す領域Ｃに対応する部分の第１の構成例のキャパシタを拡大した断面模式図である。
【図３】図２と同様に、図１の領域Ｃに対応する部分の第２の構成例のキャパシタを拡大した断面模式図である。
【図４】容量絶縁膜を形成する際に使用する成膜装置の概略構成を示す断面図である。
【図５】本実施の形態の容量絶縁膜形成工程のフローチャートを示す図（その１）である。
【図６】本実施の形態の容量絶縁膜形成工程のフローチャートを示す図（その２）である。
【図７】酸化アルミニウム膜の成膜工程を説明するための図ある。
【図８】酸化ジルコニウム膜の成膜工程を説明するための図である。
【図９】図９（ａ）は、図２に示す容量絶縁膜を形成する際の処理シーケンスを示す図であり、図９（ｂ）は、図３に示す容量絶縁膜を形成する際の処理シーケンスを示す図である。
【図１０】酸化アルミニウム膜の最適な温度範囲の根拠となる、酸化アルミニウム膜が形成された半導体基板の相対的な反り量と酸化アルミニウム膜の成膜温度との関係、及び酸化アルミニウム膜の容量の増加率と酸化アルミニウム膜の成膜温度との関係を示す図である。
【図１１】一度の成膜処理により形成可能な酸化アルミニウム膜の厚さと成膜温度との関係を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【０００９】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の断面模式図である。図１では、半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の断面模式図を例に挙げて示す。
【００１０】
図１を参照するに、本実施の形態の半導体装置１０は、メモリセル領域Ａと、周辺回路領域Ｂとを備えると共に、半導体基板１１と、素子分離領域１２と、不純物拡散領域１３と、ゲート絶縁膜１４と、ゲート電極１５，１６と、第１のエッチング用マスク膜１７と、サイドウォール１８と、第１の絶縁膜２１、第１のコンタクトプラグ２２，２３と、第２の絶縁膜２４と、第２のコンタクトプラグ２５，２６と、ビット線２８，２９と、第２のエッチング用マスク膜３１と、サイドウォール３２と、第３の絶縁膜３３と、第３のコンタクトプラグ３４と、容量コンタクトパッド３５と、エッチング用ストッパー膜３７と、第４の絶縁膜３８と、第１のサポート膜４１と、第５の絶縁膜４２と、第２のサポート膜４３と、キャパシタ４５と、第６の絶縁膜４７と、第４のコンタクトプラグ４８，４９と、配線５１と、第３のエッチング用マスク膜５２と、第７の絶縁膜５３とを有する。
【００１１】
半導体基板１１は、板状とされた単結晶基板であり、素子分離領域１２が形成される第１の溝と、ゲート絶縁膜１４及びゲート電極１６が形成される第２の溝とを有する。半導体基板１１としては、例えば、シリコン基板を用いることができる。
素子分離領域１２は、半導体基板１１に形成された第１の溝に埋め込まれている。素子分離領域１２は、酸化シリコン膜（ＳｉＯ２膜）により構成されている。
不純物拡散領域１３は、半導体基板１１の表面１１ａ側に形成されている。不純物拡散領域１３は、トランジスタのソース／ドレイン領域として機能する領域である。不純物拡散領域１３は、半導体基板１１の表面１１ａに不純物をイオン注入することで形成される。
【００１２】
ゲート絶縁膜１４は、ゲート電極１５の形成領域に対応する部分の半導体基板１１の表面１１ａ、及び半導体基板１１に形成された第２の溝に設けられている。
ゲート電極１５は、半導体基板１１の表面１１ａに形成されたゲート絶縁膜１４上に設けられている。ゲート電極１６は、半導体基板１１の表面１１ａより上に突出するゲート電極１５に接続すると共に、半導体基板１１の内部に埋め込まれるように、ゲート絶縁膜１４が形成された半導体基板１１の第２の溝に設けられている。ゲート電極１５，１６の材料としては、例えば、ポリシリコンを用いることができる。
【００１３】
第１のエッチング用マスク膜１７は、ゲート電極１５，１６上に設けられている。第１のエッチング用マスク膜１７は、異方性エッチングにより、ゲート電極１５，１６の母材となるポリシリコン膜をパターニングする際のエッチング用マスクとして機能する膜である。
サイドウォール１８は、ゲート絶縁膜１４、ゲート電極１５，１６、及び第１のエッチング用マスク膜１７の側面を覆うように設けられている。
【００１４】
第１の絶縁膜２１は、第１のエッチング用マスク膜１７及びサイドウォール１８を覆うように、半導体基板１１の表面１１ａ、素子分離領域１２の上面、及び不純物拡散層１３の上面に設けられている。第１の絶縁膜２１としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第１のコンタクトプラグ２２は、メモリセル領域Ａに設けられている。第１のコンタクトプラグ２２は、ゲート電極１６間に配置された部分の第１の絶縁膜２１を貫通するように配置されている。第１のコンタクトプラグ２２の下端は、不純物拡散領域１３と接触している。また、第１のコンタクトプラグ２２の上端は、ビット線２９と電気的に接続されている。
第１のコンタクトプラグ２３は、同じくメモリセル領域Ａに設けられており、キャパシタ４５と電気的に接続されている。
【００１５】
第２の絶縁膜２４は、第１のコンタクトプラグ２２，２３が形成された第１の絶縁膜２１上に設けられている。第２の絶縁膜２４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第２のコンタクトプラグ２５は、周辺回路領域Ｂに形成された不純物拡散領域１３上に位置する部分の第１及び第２の絶縁膜２１，２４を貫通するように設けられている。第２のコンタクトプラグ２５の下端は、不純物拡散領域１３と接触している。
第２のコンタクトプラグ２６は、第１のコンタクトプラグ２２上に位置する部分の第２の絶縁膜２４を貫通するように設けられている。
【００１６】
ビット線２８は、周辺回路領域Ｂに形成された部分の第２の絶縁膜２４上に形成されている。ビット線２８は、第２のコンタクトプラグ２５の上端と接続されている。
ビット線２９は、メモリセル領域Ａに形成された部分の第２の絶縁膜２４上に形成されている。ビット線２９は、第１のコンタクトプラグ２２の上端と接続されている。
第２のエッチング用マスク膜３１は、ビット線２８，２９上に設けられている。第２のエッチング用マスク膜３１は、異方性エッチングにより、ビット線２８，２９の母材となる導電膜をパターニングする際のエッチング用マスクとして機能する膜である。
サイドウォール３２は、ビット線２８，２９及び第２のエッチング用マスク膜３１の側面を覆うように設けられている。
【００１７】
第３の絶縁膜３３は、第２のエッチング用マスク膜３１及びサイドウォール３２を覆うように、第２の絶縁膜２４上に設けられている。第３の絶縁膜３３としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第３のコンタクトプラグ３４は、第１のコンタクトプラグ２３上に位置する部分の第２及び第３の絶縁膜２４，３３を貫通するように設けられている。第３のコンタクトプラグ３４の下端は、第１のコンタクトプラグ２３の上端と接続されている。
容量コンタクトパッド３５は、メモリセル領域Ａに対応する部分の第３の絶縁膜３３上に設けられている。容量コンタクトパッド３５は、第３の絶縁膜３３を介して、半導体基板１１に設けられた導体である。容量コンタクトパッド３５は、第３のコンタクトプラグ３４の上端と接続されている。
【００１８】
エッチング用ストッパー膜３７は、容量コンタクトパッド３５が形成された第３の絶縁膜３３上を覆うように設けられている。エッチング用ストッパー膜３７は、ウエットエッチングにより、メモリセル領域Ａに対応する部分の第４の絶縁膜３８に、キャパシタ４５を構成する後述する容量絶縁膜５７及び上部電極５８を配置するための空間を形成する際、下地の第３の絶縁膜３３がエッチングされないように、第３の絶縁膜３３を保護するためのストッパー膜として機能する膜である。
【００１９】
第４の絶縁膜３８は、エッチング用ストッパー膜３７上に設けられている。第４の絶縁膜３８としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第１のサポート膜４１は、第４の絶縁膜３８上に設けられている。第１のサポート膜４１は、キャパシタ４５を構成する後述する複数の第１の下部電極５５の上部側面を接続している。これにより、第１のサポート膜４１は、複数の第１の下部電極５５を形成後、メモリセル領域Ａに対応する部分の第４の絶縁膜３８をウエットエッチングした際に、複数の第１の下部電極５５が倒れることを防止するための膜である。第１のサポート膜４１としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００２０】
第５の絶縁膜４２は、第１のサポート膜４１を覆うように、第４の絶縁膜３８上に設けられている。第５の絶縁膜４２としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第２のサポート膜４３は、第５の絶縁膜４２上に設けられている。第２のサポート膜４３は、キャパシタ４５を構成する後述する複数の第２の下部電極５６の上部側面を接続している。これにより、第２のサポート膜４３は、複数の第２の下部電極５６を形成後、メモリセル領域Ａに対応する部分の第５の絶縁膜４２をウエットエッチングした際に、複数の第２の下部電極５６が倒れることを防止するための膜である。第２のサポート膜４３としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００２１】
キャパシタ４５は、メモリセル領域Ａに対応する部分のエッチング用ストッパー膜３７、第４の絶縁膜３８、第１のサポート膜４１、第５の絶縁膜４２、及び第２のサポート膜４３を貫通するように配置されている。
キャパシタ４５は、複数の第１の下部電極５５と、複数の第２の下部電極５６と、容量絶縁膜５７と、上部電極５８とを有する。
【００２２】
第１の下部電極５５は、容量コンタクトパッド３５上に位置する部分の第４の絶縁膜３８及び第２のサポート膜４１を貫通するように設けられている。第１の下部電極５５の下端は、容量コンタクトパッド３５と接続されている。これにより、第１の下部電極５５は、容量コンタクトパッド３５と電気的に接続されている。
第２の下部電極５６は、第１の下部電極５５上に位置する部分の第５の絶縁膜４２及び第２のサポート膜４３を貫通するように設けられている。つまり、第２の下部電極５６は、第１の下部電極５５上に積み重ねられている。第２の下部電極５６の下端は、第１の下部電極５５の上端と接続されている。これにより、第２の下部電極５６は、第１の下部電極５５と電気的に接続されている。
【００２３】
容量絶縁膜５７は、エッチング用ストッパー膜３７の上面、第１のサポート膜４１の上下面、第２のサポート膜４３の上下面、第１の下部電極５５の側面、及び第２の下部電極５６の上面及び側面を覆うように設けられている。
【００２４】
図２は、図１に示す領域Ｃに対応する部分のキャパシタを拡大した断面模式図である。図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
ここで、図２を参照して容量絶縁膜５７の第１の構成例について説明する。
図２を参照するに、容量絶縁膜５７は、酸化アルミニウム膜（Ａｌ２Ｏ３膜）により構成された第１の絶縁膜６１と、酸化ジルコニウム膜（ＺｒＯ２膜）により構成された第２の絶縁膜６２とを交互に複数積層し、最後に酸化アルミニウム膜により構成された第１の絶縁膜６１が積層された構成とされている。すなわち、第１の絶縁膜６２は単層の酸化アルミニウム膜であり、第２の絶縁膜６２は５層に積層された酸化ジルコニウム膜である。
従来技術において、酸化ジルコニウム膜を第２の絶縁膜６２の合算膜厚と同じ膜厚の単層膜で構成した場合、酸化ジルコニウム膜が結晶化すると、酸化ジルコニウム膜の結晶粒の界面に沿ってリーク電流が発生し、これに伴いキャパシタ４５に蓄えられた電荷が漏洩するため、半導体装置１０のメモリ特性が低下してしまう。
しかし、本実施の形態の容量絶縁膜５７は、酸化ジルコニウム膜からなる第２の絶縁膜６２の間に、酸化アルミニウム膜よりなる第１の絶縁膜６１を介在させる構成としているので、酸化ジルコニウム膜の結晶化を抑制してリーク電流の増大を防止することができる。
【００２５】
第１の絶縁膜６１は、一度の成膜処理により形成された単層の絶縁膜である。前述のように、本願においては、第１の絶縁膜６１を、第１の温度である２５０〜２８５℃の温度範囲で成膜することを特徴とする。
上記第１の温度とは、リーク電流が小さく、且つ最も大きな容量（誘電率）が得られる酸化アルミニウム膜の最適な成膜温度である。また、この結果得られる酸化アルミニウム膜のリーク電流レベルは、酸化ジルコニウム膜のリーク電流レベルよりも低くなる。したがって、酸化アルミニウム膜により構成された第１の絶縁膜６１のリーク電流レベルが容量絶縁膜全体としてのリーク電流レベル低減に寄与することとなる。
また、上記２５０〜２８５℃という温度は、後述するように、第１の絶縁膜６１に起因する半導体基板１１の反りを許容範囲内にするための最適な温度でもある。なお、この点については、後に図１０及び図１１を参照して詳述する。
上記成膜温度範囲で成膜することにより、酸化アルミニウム膜の誘電率は、９程度にすることができる。第１の絶縁膜６１の厚さは、例えば、０．１ｎｍとすることができる。
【００２６】
一方、酸化ジルコニウム膜からなる第２の絶縁膜６２は、５回の成膜処理により形成された５層の絶縁膜で構成されている。
前述のように、本願においては、酸化ジルコニウム膜を、第２の温度である２１０〜２２０℃の温度範囲で成膜することを特徴とする。
上記第２の温度とは、リーク電流がより小さく、且つ最も大きな容量（誘電率）が得られる酸化ジルコニウム膜の最適な成膜温度である。また、この結果得られる酸化ジルコニウム膜の容量は、酸化アルミニウム膜の容量よりも大きくなる。したがって、酸化ジルコニウム膜の容量が容量絶縁膜５７全体としての容量増大に寄与することとなる。酸化ジルコニウム膜からなる第２の絶縁膜６２の誘電率は、４０程度にすることができる。
第２の絶縁膜６２の厚さは、例えば、０．７ｎｍにすることができる。
図２に示した容量絶縁膜５７は、２５０〜２８５℃の温度範囲で成膜された単層の酸化アルミニウム膜の上に、２１０〜２２０℃の温度範囲で成膜された５層の酸化ジルコニウム膜を設ける構成を１積層単位として、例えば９回繰り返して９積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成とすることができる。
この場合、容量絶縁膜５７は、１０層の酸化アルミニウム膜と、４５層の酸化ジルコニウム膜で構成され、５層の酸化ジルコニウム膜毎に単層の酸化アルミニウム膜が周期的に介在する構成となる。また、酸化アルミニウム膜の合計膜厚は０．１×１０＝１ｎｍとなり、酸化ジルコニウム膜の合計膜厚は０．７×９＝６．３ｎｍとなる。
【００２７】
次に、図３を参照して容量絶縁膜５７の第２の構成例について説明する。
図３は、図２と同様に、図１の領域Ｃに対応する部分の第２の構成例のキャパシタを拡大した断面模式図である。図３において、図２に示す構造体と同一構成部分には同一符号を付す。
図３に示したキャパシタ６５は、図２に示すキャパシタ４５に設けられた容量絶縁膜５７の替わりに、容量絶縁膜６６を備えた以外は、キャパシタ４５と同様な構成とされている。
キャパシタ６５は、複数の第１の絶縁膜６７と、複数の第２の絶縁膜６８と、１層の酸化アルミニウム膜よりなる第１の絶縁膜６１とを備え、第１の絶縁膜６７と第２の絶縁膜６８とが交互に積層され、複数の第２の絶縁膜６８のうち、最後に形成された第２の絶縁膜６８の表面を覆うように、第１の絶縁膜６１が配置された構成とされている。
キャパシタ６５が図２に示した容量絶縁膜５７と異なる点は、第１の絶縁膜６７が１層の酸化アルミニウム膜を積層することで形成される点にある。
【００２８】
容量絶縁膜６６においては、第１の絶縁膜６７は３層の酸化アルミニウム膜で構成され、第２の絶縁膜６８は１５層の酸化ジルコニウム膜で構成されている。
すなわち、２５０〜２８５℃の温度範囲で成膜された３層の酸化アルミニウム膜の上に、２１０〜２２０℃の温度範囲で成膜された５層の酸化ジルコニウム膜を設ける構成を１積層単位としている。さらに、この１積層単位を３回繰り返して３積層単位とし、最後に単層の酸化アルミニウム膜を積層する構成としている。
この場合、容量絶縁膜６６は、図２に示した容量絶縁膜５７と同じく１０層の酸化アルミニウム膜と、４５層の酸化ジルコニウム膜で構成され、１５層の酸化ジルコニウム膜毎に３層の酸化アルミニウム膜が周期的に介在する構成となる。したがって、容量絶縁膜６６は、合計１０層の酸化アルミニウム膜と合計４５層の酸化ジルコニウム膜で構成される。
容量絶縁膜６６を構成する４層の酸化アルミニウム膜からなる第１の絶縁膜６７の厚さの合計値は、容量絶縁膜５７を構成する１０層の酸化アルミニウム膜の厚さの合計値と同じである。また、容量絶縁膜６６を構成する３層の酸化ジルコニウム膜からなる第２の絶縁膜６８の厚さの合計値は、容量絶縁膜５７を構成する９層の第２の積層膜６２の厚さの合計値と同じである。
言い換えれば、容量絶縁膜６６を構成する酸化アルミニウム膜の合計の厚さは、容量絶縁膜５７を構成する酸化アルミニウム膜の合計の厚さに等しく、かつ容量絶縁膜６６を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜５７を構成する酸化ジルコニウム膜６２の合計の厚さと等しい。
つまり、容量絶縁膜６６は、リーク電流の大きさ、及び誘電率の高さにおいて、容量絶縁膜５７と同じ性能を有する絶縁膜である。
【００２９】
第１の絶縁膜６７は、先に説明した第１の絶縁膜６１が３層積層された構成とされている。言い換えれば、第１の絶縁膜６７は、１層の酸化アルミニウム膜を３回成膜することにより形成された３層の絶縁膜である。第１の絶縁膜６７の厚さは、例えば、０．３ｎｍとすることができる。
なお、第１の絶縁膜６７の厚さは、０．２〜０．４ｎｍの範囲内であればよく、上記数値に限定されない。
【００３０】
第２の絶縁膜６８は、図２に示す第２の絶縁膜６２が３層積層された構成とされている。言い換えれば、第２の絶縁膜６８は、１５層の酸化ジルコニウム膜が積層された構成とされている。つまり、第２の絶縁膜６２は、酸化ジルコニウム膜を１５回成膜することで形成される１５層の絶縁膜である。第２の絶縁膜６８の厚さは、例えば、２．１ｎｍとすることができる。
なお、第２の絶縁膜６８の厚さは、１．０〜３．０ｎｍの範囲内であればよく、上記数値に限定されな
このように、キャパシタ６５を構成する第１の絶縁膜６７及び第２の絶縁膜６８の厚さを厚くして、第１の絶縁膜６７及び第２の絶縁膜６８を積層させる数を、キャパシタ４５を構成する第１の絶縁膜６１及び第２の絶縁膜６２が積層される数よりも少なくしても容量絶縁膜５７，６６の特性に差はない。
【００３１】
次に、図１を参照して、上部電極５８について説明する。
上部電極５８は、第１の下部電極５５間、及び第２の下部電極５６間に配置された容量絶縁膜５７により囲まれた空間（図示せず）を充填すると共に、第２のサポート膜４３上及び第２の下部電極５６の上端に配置された容量絶縁膜５７上に設けられている。上部電極５８は、複数の第１及び第２の下部電極５５，５６に対して共通の電極である。上部電極５８を構成する金属膜は、例えば、ＴｉＮ膜を含んだ構成とされている。
【００３２】
次いで、図１を参照して、第６の絶縁膜４７と、第４のコンタクトプラグ４８，４９と、配線５１と、第３のエッチング用マスク膜５２と、第７の絶縁膜５３とについて、順次説明する。
図１を参照するに、第６の絶縁膜４７は、第２のサポート膜４３及び上部電極５８を覆うように、第５の絶縁膜４２上に設けられている。第６の絶縁膜４７としては、例えば、ＳｉＯ２膜を用いることができる。
【００３３】
第４のコンタクトプラグ４８は、ビット線２８上に位置する部分の第２のエッチング用マスク膜３１、第３乃至第６の絶縁膜３３，３８，４２，４７、及びエッチング用ストッパー膜３７を貫通するように配置されている。第４のコンタクトプラグ４８の下端は、ビット線２８と接続されている。これにより、第４のコンタクトプラグ４８は、ビット線２８と電気的に接続されている。第４のコンタクトプラグ４８の上端は、第６の絶縁膜４７から露出されている。
【００３４】
第４のコンタクトプラグ４９は、上部電極５８上に位置する部分の第６の絶縁膜４７を貫通するように配置されている。第４のコンタクトプラグ４９の下端は、上部電極５８と接続されている。第４のコンタクトプラグ４９の上端は、第６の絶縁膜４７から露出されている。
【００３５】
配線５１は、第６の絶縁膜４７上に設けられている。配線５１は、第４のコンタクトプラグ４８，４９の上端と接続されている。
第３のエッチング用マスク膜５２は、配線５１上に設けられている。第３のエッチング用マスク膜５２は、配線５１の母材となる導電膜を異方性エッチングによりパターニングする際のマスクとなる膜である。
第７の絶縁膜５３は、配線５１及び第３のエッチング用マスク膜５２を覆うように、第６の絶縁膜４７上に設けられている。
【００３６】
ここで、図１を参照して、上記説明した半導体装置１０に設けられたキャパシタ４５の形成方法について簡単に説明する。ここでは、エッチング用ストッパー膜３７を形成する工程から説明を開始する。また、容量絶縁膜５７，６６の詳細な形成方法については、後述する。
【００３７】
始めに、容量コンタクトパッド３５を覆うように、エッチング用ストッパー膜３７（例えば、ＳｉＮ膜）を形成する。次いで、エッチング用ストッパー膜３７の上面を覆うように、第４の絶縁膜３８を形成する。
次いで、第４の絶縁膜３８上に、第１のサポート膜４１を形成する。このとき、第１のサポート膜４１には、複数の開口部（図示せず）を形成する。この複数の開口部は、第１の下部電極５５の形成領域に対応する部分の第１のサポート膜４１の下面、エッチング用ストッパー膜３７の上面、及び第１の下部電極５５の側面に、容量絶縁膜５７を形成する際に使用する。また、これら複数の開口部は、容量絶縁膜５７で囲まれた空間内に上部電極の母材となる金属膜を形成するための開口部としても機能する。
【００３８】
次いで、異方性エッチング（例えば、ドライエッチング）により、容量コンタクトパッド３５上に位置する部分のエッチング用ストッパー膜３７、第４の絶縁膜３８、及び第１のサポート膜４１を貫通する貫通孔（図示せず）を複数形成する。
次いで、複数の該貫通孔を金属膜で充填することで、第１の下部電極５５を複数形成する（第１の下部電極形成工程）。
次いで、周辺回路領域Ｂに対応する部分の第４の絶縁膜３８がエッチングされないように、その表面をホトレジスト等により保護した上で、サポート膜４１に形成された複数の開口部（図示せず）を介したウエットエッチングにより、第１の下部電極５５間に位置する部分の第４の絶縁膜３８を除去する。このとき、サポート膜４１により複数の第１の下部電極５５が支持されるため、ウエットエッチング後に複数の第１の下部電極５５が倒れることはない。第４の絶縁膜３８を除去した後、ホトレジストを除去する。
【００３９】
次いで、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ）により、第１の下部電極５５の形成領域に対応する部分の第１のサポート膜４１の下面、及びエッチング用ストッパー膜３７の上面と、第１の下部電極５５の側面とに容量絶縁膜５７を形成する（第１の容量絶縁膜形成工程）。
次いで、例えば、容量絶縁膜５７により囲まれた空間内に金属膜を埋め込むことで、上部電極５８を形成する（第１の上部電極形成工程）。
【００４０】
次いで、第１のサポート膜４１を覆うように、第５の絶縁膜４２と、複数の開口部４３ａを有した第２のサポート膜４３とを順次形成する。次いで、第５の絶縁膜４２及び第２のサポート膜４３に、第１の下部電極５５の上端面を露出する貫通孔を形成する。
次いで、該貫通孔に金属膜を埋め込むことで、第２の下部電極５６を形成する（第２の下部電極形成工程）。
上記説明した第１及び第２の下部電極形成工程が、下部電極形成工程に相当する工程である。
次いで、周辺回路領域Ｂに対応する部分の第５の絶縁膜４２がエッチングされないように、その表面をホトレジスト等により保護した上で、複数の開口部４３ａを介したウエットエッチングにより、第２の下部電極５６間に位置する部分の第５の絶縁膜４２を除去する。第５の絶縁膜４２を除去した後、ホトレジストを除去する。
【００４１】
次いで、ＡＬＤ法により、第２の下部電極５５の形成領域に対応する部分の第１のサポート膜４１の上面、及び第２のサポート膜４３の上下面と、第２の下部電極５５の側面とに容量絶縁膜５７を形成する（第２の容量絶縁膜形成工程）。
なお、第１及び第２の容量絶縁膜形成工程が、容量絶縁膜形成工程に相当する工程である。
次いで、例えば、容量絶縁膜５７により囲まれた空間内に金属膜を埋め込むことで、上部電極５８を形成する（第２の上部電極形成工程）。
なお、第１及び第２の上部電極形成工程が、上部電極形成工程に相当する工程である。
【００４２】
上記第１及び第２の下部電極形成工程、第１及び第２の容量絶縁膜形成工程、及び第１及び第２の上部電極形成工程を行うことで、第１及び第２の下部電極５５，５６、容量絶縁膜５７、及び上部電極５８を有するキャパシタ４５が形成される。
なお、上記キャパシタ４５の形成方法では、２回の成膜に分けて、容量絶縁膜５７及び上部電極５８を形成する場合を例に挙げて説明したが、１回の成膜により、容量絶縁膜５７及び上部電極５８を形成してもよい。
【００４３】
図４は、容量絶縁膜を形成する際に使用する成膜装置の概略構成を示す断面図である。
次に、ＡＬＤ法により、容量絶縁膜５７，６６を形成する際に使用する成膜装置７０の構成について説明する。
図４を参照するに、成膜装置７０は、ＡＬＤ成膜装置であり、反応室であるプロセスチャンバー７２（「チューブ」ともいう）と、筐体７３と、排気部７４と、ウェハボート７６と、駆動部７７と、ガス供給管７９と、ヒーター８１とを有する。
プロセスチャンバー７２は、複数の半導体基板１１を収容するウェハボート７６を配置可能な形状とされている。プロセスチャンバー７２の下端は、筐体７３の底部と接続されている。
【００４４】
筐体７３は、プロセスチャンバー７２を囲んでいる。筐体７３は、ガス供給管７９を通過させるための貫通穴、及び排気部７４を通過させるための貫通部を有する。
排気部７４は、プロセスチャンバー７２の上端と一体的に構成されている。排気部７４は、プロセスチャンバー７２内の空間と接続された排気口７４ａを有している。排気部７４は、排気口７４ａを介して、プロセスチャンバー７２内のガスをプロセスチャンバー７２の外部に排気する。
【００４５】
ウェハボート７６は、複数の半導体基板１１を収容しており、プロセスチャンバー７２内に配置されている。
駆動部７７は、筐体７３の底部に設けられている。駆動部７７は、ウェハボート７６が自転可能な状態で、ウェハボート７６と接続されている。
ガス供給管７９は、第１及び第２の原料ガスを供給する原料ガス供給管（図示せず）、第１及び第２の酸素ガスを供給する酸素ガス供給管（図示せず）、及びパージガス（例えば、窒素ガス）を供給するパージガス供給管（図示せず）等と接続されている。ガス供給管７９は、第１及び第２の原料ガス、第１及び第２の酸素ガス、及びパージガス等のプロセスガスをプロセスチャンバー７２内に供給するための供給管である。
プロセスチャンバー７２内に配置された部分のガス供給管７９は、ウェハボート７６とプロセスチャンバー７２の内壁との隙間に、直立するように配置されている。プロセスチャンバー７２内に配置された部分のガス供給管７９には、複数のガス供給穴（図示せず）が形成されている。
【００４６】
ガス供給管７９は、複数のガス供給穴から水平方向にプロセスガスを噴出することで、噴出されたプロセスガスを上下方向に配置された半導体基板１１間の隙間に移動させる。半導体基板１１間の隙間に移動したプロセスガスは、ヒーター８１の熱により反応し、半導体基板１１に薄膜として形成される。その後、プロセスガスは、排気部７４を介して、外部に排気される。
【００４７】
ヒーター８１は、プロセスチャンバー７２の外壁と筐体７３の内壁との間に配置されている。ヒーター８１は、ウェハボート７６に収容された複数の半導体基板１１を所定の温度に加熱するためのものである。
なお、成膜装置７０は、図示していない冷却機構を有してもよい。この冷却機構は、プロセスチャンバー７２の温度を下げるときに有効である。
【００４８】
図５及び図６は、本実施の形態の容量絶縁膜形成工程のフローチャートを示す図である。図７は、酸化アルミニウム膜の成膜工程を説明するための図であり、図８は、酸化ジルコニウム膜の成膜工程を説明するための図である。
なお、図５に示すＳ２２の次の処理は、図６に示すＳ２３である。図７に示す時間Ｊは、酸化アルミニウム膜の成膜処理を１サイクル（１層分の成膜に相当）行うのに必要な時間を示している。また、図８に示す時間Ｋは、酸化ジルコニウム膜の成膜処理を１サイクル（１層分の成膜に相当）行うのに必要な時間を示している。
図５〜図８を参照して、ＡＬＤ法を用いて、容量絶縁膜５７又は容量絶縁膜６６を形成する場合を例に挙げて、本実施の形態の容量絶縁膜形成工程について説明する。
【００４９】
始めに、図５及び図６に示す処理が開始されると、Ｓ１０では、図４に示す成膜装置７０に、１層分の酸化アルミニウム膜を連続して成膜するサイクル数（Ｃサイクル）と、１層分の酸化ジルコニウムを連続して成膜するサイクル数（Ｄサイクル）と、第１の絶縁膜６１、第１の絶縁膜６７、及び第２の絶縁膜６２，６８を積層させる回数（Ｅ回）と、Ｓ２６において１層分の酸化アルミニウム膜を連続して成膜するサイクル数（Ｆサイクル）とを予め入力する。
【００５０】
先に説明した図２に示す容量絶縁膜５７の場合、例えば、Ｃを１、Ｄを５、Ｅを９、Ｆを１に設定することができる。また、図３に示す容量絶縁膜６６の場合、例えば、Ｃを３、Ｄを１５、Ｅを３、Ｆを１に設定することができる。
また、上記Ｃは、１回の酸化アルミニウム膜の成膜により形成可能な酸化アルミニウム膜の膜厚と、第１の絶縁膜６７の所望の厚さから求めることができる。また、上記Ｄは、１回の酸化ジルコニウム膜の成膜により形成可能な酸化ジルコニウム膜の膜厚と、第２の絶縁膜６２，６８の所望の厚さから求めることができる。
【００５１】
続く、Ｓ１１では、図４に示すように、複数の半導体基板１１が載置されたウェハボート７６を、ヒーター８１により加熱（例えば、２７０℃に加熱）されたプロセスチャンバー７２内に収容させる。つまり、下部電極５６が形成された半導体基板１１を成膜装置７０内に設置する（半導体基板設置工程）。この際、プロセスチャンバー７２内の温度は低下する。
続く、Ｓ１３では、ヒーター８１により、複数の半導体基板１１の温度が第１の温度となるように、複数の半導体基板１１を加熱する。また、複数の半導体基板１１の温度が第１の温度度となる２７０℃に到達した後は、複数の半導体基板１１の温度が第１の温度を維持するように、複数の半導体基板１１の温度を調整する（第１の温度調整工程）。
酸化アルミニウム膜を形成する場合、第１の温度としては、成膜後の酸化アルミニウム膜のリーク電流が小さくなるような最適な温度を用いる。
【００５２】
また、半導体基板１１の反りや酸化アルミニウム膜の容量を考慮すると、第１の温度としては、２５０〜２８５℃の範囲内の温度を用いるとよい。
なお、第１の温度を２５０〜２８５℃の範囲内で設定する詳細な理由については、図１０及び図１１を参照して後述する。
このように、２５０〜２８５℃の範囲内で第１の温度を設定することにより、リーク電流が小さいという特性を有した酸化アルミニウム膜を形成することができる。
なお、以下の説明では、第１の温度として２７０℃を用いた場合を例に挙げる。
【００５３】
続く、Ｓ１５では、複数の半導体基板１１に１層の酸化アルミニウム膜を形成する。
ここで、図４及び図７を参照して、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化アルミニウム膜を成膜する工程について説明する。
図７を参照するに、複数の半導体基板１１の温度が第１の温度（この場合、２７０℃）に安定する時刻Ｔ１から時刻Ｔ２までの間、プロセスチャンバー７２内に、第１の原料ガスであるＴＭＡ（Ｔｒｉ ｍｅｔｈｙｌ ａｌｕｍｉｎｕｍ：Ａｌ（ＣＨ３）３）を供給して、複数の半導体基板１１の第１及び第２の下部電極５５，５６の表面（第１の絶縁膜６１の形成領域）に、ＴＭＡを十分に吸着させる（第１ステップ）。
ＴＭＡの供給量は、例えば、３００ｓｃｃｍ（Ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）とすることができる。
【００５４】
次いで、時刻Ｔ２ではＴＭＡの供給を停止し、時刻Ｔ２から時刻Ｔ３までの間、プロセスチャンバー７２内の圧力を大気圧よりも低い圧力にすることで、プロセスチャンバー７２内に残留し、吸着に寄与していないＴＭＡを真空排気する（第２ステップ）。
【００５５】
次いで、時刻Ｔ３から時刻Ｔ４までの間、プロセスチャンバー７２内にパージガスとしてＮ２ガスを供給すると共に、プロセスチャンバー７２内の圧力を２００Ｐａまで上げて、プロセスチャンバー７２内の雰囲気を置換させる。Ｎ２ガスの供給量は、例えば、２０ＳＬＭ（Sｔａｎｄａｒｄ Lｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）とすることができる。
次いで、時刻Ｔ４から時刻Ｔ５までの間、Ｎ２ガスの供給を停止させると共に、プロセスチャンバー７２内に、第１の酸化ガスとしてオゾン（Ｏ３）（例えば、供給量は２０ＳＬＭ）を供給して、第１及び第２の下部電極５５，５６等の表面に吸着しているＴＭＡの酸化を促進させ、酸化アルミニウムを生成することで、複数の半導体基板１１に酸化アルミニウム膜を成膜する（第３ステップ）。
【００５６】
次いで、時刻Ｔ５ではオゾン（Ｏ３）の供給を停止し、時刻Ｔ５から時刻Ｔ６までの間、プロセスチャンバー７２内を真空状態にして、オゾン（Ｏ３）を排気する（第４ステップ）。
次いで、時刻Ｔ６から時刻Ｔ７までの間、プロセスチャンバー７２内にＮ２ガスを供給することで、プロセスチャンバー７２内のオゾン（Ｏ３）を完全に排気する。
これにより、酸化アルミニウムの１サイクルの成膜工程が終了する。なお、１サイクルの成膜工程により、厚さが０．１ｎｍ程度の酸化アルミニウムが形成される。
【００５７】
次いで、図５に示すＳ１７では、酸化アルミニウム膜の成膜をＣサイクル行ったか否かの判定が行われる。ここで、Ｎｏと判定（否定判定）されると、処理はＳ１５に戻る。また、Ｓ１７において、Ｙｅｓと判定（肯定判定）されると、処理はＳ１８に進む。
例えば、第１の絶縁膜６１を形成する場合、Ｃは１なので、１層の酸化アルミニウム膜が１サイクル成膜されると、処理はＳ１８に進む。
また、第１の絶縁膜６７を形成する場合、Ｃは３なので、酸化アルミニウム膜のサイクル数が１サイクル及び２サイクルのときは処理がＳ１７に戻って第１の成膜工程が行われ、第１の絶縁膜６１のサイクル数が３サイクルになると第１の絶縁膜６７が形成され、処理はＳ１８に進む。
なお、Ｓ１５及びＳ１７が第１の成膜工程に相当する工程である。
【００５８】
このように、複数の半導体基板１１の温度を最適温度である第１の温度に保った状態で、酸化アルミニウム膜を１サイクル以上成膜して単層の酸化アルミニウム膜よりなる第１の絶縁膜６１もしくは多層の酸化アルミニウム膜よりなる第１の絶縁膜６７を形成する。
また、ＡＬＤ法における１サイクルの成膜では、成膜分子が積層されることなく、単分子として形成される。この１サイクルを所望の膜厚となるまで繰り返す。そのため、ＡＬＤ法を用いての絶縁膜６１，６７を形成することにより、絶縁膜６１，６７の厚さの制御を容易にかつ高精度に行うことができる。
なお、第１の絶縁膜６７の厚さは、例えば、０．１〜０．４ｎｍの範囲内の厚さであればよい。また、第１の絶縁膜６７を構成する酸化アルミニウム膜の積層数についても上記数値に限定されない。
【００５９】
続く、Ｓ１８では、第１の絶縁膜６１又は第１の絶縁膜６７が形成された複数の半導体基板１１の温度が、第１の温度よりも低い第２の温度となるように、複数の半導体基板１１の温度を調整する（第２の温度調整工程）。
酸化ジルコニウム膜を成膜する場合、第２の温度としては、成膜後の酸化ジルコニウム膜のリーク電流がより低く、且つ誘電率が最も高いという特性を有する最適な温度として２１０〜２２０℃を用いる。
【００６０】
ところで、酸化ジルコニウム膜を形成する際に使用する第２の原料ガスであるＴＥＭＡＺ（Ｔｅｔｒａｋｉｓ ｅｔｈｙｌ ｍｅｔｈｙｌ ａｍｉｎｏ ｚｉｒｃｏｎｉｕm：Ｚｒ[Ｎ（ＣＨ３）ＣＨ２ＣＨ３]４）は、熱に弱く、２２０℃を超える高い温度ではＴＥＭＡＺが自己分解してしまう。
そのため、半導体基板１１に吸着する前の気相中でＴＥＭＡＺが分解してしまい、ＴＥＭＡＺ自身の半導体基板１１への吸着が困難となるため、２２０℃を超える高い温度ではＡＬＤ法を用いた酸化ジルコニウム膜の成膜を行うことができない。
また、２００℃以下の温度で酸化ジルコニウム膜を成膜した場合、多くの不純物を含んだ酸化ジルコニウム膜が形成されてしまうため、リーク電流が増大してしまう。
上記理由により、第２の温度としては、２１０〜２２０℃の範囲内の温度を用いるとよい。
このように、２１０〜２２０℃の範囲内で第２の温度を設定することにより、誘電率が高い（誘電率が４０程度）という特性を有した第２の絶縁膜６２，６８を形成することができる。
なお、以下の説明では、第２の温度として２１５℃を用いた場合を例に挙げる。
【００６１】
続く、Ｓ１９では、第１の絶縁膜６１又は第１の絶縁膜６７が形成された複数の半導体基板１１に酸化ジルコニウム膜を成膜する。
ここで、図４及び図８を参照して、第２の成膜工程について説明する。
図８を参照するに、複数の半導体基板１１の温度が第２の温度（この場合、２１５℃）に安定する時刻Ｔ１から時刻Ｔ２までの間、プロセスチャンバー７２内に、第２の原料ガスであるＴＥＭＡＺを供給して、複数の半導体基板１１の第１及び第２の下部電極５５，５６等の表面（酸化ジルコニウム膜の形成領域）に、ＴＥＭＡＺを十分に吸着させる（第１ステップ）。ＴＥＭＡＺの供給量は、例えば、０．５ｓｃｃｍとすることができる。
【００６２】
次いで、時刻Ｔ２ではＴＥＭＡＺの供給を停止させ、時刻Ｔ２から時刻Ｔ３までの間、プロセスチャンバー７２内の圧力を大気圧よりも低い圧力にすることで、プロセスチャンバー７２内に残留し、吸着に寄与していないＴＥＭＡＺを真空排気する（第２ステップ）。
【００６３】
次いで、時刻Ｔ３から時刻Ｔ４までの間、プロセスチャンバー７２内にパージガスとしてＮ２ガスを供給すると共に、プロセスチャンバー７２内の圧力を２００Ｐａまで上げて、プロセスチャンバー７２内の雰囲気を置換させる。このときのＮ２ガスの供給量は、例えば、２０ＳＬＭとすることができる。
次いで、時刻Ｔ４ではＮ２ガスの供給を停止させ、時刻Ｔ４から時刻Ｔ５までの間、プロセスチャンバー７２内に、第２の酸化ガスとしてオゾン（Ｏ３）ガス（供給量は、例えば、２０ＳＬＭ）を供給して、第１及び第２の下部電極５５，５６等の表面に吸着しているＴＥＭＡＺの酸化を促進させ、酸化ジルコニウムを生成することで、複数の半導体基板１１に酸化ジルコニウム膜を成膜する（第３ステップ）。
【００６４】
次いで、時刻Ｔ５ではＯ３ガスの供給を停止させ、時刻Ｔ５から時刻Ｔ６までの間、プロセスチャンバー７２内を真空状態にして、オゾン（Ｏ３）を排気する（第４ステップ）。
次いで、時刻Ｔ６から時刻Ｔ７までの間、プロセスチャンバー７２内にＮ２ガスを供給することで、プロセスチャンバー７２内のオゾン（Ｏ３）を完全に排気する。
これにより、酸化ジルコニウム膜の１サイクルの成膜工程が終了する。なお、１サイクルの成膜工程により、厚さが０．１４ｎｍ程度の酸化ジルコニウム膜が形成される。
【００６５】
次いで、図５に示すＳ２１では、酸化ジルコニウム膜の成膜をＤサイクル行ったか否かの判定が行われる。ここで、Ｎｏと判定されると、処理はＳ１９に戻る。また、Ｓ２１において、Ｙｅｓと判定されると、処理はＳ２２に進む。なお、Ｓ１９及びＳ２１が第２の積層膜形成工程に相当する。
例えば、第２の絶縁膜６２を形成する場合、Ｄは５なので、酸化ジルコニウム膜のサイクル数が１〜４サイクルのときは処理がＳ１９に戻り、酸化ジルコニウム膜の成膜が行われ、酸化ジルコニウム膜のサイクル数が５サイクルになると第２の絶縁膜６２が形成され、処理はＳ２２に進む。第２の絶縁膜６２の厚さは、例えば、０．７ｎｍとすることができる。
【００６６】
また、第２の絶縁膜６８を形成する場合、Ｄは１５なので、酸化ジルコニウム膜のサイクル数が１〜１４サイクルのときは処理がＳ１９に戻り、酸化ジルコニウム膜の成膜が行われ、酸化ジルコニウム膜のサイクル回数が１５サイクルになると第２の絶縁膜６８が形成され、処理はＳ２２に進む。第２の絶縁膜６８の厚さは、例えば、２．１ｎｍとすることができる。
【００６７】
このように、複数の半導体基板１１の温度を最適温度である第２の温度に保った状態で、酸化ジルコニウム膜を繰り返し成膜して第２の絶縁膜６２，６８を形成する。
また、ＡＬＤ法を用いて酸化ジルコニウム膜を形成することにより、第２の絶縁膜６２，６８の厚さの制御を容易にかつ高精度に行うことができる。
なお、第２の絶縁膜６２，６８の厚さは、例えば、１．０ｎｍ〜３．０ｎｍの厚さであればよい。また、第２の絶縁膜６２，６８を構成する酸化ジルコニウム膜の積層数についても上記積層数に限定されない。
【００６８】
続く、Ｓ２２では、第１の絶縁膜６１，６７及び第２の絶縁膜６２，６８をそれぞれＥ回積層させたか否かの判定が行われる。
例えば、容量絶縁膜５７を形成する場合、Ｅは９なので、第１の絶縁膜６１及び第２の絶縁膜６２がそれぞれ９回積層されたか否かの判定が行われる。この場合、Ｅが１〜８のときにはＮｏと判定されて、処理はＳ１３に戻り、Ｅが９のときにはＹｅｓと判定されて処理はＳ２３に進む。
また、容量絶縁膜６６を形成する場合、Ｅは３なので、第１の絶縁膜６７及び第２の絶縁膜６８がそれぞれ３回積層されたか否かの判定が行われる。この場合、Ｅが１〜２のときにはＮｏと判定されて、処理はＳ１３に戻り、Ｅが３のときにはＹｅｓと判定されて処理はＳ２３に進む。
なお、上記Ｅの値は、上記回数に限定されない。Ｅの値は、目的に応じて適宜選択することができる。また、Ｓ１９及びＳ２１が第２の成膜工程に相当し、Ｓ１３、Ｓ１５、Ｓ１７、Ｓ１８、Ｓ１９、Ｓ２１、及びＳ２２が繰り返し工程に相当する。
【００６９】
次いで、図６に示すＳ２３では、複数の半導体基板１１の温度が第１の温度（例えば、２７０）となるように、複数の半導体基板１１の温度を調整し、複数の半導体基板１１の温度を第１の温度に保持する。
その後、処理はＳ２５に進む。なお、Ｓ２３における第１の温度は、２７０℃に限定されない。第１の温度は、２５０〜２８５℃の範囲内で適宜選択することができる。
【００７０】
次いで、Ｓ２５では、最後に形成された第２の絶縁膜６２，６８の表面に、１層の酸化アルミニウム膜を形成し、処理はＳ２６に進む。Ｓ２５では、先に説明した図７に示す酸化アルミニウム膜の成膜工程と同様な手法により、第１の絶縁膜６１を形成する。
このように、複数の第２の絶縁膜６２，６８の両面を挟み込むように、酸化アルミニウム膜を形成することで、上部電極５８を構成するＴｉＮ膜を形成する際にＴｉＮと酸化ジルコニウム膜が反応して酸化ジルコニウム膜の膜質劣化を招く問題を回避することができる。
【００７１】
続く、Ｓ２６では、第１の絶縁膜６１の成膜をＦサイクル行ったか否かの判定が行われる。ここで、Ｎｏと判定されると、処理はＳ２５に戻る。また、Ｓ２６において、Ｙｅｓと判定されると、容量絶縁膜形成工程の処理は終了する。
容量絶縁膜５７あるいは容量絶縁膜６６を形成する場合のいずれも、Ｆは１なので、１層の酸化アルミニウム膜が成膜されると容量絶縁膜が形成され、処理はＳ２７に進む。
ただし、Ｆサイクルを２サイクルもしくは３サイクルに設定することも可能であり。この場合には図６に示すように、Ｓ２６のステップで最終サイクルか否かが判断される。
なお、先に説明したように、容量絶縁膜５７を構成する酸化アルミニウム膜６１の合計の厚さは、容量絶縁膜６６を構成する酸化アルミニウム膜の合計の厚さと同じであり、容量絶縁膜５７を構成する酸化ジルコニウム膜の合計の厚さは、容量絶縁膜６６を構成する酸化ジルコニウム膜の合計の厚さと同じである。よって、容量絶縁膜５７は、容量絶縁膜６６と同じ特性を有する膜である。
続く、Ｓ２７では、容量絶縁膜５７あるいは容量絶縁膜６６が形成された半導体基板１１を図４に示す成膜装置７０から取り出す（半導体基板取出工程）。
これにより、図５及び図６に示す容量絶縁膜形成工程は、終了する。
【００７２】
図９（ａ）は、図２に示す容量絶縁膜５７を形成する際の処理シーケンスを示す図であり、図９（ｂ）は、図３に示す容量絶縁膜６６を形成する際の処理シーケンスを示す図である。具体的には、図９（ａ）及び図９（ｂ）は、酸化アルミニウム膜の成膜タイミング及び成膜サイクル、酸化ジルコニウム膜の成膜タイミング及び成膜サイクル、成膜温度、及び処理時間の関係を示す図である。
また、図９（ａ）に示すＴａは、容量絶縁膜５７を形成する際の処理時間（以下、「処理時間Ｔａ」という）を示しており、図９（ｂ）に示すＴｂは、容量絶縁膜６６を形成する際の処理時間（以下、「処理時間Ｔｂ」という）を示している。
また、図９に示すＴｃは、処理時間Ｔａから処理時間Ｔｂを引き算した時間（以下、「時間Ｔｃ」という）を示している。
【００７３】
ここで、図９を参照して、図５及び図６に示すフローチャートにより、容量絶縁膜５７を形成する際の処理時間Ｔａと、図５及び図６に示すフローチャートにより、容量絶縁膜５７と同じ特性を有した容量絶縁膜６６を形成する際の処理時間Ｔａとを比較した結果について説明する。
【００７４】
図９（ａ）に示すように、容量絶縁膜５７は、単層（１サイクル）の酸化アルミニウム膜と５層（５サイクル）の酸化ジルコニウム膜を１積層単位として９回積層し、最後に単層の酸化アルミニウム膜を積層して形成している。前述のように、酸化アルミニウム膜の最適な成膜温度範囲は２５０〜２８５℃の範囲であり、酸化ジルコニウム膜の最適な成膜温度範囲は２１０〜２２０℃の範囲である。同じ成膜装置７０で酸化アルミニウム膜と酸化ジルコニウム膜を交互に成膜するためには、各々の成膜工程の前に半導体基板１１すなわち成膜装置７０の温度を調整するステップが必要となる。
酸化アルミニウム膜の成膜が終了し、酸化アルミニウム膜の上に酸化ジルコニウム膜を形成する場合には２７０℃から２１５℃まで降温調整するステップが必要である。また、酸化ジルコニウム膜の成膜が終了し、酸化ジルコニウム膜の上に酸化アルミニウム膜を形成する場合には２１５℃から２７０℃まで昇温調整するステップが必要である。図９（ａ）の場合は、少なくとも２０回の温度調整ステップが必要となる。
【００７５】
一方、図９（ｂ）に示すように、容量絶縁膜６６は３層（３サイクル）の酸化アルミニウム膜と１５層（１５サイクル）の酸化ジルコニウム膜を１積層単位として３回積層し、最後に単層の酸化アルミニウム膜を積層して形成している。この場合には、少なくとも８回の温度調整ステップが必要となる。
図４に示したように、量産対応のＡＬＤ成膜装置では複数の半導体基板１１を同時に処理することが可能なバッチ式処理装置が用いられる。バッチ処理装置は、複数の半導体基板１１の温度均一性を確保する点では優れた装置であるが、熱容量が極めて大きいために温度を短時間に変更調整することが不得手となる欠点がある。したがって、温度調整ステップは少ない方が望ましい。
【００７６】
容量絶縁膜５７と容量絶縁膜６６はリーク電流の低減および容量の増大の点で同じ特性を有するものであるが、生産性の優劣の点では大きな差があり、温度調整ステップが２０回となる図９（ａ）のシーケンスよりも、温度調整ステップが少ない図９（ｂ）のシーケンスを用いる方が生産性を向上できる点で望ましい。
図９（ａ）のシーケンス及び図９（ａ）のシーケンスの場合、容量絶縁膜５７と同じ特性を有した容量絶縁膜６６を、容量絶縁膜５７を形成する時間Ｔａよりも時間Ｔｃの分だけ短い時間で形成することができる。
なお、酸化アルミニウム膜及び酸化ジルコニウム膜を１サイクルずつ交互に成膜する毎に、チャンバー内の温度を変更して、酸化アルミニウム膜及び酸化ジルコニウム膜を成膜する容量絶縁膜の形成方法と比較すると、容量絶縁膜５７を形成する際に必要な時間Ｔａ（プロセス時間）は短い。
【００７７】
図１０は、酸化アルミニウム膜の最適な温度範囲の根拠となる、酸化アルミニウム膜が形成された半導体基板の相対的な反り量と酸化アルミニウム膜の成膜温度との関係、及び酸化アルミニウム膜の容量の増加率と酸化アルミニウム膜の成膜温度との関係を示す図である。なお、図１１では、１サイクルにより形成可能な単層の酸化アルミニウム膜の厚さと成膜温度との関係を示している。
ここで、図１０に示す半導体基板の相対的な反り量の求め方について説明する。
始めに、異なる成膜温度で形成された酸化アルミニウム膜を有した半導体基板を複数準備する。次いで、酸化アルミニウム膜が形成された半導体基板を光学顕微鏡（図示せず）のステージ上に載置し、半導体基板の中心を通過する直線上に位置する半導体基板の計測位置（１００箇所）にフォーカスを合わせた際の光学顕微鏡のレンズの高さデータ（具体的には、半導体基板の計測位置を基準としたときの光学顕微鏡のレンズの高さデータ）を取得する。
【００７８】
この高さデータの取得を酸化アルミニウム膜が形成された各半導体基板に対して行う。このとき、第１の基準値として、３００℃で成膜された酸化アルミニウム膜が形成された半導体基板の１００箇所の高さデータの最大値から最小値を引き算した値を１００とし、第２の基準値として、２１０℃で成膜された酸化アルミニウム膜が形成された半導体基板の１００箇所の高さデータの最大値から最小値を引き算した値を０とする。
次いで、２１０℃及び３００℃以外の温度で成膜された酸化アルミニウム膜が形成された半導体基板の１００箇所の高さデータの最大値から最小値を引き算した値を、上記第１及び第２の基準値に基づき、０以上の数値に変換する。このようにして求められた値が、図１０に示す半導体基板の相対的な反り量となる。
【００７９】
また、図１０に示す酸化アルミニウム膜の容量の増加率は、異なる温度で形成された酸化アルミニウム膜の容量値が、２１０℃の温度で形成された酸化アルミニウム膜の容量値（これを１００％とする）を基準としたときにどれくらい増加したかを示す値である。
【００８０】
図１０に示すように、酸化アルミニウム膜の成膜温度が高くなると、半導体基板の相対的な反りが大きくなる。また、半導体基板の相対的な反りが７０を超えると、酸化アルミニウム膜にリーク電流が発生し、これにより容量絶縁膜５７，６６にクラックや剥がれが生じることが確認できた。
そのため、図１０に示す半導体基板の相対的な反り量は、７０以下にする必要があることが確認できた。このことから、半導体基板の相対的な反り量を考慮すると、酸化アルミニウム膜の成膜温度を２８５℃以下にする必要があることが確認できた。
【００８１】
図１０に示すように、酸化アルミニウム膜の容量の増加率は、成膜温度が２５０℃以上になると安定することが確認できた。これは、図１１に示すように、成膜温度が高温になるにつれて、一度の第１の成膜工程により形成可能な酸化アルミニウム膜の厚さが薄くなっていることが分かった。これは、酸化アルミニウム膜が緻密な膜質となり、膜中に含有される不純物が減少してリーク電流の経路が減少したためと推測できる。よって、酸化アルミニウム膜の成膜温度は、２５０℃以上にする必要があることが確認できた。
上記結果から、酸化アルミニウム膜を成膜するときの第１の温度は、２５０〜２８５℃の範囲内で設定するとよいということが確認できた。また、上記温度範囲で、酸化アルミニウム膜を成膜することで、半導体基板の相対的な反り量を許容値内（図１０に示す７０以内）にした上で、リーク電流を抑制して、容量値を高めることができた。
【００８２】
本発明の半導体装置の製造方法によれば、ＡＬＤ法により形成する酸化アルミニウム膜と酸化ジルコニウム膜の積層膜において、同一成膜装置内で２５０〜２８５℃の温度範囲で形成する酸化アルミニウム膜と２１０〜２２０℃の温度範囲で形成する酸化ジルコニウム膜の積層膜とすることにより、リーク電流を抑制し、容量の大きな容量絶縁膜５７，６６を有するキャパシタを得ることができる。
また、第１の温度（２５０〜２８５℃）で酸化アルミニウム膜を複数回成膜して第１の絶縁膜６７を形成し、第２の温度（２１０〜２２０℃）で酸化ジルコニウム膜を複数回成膜して第２の絶縁膜６８を形成することにより、容量絶縁膜６６を形成する際に必要な温度調整の回数をより少なくできるので、容量絶縁膜の特性を同じに維持したまま、チャンバー内の温度の切り替えによる温度調整に必要な時間を短縮して生産性を向上することが可能となる。
【００８３】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００８４】
本発明は、キャパシタを備えた半導体装置の製造方法に適用可能である。
【符号の説明】
【００８５】
１０…半導体装置、１１…半導体基板、１１ａ…表面、１２…素子分離領域、１３不純物拡散領域、１４…ゲート絶縁膜、１５，１６…ゲート電極、１７…第１のエッチング用マスク膜、１８，３２…サイドウォール、２１…第１の絶縁膜、２２，２３…第１のコンタクトプラグ、２４…第２の絶縁膜、２５，２６…第２のコンタクトプラグ、２８，２９…ビット線、３１…第２のエッチング用マスク膜、３３…第３の絶縁膜、３４…第３のコンタクトプラグ、３５…容量コンタクトパッド、３７…エッチング用ストッパー膜、３８…第４の絶縁膜、４１…第１のサポート膜、４２…第５の絶縁膜、４3…第２のサポート膜、４３ａ…開口部、４５，６５…キャパシタ、４７…第６の絶縁膜、４８，４９…第４のコンタクトプラグ、５１…配線、５２…第３のエッチング用マスク膜、５３…第７の絶縁膜、５５…第１の下部電極、５６…第２の下部電極、５７，６６…容量絶縁膜、５８…上部電極、６１，６７…第１の絶縁膜、６２，６８…第２の絶縁膜、７０…成膜装置、７２…プロセスチャンバー、７３…筐体、７４…排気部、７４ａ…排気口、７６…ウェハボート、７７…駆動部、７９…ガス供給管、８１…ヒーター、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｃ…領域、Ｔａ，Ｔｂ…処理時間、Ｊ，Ｋ，Ｔｃ…時間
【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを備えた半導体装置の製造方法であって、
前記半導体基板上に、前記下部電極を形成する下部電極形成工程と、
前記下部電極が形成された前記半導体基板を成膜装置内に設置する半導体基板設置工程と、
前記半導体基板の温度を前記第１の温度に保持する第１の温度調整工程と、
前記下部電極を覆うように、前記第１の温度に保持された前記半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、
前記第１の絶縁膜成膜工程後、前記半導体基板を第２の温度に保持する第２の温度調整工程と、
前記第１の絶縁膜の表面を覆うように、前記第２の温度に保持された前記半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、
前記第１の温度調整工程、前記第１の成膜工程、前記第２の温度調整工程、及び前記第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、
前記容量絶縁膜が形成された前記半導体基板を前記成膜装置から取り出す半導体基板取出工程と、
前記容量絶縁膜を覆うように、前記上部電極を形成する上部電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の成膜工程は、第１の原料ガスを供給する第１ステップ、前記第１の原料ガスを真空排気する第２ステップ、第１の酸化ガスを供給する第３ステップ、及び前記第１の酸化ガスを真空排気する第４ステップを含み、
前記第１の成膜工程では、前記第１ステップから前記第４のステップまでを１サイクルとし、該１サイクルを少なくとも１回以上繰り返すことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の成膜工程では、前記１サイクルを３〜５回繰り返すことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜が酸化アルミニウム膜であることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１の温度は、２５０℃〜２８５℃の範囲内の温度であることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜の厚さは、０．１ｎｍ〜０．４ｎｍの範囲内であることを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項７】
前記第２の成膜工程は、第２の原料ガスを供給する第１ステップ、前記第２の原料ガスを真空排気する第２ステップ、第２の酸化ガスを供給する第３ステップ、及び前記第２の酸化ガスを真空排気する第４ステップを含み、
前記第２の成膜工程では、前記第１ステップから前記第４のステップまでを１サイクルとし、該１サイクルを少なくとも１回以上繰り返すことを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項８】
前記第２の成膜工程では、前記１サイクルを５〜１５回繰り返すことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁膜が酸化ジルコニウム膜であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記第２の温度が２１０℃〜２２０℃の範囲内であることを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記第２の絶縁膜の厚さは、０．７ｎｍ〜３．０ｎｍの範囲内であることを特徴とする請求項１ないし１０のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１２】
前記容量絶縁膜を形成する工程は、前記成膜装置から前記半導体基板を取り出す前に、前記繰り返し工程において最後に形成された前記第２の絶縁膜を覆うように、前記第１の温度に保持された前記半導体基板上に、前記第１の絶縁膜を形成する工程を含むことを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを備えた半導体装置の製造方法であって、
前記半導体基板上に、前記下部電極を形成する下部電極形成工程と、
前記下部電極が形成された前記半導体基板を成膜装置内に設置する半導体基板設置工程と、
前記半導体基板の温度を前記第１の温度に保持する第１の温度調整工程と、
前記下部電極を覆うように、前記第１の温度に保持された前記半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、
前記第１の絶縁膜成膜工程後、前記半導体基板を第２の温度に保持する第２の温度調整工程と、
前記第１の絶縁膜の表面を覆うように、前記第２の温度に保持された前記半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、
前記第１の温度調整工程、前記第１の成膜工程、前記第２の温度調整工程、及び前記第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、
前記容量絶縁膜が形成された前記半導体基板を前記成膜装置から取り出す半導体基板取出工程と、
前記容量絶縁膜を覆うように、前記上部電極を形成する上部電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の成膜工程は、第１の原料ガスを供給する第１ステップ、前記第１の原料ガスを真空排気する第２ステップ、第１の酸化ガスを供給する第３ステップ、及び前記第１の酸化ガスを真空排気する第４ステップを含み、
前記第１の成膜工程では、前記第１ステップから前記第４のステップまでを１サイクルとし、該１サイクルを少なくとも１回以上繰り返すことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の成膜工程では、前記１サイクルを３〜５回繰り返すことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜が酸化アルミニウム膜であることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記第１の温度は、２５０℃〜２８５℃の範囲内の温度であることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜の厚さは、０．１ｎｍ〜０．４ｎｍの範囲内であることを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項７】
前記第２の成膜工程は、第２の原料ガスを供給する第１ステップ、前記第２の原料ガスを真空排気する第２ステップ、第２の酸化ガスを供給する第３ステップ、及び前記第２の酸化ガスを真空排気する第４ステップを含み、
前記第２の成膜工程では、前記第１ステップから前記第４のステップまでを１サイクルとし、該１サイクルを少なくとも１回以上繰り返すことを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項８】
前記第２の成膜工程では、前記１サイクルを５〜１５回繰り返すことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁膜が酸化ジルコニウム膜であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記第２の温度が２１０℃〜２２０℃の範囲内であることを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記第２の絶縁膜の厚さは、０．７ｎｍ〜３．０ｎｍの範囲内であることを特徴とする請求項１ないし１０のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１２】
前記容量絶縁膜を形成する工程は、前記成膜装置から前記半導体基板を取り出す前に、前記繰り返し工程において最後に形成された前記第２の絶縁膜を覆うように、前記第１の温度に保持された前記半導体基板上に、前記第１の絶縁膜を形成する工程を含むことを特徴とする請求項１ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２０４７５１（Ｐ２０１１−２０４７５１Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−６８１８０（Ｐ２０１０−６８１８０）
【出願日】平成２２年３月２４日（２０１０．３．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２４日（２０１０．３．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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