【課題】補償容量素子を構成する複数のクラウン型下部電極を備えた容量ブロック間を上部電極で直列接続する際、容量ブロック間に空洞が形成されることを防止する。
【解決手段】２つの隣接する、異なる共通パッド電極（２２ｃ、２２ｄ）上に形成された容量ブロック（第１ブロック及び第２ブロック）が、上部電極３６ｃで電気的に直列に接続され、上部電極３６ｃで直列接続される２つの隣接する容量ブロック間の間隔Ｄ１を、それぞれの容量ブロックの最外周で対向する下部電極間の距離として、２つのブロック間に埋設される上部電極膜の膜厚の２倍以下とする。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】製造工程のリワーク率および製品の不良率を低下させることが可能な、半導体デバイスの製造方法を提供する。
【解決手段】半導体基板上の第１の被加工膜に第１のパターンを形成する工程と、第１のパターンにおける所定の方向の寸法である第１の距離を測定する第１の測定工程と、第１のパターン上に第２の被加工膜を形成する工程と、第２の被加工膜上に形成したフォトレジストに第２のパターンを形成する工程と、第２のパターンにおける所定の方向の寸法である第２の距離を測定する第２の測定工程と、を有し、第２のパターンの良否判定が、第１の距離と、第１の距離および第２の距離から求まる算出値とのうち、少なくとも一方によって決定されるものである。 （もっと読む）

【課題】静電容量が大きく、リーク特性に優れたキャパシタを容易に形成する。これにより、データ保持特性にすぐれ、集積度の高いＤＲＡＭ等の半導体装置を容易に形成する。
【解決手段】キャパシタの容量絶縁膜は、第１領域と第２領域を有する。第１領域は、Ｓｒ／Ｔｉの原子組成比が１．２以上１．６以下の範囲であるチタン酸ストロンチウムからなる。第２領域は、Ｓｒ／Ｔｉの原子組成比が０．８以上１．２未満の範囲であるチタン酸ストロンチウムからなる。 （もっと読む）

【課題】立体構造を有する電極などの部材上に、組成の同じＡＬＤ膜を形成することの可能な半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、前記下部電極の表面および前記層間絶縁膜の表面に、Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程と、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程と、酸化剤を反応室に供給する工程と、前記酸化剤を前記反応室から真空排気する第２の真空排気工程と、繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を採用する。 （もっと読む）

【課題】半導体基板の欠陥を低減する。また、歩留まり高く欠陥の少ない半導体基板を作製する。また、歩留まり高く半導体装置を作製する。
【解決手段】支持基板に酸化絶縁層を介して半導体層を設け、該半導体層の端部における、支持基板及び酸化絶縁層の密着性を高めた後、半導体層の表面の絶縁層を除去し、半導体層にレーザ光を照射して、平坦化された半導体層を得る。半導体層の端部において、支持基板及び酸化絶縁層の密着性を高めるために、半導体層の表面から、レーザ光を照射する。 （もっと読む）

【課題】データの保持期間を長くする半導体装置又は半導体記憶装置を提供する。
【解決手段】一対の不純物領域を有する第１の半導体層１５２ａと、第１の半導体層と同じ材料であり、第１の半導体層と離間する第２の半導体層１５２ｂと、第１、第２の半導体層の上に設けられた第１の絶縁層１５３と、第１の絶縁層１５３を介して第１の半導体層に重畳する第１の導電層１５４と、第１の絶縁層１５３を介して第１の導電層に重畳し、第１の半導体層と異なる材料である第３の半導体層１５６と、第１の導電層及び第３の半導体層に電気的に接続される第２の導電層１５７ｂと、第３の半導体層１５６に電気的に接続され、第２の導電層と同じ材料である第３の導電層１５７ａと、第３の半導体層、第２の導電層、及び第３の導電層の上に設けられた第２の絶縁層１５８と、第２の絶縁層を介して第３の半導体層に重畳する第４の導電層１５９と、を含む。 （もっと読む）

【課題】本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板に設けられ、Ｙ方向に延在する第１の溝１５と、半導体基板に設けられ、第１の溝１５と交差するＸの方向に延在する第２の溝２５と、第１及び第２の溝１５，２５に囲まれ、第２の溝２５に露出された対向する第１及び第２の側面２６ａ，２６ｂを有するピラー２６と、ゲート絶縁膜２８を介して、ピラー２６の第２の側面２６ｂに接触するように、第２の溝２５の下部に設けられた１つのゲート電極２９と、ゲート電極２９の側面とピラーの第１の側面２６ａとの間に配置された空隙と、を有する。 （もっと読む）

【課題】誘電体膜のクラック発生が抑制され、リーク電流特性に優れたキャパシタを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板上に窒化チタン膜を有する立体構造の下部電極を形成した後、下部電極の表面に誘電体膜を形成する。誘電体膜の表面に、誘電体膜が結晶成長しない温度で第一の上部電極を形成した後、誘電体膜が結晶成長する温度で熱処理し、誘電体膜の少なくとも一部を多結晶状態に変換する。この後、第一の上部電極表面に第二の上部電極を形成する。 （もっと読む）

【課題】高アスペクト比のホール内に、良好なステップカバレッジを有する均一な膜厚の窒化シリコン層を形成する。
【解決手段】ホールを形成後、１回の第１サイクルと、１回以上の第２サイクルを行う。第１サイクルでは、ホールの上部内壁上に２原子層の第１のシリコン層、ホールの下部内壁上に１原子層の第１のシリコン層を形成後、ホール上部のシリコン層の表面を１分子層の第１の酸化シリコン層とする。ホールの下部内壁上の第１のシリコン層に更に、１原子層の第２のシリコン層を形成後、窒化処理によりホールの内壁全面に第１の窒化シリコン層を形成する。第２サイクルでは、ホール上部の窒化シリコン層上に１分子層の第２の酸化シリコン層を形成後、ホール下部の第１の窒化シリコン層上に１原子層の第４のシリコン層を形成する。この後、窒化処理により、ホールの内壁全面に第２の窒化シリコン層を形成する。 （もっと読む）

【課題】本発明はコンタクト開口をエッチングにより形成した場合にその下に位置する埋込絶縁膜がエッチングされないようにした構造の提供を目的とする。
【解決手段】本発明は、半導体基板と、半導体基板の主面に形成され活性領域を横断して素子分離領域まで延在するトレンチと、トレンチの下部側に形成された埋込型ゲート電極と、活性領域において埋込型ゲート電極の上方のトレンチ内を充填し、かつ、素子分離領域において埋込型ゲート電極の上方のトレンチ内を完全には充填せずにトレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、素子分離領域においてサイドウォールの内側のトレンチを埋めて埋込型ゲート電極に接続形成されたパッドコンタクトプラグと、パッドコンタクトプラグおよびキャップ絶縁膜上を覆う層間膜と、パッドコンタクトプラグに接続するゲートコンタクトプラグとを具備してなる。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】本発明は、トランジスタを容易にＯｎ（オン）させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１２に形成され、第１の方向に延在する第１の素子分離用５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５３よりなり、複数の素子形成領域Ｒを有した活性領域１６を区画する第１の素子分離領域１４と、半導体基板１２に、第１の方向と交差する第２の方向（Ｙ方向）に延在するように形成され、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５６よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７と、を有する。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】 半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】ワード線とコンタクトプラグとの短絡や、ワード線とビット配線との短絡を防ぐことが可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１００は、半導体基板５０と、前記半導体基板５０の表層に、形成された複数の活性領域Ｋと、前記活性領域Ｋの表層から深さ方向に形成された不純物拡散層２２，２４と、前記複数の活性領域Ｋを横切るように形成された複数の溝部７に、セルゲート絶縁膜７Ａを介して前記半導体基板５０の上面５０ａよりも下方に位置するように埋め込まれたワード９線と、前記ワード線９上を埋め込むように形成された窒化シリコンからなる埋込絶縁膜１１と、前記不純物拡散層２２，２４に接続するビット配線と容量コンタクトプラグと、を具備し、前記ビット配線１５と容量コンタクトプラグ１９の少なくとも一方が、前記埋込絶縁膜１１上の一部に重なるように配置されていることを特徴とする。 （もっと読む）

【課題】トランジスタの電流駆動能力の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、半導体基板１の表層に第一の方向に延在するように形成された複数の活性領域１ａと、前記活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、前記複数の活性領域１ａを横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部１３ａ，ｂと、ゲート絶縁膜２５ａ，ｂを介して前記活性領域１ａ上を跨ぐように前記埋め込みゲート用の溝部１３ａ，ｂに埋め込まれたゲート電極３１およびダミーゲート電極３２とを構成すると共に、前記半導体基板１の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極３２の上面３２ｃが、前記ｎ型不純物拡散層１５と前記活性領域１ａとの界面よりも下方に位置していることを特徴とする。 （もっと読む）

【課題】半導体装置の省スペース化を実現する。
【解決手段】半導体基板５に、センスアンプが備えられた周辺回路領域Ｓとメモリセル領域Ｍとが区画形成され、メモリセル領域Ｍにおいて、半導体基板５の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線９とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板５一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にはビット配線１５が形成されており、ビット配線１５が周辺回路領域Ｓまで延長され、周辺回路領域Ｓにおいてビット配線１５が前記センスアンプを構成するMOSトランジスタのゲート電極Ｇとされていることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】半導体記憶装置におけるトランジスタの特性向上と、キャパシタのリーク電流特性の両方を改善し、高信頼、高歩留のデバイスを提供する。
【解決手段】窒化チタンからなる下部電極１０２上に酸化ジルコニウムを主成分とする誘電体膜１０３を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件でチタン化合物を主成分とする第一の保護膜１１０を形成し、その後、上部電極１１１を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できる。 （もっと読む）

【課題】立体構造キャパシタを備えた半導体装置であって、上下部電極に金属若しくは金属化合物を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置を提供する。
【解決手段】ＴｉＮ下部電極１０２上に酸化ジルコニウム誘電体膜１１３を形成し、誘電体膜上にＴｉＮを含む上部電極１１７を形成する際、誘電体膜をＡＬＤ法で形成し、上部電極を形成する前に誘電体膜形成時のＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜１１６を成膜する。 （もっと読む）