【課題】コンタクトホールに埋め込まれたコンタクトプラグが埋め込み配線と非導通になることを防止した半導体装置及びその製造方法を提供する。
【解決手段】ゲート絶縁膜を介してピラー部９の側面と対向する位置において幅広となる形状を有する第１の溝部８を形成し、この第１の溝部８の幅広となる部分８ｂに埋め込まれた状態で第１の埋め込み配線１５を形成し、複数のピラー部９が並ぶ領域よりも外側の領域において、第１の溝部８の間に位置すると共に、第１の溝部８の幅広となる部分８ｂに埋め込まれた第１の埋め込み配線１５に至る深さで第１のコンタクトホール２５を形成する。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極用溝１８の底部に設けられた第１の不純物拡散領域２７と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第２の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように半導体基板１３に設けられ、第１の不純物拡散領域２７と接合された第３の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】高温のアニールを必要とせずに、誘電率の高いルチル結晶構造の酸化チタン膜を形成する。
【解決手段】非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成し、３００℃以上の温度でアニールして結晶化することでルチル結晶構造を有する酸化チタン膜が得られる。 （もっと読む）

【課題】漏洩電流発生を最小化すると同時にオン電流（Ｏｎ ｃｕｒｒｅｎｔ）を増加させ得る二重ゲート電極構造を含む半導体装置及びその製造方法が提供される。
【解決手段】本発明による半導体装置は、基板に配置されるゲート電極と、前記ゲート電極の両端に各々隣接するように前記基板に配置される第１不純物注入領域及び第２不純物注入領域と、前記第１不純物注入領域と前記第２不純物注入領域との間に配置されるチャンネル領域を含み、前記ゲート電極は前記第１不純物注入領域に隣接する第１サブゲート電極と前記第２不純物注入領域に隣接する第２サブゲート電極と、を含み、前記第１サブゲート電極と前記第２サブゲート電極とは前記チャンネル領域の上に配置される。この半導体装置では１つのチャンネル領域が２つのサブゲートによって独立的に制御されて漏洩電流発生を最小化できる。 （もっと読む）

【課題】ビット線コンタクトの抵抗が低減された半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に延在する半導体基板１に複数の第1の溝３ａと該溝よりも幅狭でかつ平行に延在する複数の第２の溝３ｂとを第１の方向に直交する第２の方向に交互に離間して有し、第1の溝内にワード線７ａが形成され、第２の溝には素子分離用導電層７ｃが埋設され、第1の溝の底面３Ａから下方の領域に延在する下部拡散領域５を有し、ワード線７ａは第1の溝内の第２の方向に平行でかつ対向する側壁のそれぞれに第２の絶縁膜６ａ、６ｂを介して形成されてなると共に第３の絶縁膜８で覆われており、素子分離用導電層７ｃはワード線と同じ材料でなり、底面３Ａに下部拡散領域５に導通すると共に第３の絶縁膜８によってワード線７ａと絶縁された半導体選択成長層１０を備え、その層１０上にビット線コンタクトを備えている、ことを特徴とする。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタの作製工程において、表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜（第１の結晶性酸化物半導体膜ともいう）を形成し、該酸化物半導体膜に酸素を導入して少なくとも一部を非晶質化し酸素を過剰に含む非晶質酸化物半導体膜を形成する。該非晶質酸化物半導体膜上に酸化アルミニウム膜を形成した後、加熱処理を行い該非晶質酸化物半導体膜の少なくとも一部を結晶化させて、表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜（第２の結晶性酸化物半導体膜ともいう）を形成する。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】チャネル抵抗を減少させてオン電流を増加させることが可能で、各トランジスタを独立して安定して動作させることの可能な半導体装置を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆う第１の不純物拡散領域２８と、第２の側面１８ｂに配置されたゲート絶縁膜２１の下端部以外の部分を覆う第２の不純物拡散領域２９とを備え、ゲート電極用溝１８の深さが半導体基板１３の表層１３ａから１５０〜２００ｎｍであり、ゲート電極用溝１８の底部１８ｃからフィン部１５の上部１５ａまでの高さが１０〜４０ｎｍである。 （もっと読む）

【課題】微細化が可能であるメモリセル構造を備える半導体装置を提供する。
【解決手段】ワード線と、ビット線と、電源ノードと、ビット線と電源ノードとの間にＰＮ結合を成す第１及び第２の領域並びに第２の領域とＰＮ結合を成す第３の領域を少なくとも有するメモリ素子と、メモリ素子の第２の領域とは独立して設けられてメモリ素子の第２の領域と電気的に接続された第１の電極及び前記ワード線に接続された第２の電極を有するキャパシタと、を備える。 （もっと読む）

【課題】エッチング選択比の高い非晶質炭素膜を用いたシリンダ型キャパシタを有する半導体デバイスでは、非晶質炭素膜を除去する際に、キャパシタの下部電極に変形が生じやすい。
【解決手段】非晶質炭素膜及び層間絶縁膜をメモリセル領域及び周辺回路領域にそれぞれ形成し、非晶質炭素膜及び層間絶縁膜上に絶縁膜を形成し、非晶質炭素膜上のキャパシタに対応した部分における絶縁膜を除去して、キャパシタの下部電極を両側から支持すると共に、メモリセル領域から周辺回路領域まで連続的に覆う絶縁膜パターンを形成する。続いて、非晶質炭素膜を用いたキャパシタを形成した後、絶縁膜パターン下部の非晶質炭素膜を除去する。 （もっと読む）

【課題】、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせる。
【解決手段】半導体記憶装置１は、半導体基板と、半導体基板の表面に配置された複数のセルトランジスタＴ１−１〜９及びＴ２−１〜９と、それぞれセルトランジスタＴ１−１〜９及びＴ２−１〜９に対応し、これらが配置された半導体基板の表面内の領域Ｃと平面的に見て重複する領域に設けられる複数のセルキャパシタＣ１−１〜９及びＣ２−１〜９とを備え、セルキャパシタＣ１−１〜９及びＣ２−１〜９は、平面的に見て互いに重複する領域に形成される。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】キャパシタの配列におけるデッドスペースをなるべくなくし、個々のキャパシタの形状をなるべく拡大した半導体装置を提供する。
【解決手段】半導体装置は、互いに隣接して平行に線状に延びる第１および第２トランスファーゲート２と、これらの間の間隙に配列され、それぞれ上方に延びる棒状の導電体からなる第１および第２ストレージノードコンタクト９と、第１の電極と第２の電極とが絶縁膜を介して対向配置されてなる第１キャパシタ１４と、第３の電極と第４の電極とが絶縁膜を介して対向配置されてなる第２キャパシタ１４とを備え、平面視において、第１の電極の第１トランスファーゲート側の一部のみに第１ストレージノードコンタクト９の上面が接続され、第３の電極の第２トランスファーゲート側の一部のみに第２ストレージノードコンタクト９の上面が接続されている。 （もっと読む）

【課題】電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供すること。また、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供すること。
【解決手段】表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。これにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、移動度の向上した半導体装置を提供することができる。 （もっと読む）

【課題】本発明は、接合リーク電流を低減可能で、かつトランジスタの信頼性を向上させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極６１よりも上方に配置されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３と、を備え、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれるフッ素とが結合したＳｉ−Ｆ結合を有する。 （もっと読む）

【課題】サポート膜で保持されたシリンダ型電極を有するキャパシタを形成する際に、シリンダホール形成時にデフォーカスの発生したウエハエッジ部において、シリンダ型電極を形成する際の型材となるコア絶縁膜を除去すると、パターンとびが発生する。
【解決手段】コア絶縁膜２６を除去するために形成するサポート膜２７の開口部をデフォーカスの発生したウエハエッジ部では形成せず、好ましくは通常露光部のマット幅Ｍａよりも大きなマット幅Ｍｂとなるように形成し、ウエハエッジ部のサポート膜２７下にコア絶縁膜２６が残るようにする。 （もっと読む）

【課題】標準／低温処理技術と適合しキャパシタンスの密度を向上させる多層構造で使用されるＣＭＰと適合性を有するキャパシタ構造を提供する。
【解決手段】キャパシタ構造体は、集積回路の誘電体層の開口１０１内に形成される。下部電極層１０２は、開口１０１の側面表面の少なくとも一部の上にのびるが、誘電体層４０５の上部表面までにはのびていない。誘電体材料層４０５が、この下部電極１０２の上と、集積回路誘電体層２０３の上部表面の上に配置される。最後に上部電極層４０６が、この誘電体材料層４０５の上に形成される。上部電極層４０６と下部電極層１０２のオーバーラップは存在せず、平面化プロセスの間発生することのある短絡の問題を回避できる。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】第１絶縁体１０１上にビット線１０２ｂ、ビット線１０２ｂ上に第２絶縁体１０３、第２絶縁体１０３上にストライプ状の第３絶縁体１０６ａ乃至１０６ｃ等を形成し、第３絶縁体１０６ｂを覆って、半導体領域１０９ｂとゲート絶縁体１１０を形成する。ビット線１０２ｂと半導体領域１０９ｂは第１のコンタクトプラグ１０５ａ、１０５ｂで接続される。その後、導電性膜を形成し、これを異方性エッチングすることで、第３絶縁体１０６ａ乃至１０６ｃの側面にワード線１１１ａ乃至１１１ｄを形成し、第３絶縁体１０６ｂの頂部にキャパシタへ接続するための第２コンタクトプラグ１１５ｂを形成する。ワード線１１１ｂ、１１１ｃを同期させることで、キャパシタに電荷を出入りさせる。このような構造でメモリセルの面積を４Ｆ^２とできる。 （もっと読む）

【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）