半導体デバイス及びその製造方法
【課題】エッチング選択比の高い非晶質炭素膜を用いたシリンダ型キャパシタを有する半導体デバイスでは、非晶質炭素膜を除去する際に、キャパシタの下部電極に変形が生じやすい。
【解決手段】非晶質炭素膜及び層間絶縁膜をメモリセル領域及び周辺回路領域にそれぞれ形成し、非晶質炭素膜及び層間絶縁膜上に絶縁膜を形成し、非晶質炭素膜上のキャパシタに対応した部分における絶縁膜を除去して、キャパシタの下部電極を両側から支持すると共に、メモリセル領域から周辺回路領域まで連続的に覆う絶縁膜パターンを形成する。続いて、非晶質炭素膜を用いたキャパシタを形成した後、絶縁膜パターン下部の非晶質炭素膜を除去する。
【解決手段】非晶質炭素膜及び層間絶縁膜をメモリセル領域及び周辺回路領域にそれぞれ形成し、非晶質炭素膜及び層間絶縁膜上に絶縁膜を形成し、非晶質炭素膜上のキャパシタに対応した部分における絶縁膜を除去して、キャパシタの下部電極を両側から支持すると共に、メモリセル領域から周辺回路領域まで連続的に覆う絶縁膜パターンを形成する。続いて、非晶質炭素膜を用いたキャパシタを形成した後、絶縁膜パターン下部の非晶質炭素膜を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造では、半導体基板上における層間絶縁膜などの被加工膜に、レジストマスクを利用したドライエッチング法によって、パターンを形成している。しかし、半導体デバイスの高集積化に伴って、パターンの微細化が進んでいるため、ドライエッチング法でも、それらに対応した高精度化がなされてきている。
【０００３】
高集積化に伴って、ドライエッチングの加工面積は減少するが、加工深さが増大する傾向にあり、特に、キャパシタの下部電極を形成するホールパターンでは、アスペクト比と称する加工面積に対する加工深さの比率が大きい「高アスペクト比」のパターンを加工することが求められている。しかしながら、ドライエッチング法では、アスペクト比が大きくなるほど加工が困難となっている。
【０００４】
例えば、大きなアスペクト比を有する半導体デバイスとして、下部電極、容量絶縁膜、及び上部電極を有するシリンダ型キャパシタを備えたＤＲＡＭがある。特許文献１では、シリンダ型キャパシタの下部電極が高くなると、下部電極が倒壊しやすくなることが指摘されている。このため、特許文献１は、ＢＰＳＧ又はシリコン窒化膜によって形成されたモールド酸化膜を形成しておき、当該モールド酸化膜上に、支持台膜を設け、支持台膜により、各シリンダ型キャパシタの下部電極を支持する構造を提案している。この場合、支持台層は、ライン状パターンと、当該ライン状パターンに連結されたフレームを有し、シリコン窒化膜によって形成され、フレームは、半導体基板上に形成された周辺回路領域を覆うように形成されている（請求項１）。
【０００５】
また、特許文献１では、ライン状パターン及びモールド酸化膜をドライエッチングして、導電領域を露出させ、行方向又は列方向に多数のストレージノードホールを形成し、各ストレージノードホール内にシリンダ型キャパシタが形成されている。このように、特許文献１は、ライン状パターンを横切って形成された各ストレージノードホールに、下部電極を支持するライン状の支持台を形成することを開示している（請求項１９）。
【０００６】
しかしながら、特許文献１では、ＢＰＳＧ又はシリコン窒化膜をドライエッチングしてシリンダ型キャパシタを形成した場合、シリコン窒化膜等はドライエッチング対する選択比が低いため、ストレージノードホールを深くエッチングすることができない。このため、ストレージノードホール内に形成されるシリンダ型キャパシタ用の孔を深く形成した場合には、ボーイング等の問題が生じる。
【０００７】
一方、アスペクト比が大きくなると加工が困難になる原因の一つは、層間絶縁膜材料として多用されているシリコン酸化膜（ＳｉＯ2）をドライエッチングする際に、エッチングガスをイオン化したスパッタ効果を利用しているためである。即ち、高アスペクト比のパターンであるほど、その底部では、イオンがパターンの側壁へ衝突して、イオンの有する運動エネルギーが減衰してしまうので、スパッタ効果も低減してしまいうことに起因している。また、シリコン酸化膜のドライエッチングでは、フッ素（Ｆ）含有のエッチングガスから等方性エッチとなるフッ素ラジカルが発生するので、局所的なサイドエッチが生じてボーイング形状となり、隣接したパターンが接触してしまう恐れもあった。これらの現象は、シリコン酸化膜へのドライエッチングでは、避けることが困難であった。
【０００８】
これらの現象を回避するため、シリコン酸化膜に代えて、非晶質炭素膜（アモルファスカーボン膜［Amorphous Carbon］：以降、AC膜と称する。）を用いる方法が提案されている。ＡＣ膜は、酸素ベースのプラズマエッチングに対して、他の膜に比較して、エッチングに対する選択比が非常に大きいため、高アスペクト比の孔を形成し易いと云う利点を有しているが、ＡＣ膜自体は半導体基板上に残しておくことはできないため、最終的には除去する必要がある。
【０００９】
ＡＣ膜を犠牲層間絶縁膜として使用してシリンダ型キャパシタを製造する方法が特許文献２で提案されている。特許文献２は、酸素（O2）を主成分とするエッチングガスを用いて、AC膜のドライエッチングにより除去している。この方法では、ラジカル反応を主体としたエッチングを行うので、イオンの運動エネルギーの減衰に関わらずエッチングを進めることができる。更に、ラジカル反応に伴うボーイングの発生を添加ガスで抑制することによって、高アスペクト比のパターンを高精度で形成することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００６−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１のように、ライン状パターンと、当該ライン状パターンに連結されたフレームを有する支持台層を用いた場合、ライン状パターン部分が、ストレージノードホールの形成によって不連続になってしまい、支持台層自体における機械的強度が不十分である。
【００１２】
一方、特許文献２に記載されているように、ＡＣ膜を犠牲層間絶縁膜として使用し、ドライエッチングによって除去した場合にも、更に改善の余地があることが判明した。
【００１３】
本発明は、ＡＣ膜（即ち、非晶質炭素膜）を使用した場合に生じる問題点を改善した半導体デバイスの製造方法を提供することにある。
【００１４】
本発明は、下部電極の中間部の両側に絶縁膜を接続させておくことで、AC膜の除去時に生じる中間部の歪みを防止して、中間部のショートなどを防止できる半導体デバイスの製造方法を提供することにある。
【００１５】
本発明は、上記した製造方法によって得られ、且つ、下部電極を強固に支持できる半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の態様によれば、メモリセル領域と周辺回路領域とを含む半導体基板に、第１の非晶質炭素膜を前記メモリセル領域上に形成し、他方、前記周辺回路領域上に、第１の層間絶縁膜を形成する工程と、
前記第１の非晶質炭素膜及び前記層間絶縁膜を覆う第１の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第１の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第１の絶縁膜パターンを形成する工程と、
前記第１の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第１の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法が得られる。
【００１７】
本発明の第２の態様によれば、半導体基板上に第１の非晶質炭素膜を形成する工程と、前記第１の非晶質炭素膜を覆うように第１の絶縁膜を形成する工程と、前記第1の絶縁膜に第１のパターンを形成する工程と、前記第1のパターンを埋め込むように第２の非晶質炭素膜を形成する工程と、前記第２の非晶質炭素膜を覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に第２のパターンを形成する工程と、前記第２のパターンをマスクにして前記第２の絶縁膜から前記第１の非晶質炭素膜まで貫通するホールを形成する第１の工程と、前記ホールの内壁を覆うように導電膜を形成する工程と、前記導電膜を形成後に前記第１と第２の非晶質炭素膜を除去する第２の工程と、を有していることを特徴とする半導体デバイスの製造方法が得られる。
【００１８】
本発明の第3の態様によれば、メモリセル領域と、当該メモリセル領域の周辺に配置された周辺回路領域とを半導体基板上に備え、前記周辺回路領域と前記メモリセル領域の境界領域、及び、前記メモリセル領域に設けられた複数のシリンダ型キャパシタを有し、前記各シリンダ型キャパシタは、深さ方向に形成された下部電極、当該下部電極上に設けられた容量絶縁膜、及び前記容量絶縁膜を覆うように設けられた上部電極を含むと共に、 前記各シリンダ型キャパシタの前記下部電極の少なくとも両側において接触し、前記メモリセル領域から前記周辺回路領域まで連続的に覆うように設けられたサポート面を有することを特徴とする半導体デバイスが得られる。
【発明の効果】
【００１９】
本発明では、上部及び／又は中間部を、単に下部電極に接触するだけでなく、周辺回路部まで連続的に延在するサポート膜によって下部電極を支持する構成を備えたキャパシタを得ることができる。このため、中間部における下部電極の倒壊によるショートなどの発生の無い半導体デバイスを得ることができる。また、非晶質炭素膜上にサポート膜を形成した積層膜を３層以上にすることで、更に高いアスペクト比を有するシリンダホールを形成しても、倒壊等の無いキャパシタ及びキャパシタを含む半導体デバイスを得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る半導体デバイスの平面図であり、ここでは、半導体デバイスの一例としてＤＲＡＭ[Dynamic Random Access Memory]の概略構成を示す平面図である。
【図２】本発明の一実施形態に係る半導体デバイスの一例であるＤＲＡＭの構造を示す略断面図であり、（ａ）は、図１に示された周辺回路領域とメモリセル領域との境界領域の断面図であり、（ｂ）は、メモリセル領域の中央部分における断面図である。
【図３】（ａ）及び（ｂ）は、それぞれ、本発明に係る工程における境界領域及びメモリセル領域中央部分を説明する図であり、（ａ）及び（ｂ）の上部及び下部は、それぞれ平面図及び断面図である。
【図４】（ａ）及び（ｂ）は、それぞれ、図３に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図５】（ａ）及び（ｂ）は、それぞれ、図４に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図６】（ａ）及び（ｂ）は、それぞれ、図５に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図７】（ａ）及び（ｂ）は、それぞれ、図６に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図８】（ａ）及び（ｂ）は、それぞれ、図７に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図９】（ａ）及び（ｂ）は、それぞれ、図８に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図１０】（ａ）及び（ｂ）は、それぞれ、図９に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図であり、ここでは、キャパシタの下部電極形成工程を示している。
【図１１】（ａ）及び（ｂ）は、それぞれ、図１０に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図１２】（ａ）及び（ｂ）は、それぞれ、図１０に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図であり、誘電体膜及び上部電極形成構成を示している。
【発明を実施するための形態】
【００２１】
以下、本発明の好ましい実施形態による半導体デバイスとして、ＤＲＡＭ[Dynamic Random Access Memory]を例として説明するが、本発明は、ＤＲＡＭに限定されるものではない。
【００２２】
図1を参照すると、本発明の一実施形態に係る半導体デバイス１００の平面構造が示されている。図１では、半導体デバイス１００の一例として示されたＤＲＡＭは、平面的には、半導体基板上に形成されたメモリセル領域と周辺回路領域とに概略区分できる。ここで、半導体基板上等の表現は、半導体基板に直接接触して形成される場合だけでなく、半導体基板に直接接触せず、半導体基板の上部に配置されている場合をも含む表現として理解されたい。
【００２３】
具体的に説明すると、ＤＲＡＭ上には、図示されているように、複数のメモリセル領域１０１が配置されており、メモリセル領域１０１を囲むように周辺回路領域１０２が配置されている。
【００２４】
周辺回路領域１０２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。尚、図１に示されたレイアウトは一例であって、メモリセル領域の数や、配置される位置は図１に示されたレイアウトに限定されないことは言うまでもない。
【００２５】
図２は、本発明の一実施形態に係る半導体デバイス１００の一例であるＤＲＡＭの構造を示す略断面図である。図２中、（ａ）は図１に示された周辺回路領域１０２とメモリセル領域１０１の境界領域を示し、（ｂ）はメモリセル領域１０１の中央部を示している。また、図２（ａ）に示された境界部分は、周辺回路領域とメモリセル領域の端部とに区分されている。以下では、メモリセル領域の端部と中央部を合わせて、メモリセル領域と呼ぶものとする。
【００２６】
図２（ａ）及び（ｂ）に示された本実施形態に係る半導体デバイスの一例としてのＤＲＡＭのメモリセル領域及び周辺回路領域は、半導体基板１（以降、シリコン基板１として説明する）に設けられている。各メモリセル領域及び周辺回路領域には、プレーナ型ＭＯＳトランジスタ（以下、単に、ＭＯＳトランジスタと呼ぶ）が設けられている。
【００２７】
図示されたプレーナ型ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ[Shallow Trench Isolation]２に囲まれた活性領域３内に位置している。
【００２８】
メモリセル領域（端部及び中央部）及び周辺回路領域に設けられた各プレーナ型ＭＯＳトランジスタは、図２（ａ）及び（ｂ）に示されているように、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下部周辺に設けられたソース／ドレインとなる拡散層８で構成されている。
【００２９】
更に、ゲート電極５は、その上面部と側面部が夫々絶縁膜６とサイドウォール絶縁膜７で覆われている。尚、拡散層８は、ゲート絶縁膜４の真下の領域ではなく、ゲート絶縁膜４が形成されていないシリコン基板１に位置している。
【００３０】
図２（ｂ）に示された活性領域３には、説明の便宜上、２個のＭＯＳトランジスタだけが示されているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されている。各ＭＯＳトランジスタの拡散層８は、第１の層間絶縁膜９によって覆われたシリコン基板１の上部に位置しており、シリコン基板１における不純物とは逆導電型を有しいている。
【００３１】
メモリセル領域の端部及び中央部に配置されたＭＯＳトランジスタの拡散層８には、第１のコンタクトプラグ１０が接続されており、当該第１のコンタクトプラグ１０は、隣接したＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置付けられ、且つ、第１の層間絶縁膜９を貫通するように設けられている。第１の層間絶縁膜９上には、第２の層間絶縁膜１１が形成されている。
【００３２】
ここで、図２（ａ）及び（ｂ）において、メモリセル領域のＭＯＳトランジスタは、拡散層８ａと、拡散層８ａの両側に配置された拡散層８ｂを備えている。このうち、拡散層８ａに接続されている第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通するように設けられた第２のコンタクトプラグ１２と接続されている。更に、第２の層間絶縁膜１１上には、第３の層間絶縁膜１６が形成されている。
【００３３】
また、メモリ領域の拡散層８ｂに接続されている第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１と第３の層間絶縁膜１６を貫通するように設けられた第３のコンタクトプラグ１７と接続されている。
【００３４】
図示されたメモリ領域には、ビットラインとなる第１の配線１３が、第２の層間絶縁膜１１上に絶縁膜１４とサイドウォール絶縁膜１５で覆われて位置付けられ、第２のコンタクトプラグ１２と接続されている。
【００３５】
メモリセル領域の第３の層間絶縁膜１６上には、後述するシリンダ型のキャパシタ２７と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのコンタクトパッド１８が設けられている。当該コンタクトパッド１８は、その下方に位置している第３のコンタクトプラグ１７と接続されている。
【００３６】
コンタクトパッド１８上には、上記したシリンダ型のキャパシタ２７が設けられている。図示されたシリンダ型のキャパシタ２７は、下部電極２４、容量絶縁膜２５、及び上部電極２６によって構成されている。
【００３７】
図示されたシリンダ型のキャパシタ２７は、第４の層間絶縁膜２０、第５の層間絶縁膜２２、及び、第３の層間絶縁膜１６を保護するカバー膜１９を貫通するように設けられている。
【００３８】
具体的に説明すると、シリンダ型のキャパシタ２７の下部電極２４は、コンタクトパッド１８に接続されており、更に、キャパシタ２７の側面部は、キャパシタ２７の倒壊を防止するために配置され、互いに深さ方向に間隔を置いて配置された第１のサポート膜２１及び第２のサポート膜２３に接続されている。後述するように、第１のサポート膜２１及び第２のサポート膜２３は、後述するように、平面上において二次元的に配置され、第１及び第２の絶縁膜パターンを形成している。
【００３９】
第１のサポート膜２１及び第２のサポート膜２３を下部電極２４に接続することによって隣接したキャパシタ２７は、相互に支持される構造となっている。尚、図２に示された断面図では、第２のサポート膜２３が隣接したキャパシタ２７を支持していないが、平面的には、後述する図１０の平面図に示したように、相互に支持する構造となっている。
【００４０】
キャパシタ２７上には、メモリセル領域端部に配置された第４のコンタクトプラグ２９が上部電極２６に接続されている。第４のコンタクトプラグ２９は、上部電極２６を覆う第６の層間絶縁膜２８中に設けられ、第６の層間絶縁膜２８上に位置している第２の配線３０と接続されている。
【００４１】
周辺回路領域に形成された拡散層８には、第５のコンタクトプラグ３１が接続されており、第５のコンタクトプラグ３１は第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通するように設けられている。また、周辺回路領域の第２の層間絶縁膜１１上には、第３の配線３２が、絶縁膜３３とサイドウォール絶縁膜３４で覆われた状態で位置づけられており、第３の配線３２は第５のコンタクトプラグ３１と接続されている。第３の配線３２は、カバー膜１９で覆われており、さらに、カバー膜１９上には、第４の層間絶縁膜２０、第５の層間絶縁膜２２、及び第６の層間絶縁膜２８が設けられている。
【００４２】
第４の層間絶縁膜２０、第５の層間絶縁膜２２、及び第６の層間絶縁膜２８を貫通するように、第６のコンタクトプラグ３５が配置され、第６のコンタクトプラグ３５によって、第２の配線３０と第３の配線３２が接続されている。
【００４３】
本発明の一実施形態は、図２に示された構造の半導体デバイス１００を製造する方法である。具体的には、本発明の一実施形態に係る半導体デバイス１００の製造方法は、主に、コンタクトパッド１８上に設けられたキャパシタ２７を製造する方法である。
【００４４】
以下、図３〜図１２を参照して、本発明の一実施形態に係る半導体デバイス１００の製造方法を、ＤＲＡＭを製造する場合を例にとって説明する。
【００４５】
尚、各図において、図２と同様に、（ａ）は境界領域、（ｂ）はメモリセル領域の中央部である。図３〜１２における（ａ）の上部に示された図は、境界領域の平面図であり、下部に示された図は、平面図におけるＡ−Ａ線に沿う断面図である。
【００４６】
また、（ａ）及び（ｂ）の上部に示された平面図は、各製造工程において表面にあらわれた構成要素を示しており、表面より下方における主な構成要素は、配置された位置を破線で示している。
【００４７】
図３を参照すると、シリンダ型のキャパシタ２７を形成する前までの工程が示されており、ここでは、キャパシタ２７の下部電極２４と接続されるコンタクトパッド１８が形成されるまでの工程が示されている。
【００４８】
図３に示されているように、シリコン基板１にＳＴＩ２が形成され、当該ＳＴＩ２に、シリコン酸化膜（SiO2）やシリコン窒化膜（SiN）で構成された素子分離領域が設けられている。これによって、ＳＴＩ２によって分離された活性領域３が設けられている。
【００４９】
更に、図３を参照すると、活性領域３が設けられたシリコン基板１上に、熱酸化法によるシリコン酸化膜であるゲート絶縁膜４、熱ＣＶＤ[Chemical Vapor Deposition]法によるポリシリコンやＣＶＤ法によってタングステン（Ｗ）によって形成されたゲート電極５、及び、プラズマＣＶＤ法によるシリコン窒化膜である絶縁膜６が順次成膜されている。
【００５０】
次に、絶縁膜６をマスクとしたエッチングを行って、プレーナ型ＭＯＳトランジスタのゲート絶縁膜４、ゲート電極５、及び、絶縁膜６が形成され、その側面部を熱ＣＶＤ法によって、シリコン窒化膜のサイドウォール絶縁膜７で覆った。更に、トランジスタのゲート度部周辺のシリコン基板１に、イオン注入法によって拡散層８が形成され、トランジスタを埋め込むように、塗布絶縁材料であるＳＯＤ[Spin On Dielectrics]を用いて、第１の層間絶縁膜９が形成されている。この場合、第１の層間絶縁膜９はＣＭＰ[Chemical Mechanical Polishing]により、平坦化されている。
【００５１】
次に、第１の層間絶縁膜９上にフォトレジストを塗布し、フォトリソグラフィによって、所望の拡散層８上に所望の形状の開孔（ホール）パターンが形成され、続いて、ホールパターンをマスクにしてドライエッチングを行うことで、第1のホール（図示せず）が形成された。
【００５２】
次に、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を用いて、第１のホールを埋め込んでから、ＣＭＰ処理を行い、第１の層間絶縁膜９上で余剰となった導電膜を除去して、第１のコンタクトプラグ１０が形成された。このとき、第１のコンタクトプラグ１０は、拡散層８と接続されている。
【００５３】
第１の層間絶縁膜９上に、プラズマＣＶＤ法によるシリコン酸化膜で第２の層間絶縁膜１１が成膜されている。更に、前記と同様に、第２の層間絶縁膜１１へフォトリソグラフィとドライエッチングと導電膜成膜とＣＭＰ処理を行って、タングステン等の導電膜で埋め込まれたメモリセル領域における第２のコンタクトプラグ１２と、周辺回路領域における第５のコンタクトプラグ３１が形成されている。ここで、第２のコンタクトプラグ１２は、第１のコンタクトプラグ１０と接続されており、第５のコンタクトプラグ３１は、拡散層８と接続されている。
【００５４】
また、第２の層間絶縁膜１１上にスパッタ法によるＷとプラズマＣＶＤ法によるシリコン窒化膜を成膜し、フォトリソグラフィとドライエッチングにより分離（パターニング）して、メモリセル領域において絶縁膜１４が積層された第１の配線１３と、周辺回路領域において絶縁膜３３が積層された第３の配線３２が形成されている。
【００５５】
このとき、第１の配線１３は、第２のコンタクトプラグ１２と接続されており、第３の配線３２は第５のコンタクトプラグ３１と接続されている。第１の配線１３の側面部を熱ＣＶＤ法によるシリコン窒化膜などのサイドウォール絶縁膜１５で覆うと同時に、第３の配線３２の側面部をサイドウォール絶縁膜３４で覆い、ＳＯＤである第３の層間絶縁膜１６で夫々の配線を埋め込んでから、ＣＭＰで第３の層間絶縁膜１６は平坦化されている。
【００５６】
次に、第３の層間絶縁膜１６上へフォトレジストを塗布して、所望の第１のコンタクトプラグ１０上のフォトレジストへフォトリソグラフィによってホールパターンを形成し、さらにドライエッチングを行うことで、第２のホール（図示せず）を形成した。次に熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を用いて第２のホールを埋め込んでから、ＣＭＰ処理を行い、第３の層間絶縁膜１６上で余剰となった導電膜を除去して、第３のコンタクトプラグ１７を形成した。ここで、第３のコンタクトプラグ１７は、第１のコンタクトプラグ１０と接続している。第３の層間絶縁膜１６上に不純物を導入した熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるＷなどの導電膜を成膜してから、既存のフォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド１８を形成した。
【００５７】
図３（ａ）及び（ｂ）の上部に示されているコンタクトパッド１８は、平面上において円形形状を有している。
【００５８】
図４（ａ）及び（ｂ）を参照して、コンタクトパッド１８形成後に行われる工程を説明する。
【００５９】
図３に示された第３の層間絶縁膜１６及び第３の配線３２上に、ウェットエッチングの保護膜として、熱ＣＶＤ法によってシリコン窒化膜であるカバー膜１９が成膜された。
【００６０】
次に、カバー膜１９上に、プラズマＣＶＤ法によって第１の非晶質炭素膜（アモルファスカーボン膜）３６を１６００ｎｍ厚となるように成膜した。この時の成膜条件は、プロピレン（Ｃ３Ｈ６）を原料ガスとし、流量を１０００ｓｃｃｍ[Standard Cubic Centimeter per Minute]、高周波パワーを１０００Ｗ、加熱温度を５００℃、圧力を３Ｔｏｒｒとした。尚、この工程では、キャリアガスとして、ヘリウム（Ｈｅ）を５００ｓｃｃｍ供給した。次に、ドライエッチングによって、メモリセル領域を取り囲むように周辺回路領域の第６のコンタクトプラグ３５に第１の溝を形成して、カバー膜１９の一部を露出させた。
【００６１】
次に、第１の溝を埋め込んでメモリセル領域に残留させた第１の非晶質炭素膜３６を覆うように、プラズマＣＶＤ法によってシリコン酸化膜であって第３の絶縁膜となる第４の層間絶縁膜２０を成膜した。更に、第１の非晶質炭素膜３６上における第４の層間絶縁膜２０をＣＭＰで除去して、周辺回路領域における第４の層間絶縁膜２０の高さをメモリセル領域における第１の非晶質炭素膜３６に合わせて、平坦化した。ここで、第４の層間絶縁膜２０は、第１の非晶質炭素膜３６に設けられているから第１の周辺層間絶縁膜と呼ばれる。
【００６２】
図５（ａ）及び（ｂ）を参照して、第１の非晶質炭素膜３６及び第４の層間絶縁膜（第１の周辺層間絶縁膜）２０形成後の工程を説明する。
【００６３】
図４に示された工程で形成された第４の層間絶縁膜２０及び第１の非晶質炭素膜３６を覆うように、プラズマＣＶＤ法によって、５０ｎｍ厚のシリコン窒化膜であって第１の絶縁膜となる第１のサポート膜２１を成膜した。次に、フォトリソグラフィとドライエッチングによって、メモリセル領域の第１のサポート膜２１に幅Ｘ1が７０ｎｍであって第１のパターンとなる溝状の開口部２１Ａを形成して、第１の非晶質炭素膜３６の一部を露出させた。このとき、開口部２１Ａは、図５（ａ）及び（ｂ）に示すように、Ｙ方向へ延在させて、さらにコンタクトパッド１８上の第１の非晶質炭素膜３６と重なって、間隔Ｘ2が７０ｎｍとなるように、Ｘ方向へ平行に配置した。なおここでは、第１のサポート膜２１の開口部２１Ａを溝状としたが、直径が７０ｎｍのホール状であっても良い。
【００６４】
このように、第１のサポート膜２１は、第１のパターンとなる第１の絶縁膜パターンを構成し、メモリセル領域から周辺回路領域まで連続的に延在している。第１の絶縁膜パターンの開口部２１Ａは、溝状或いはホール状を有しているため、シリンダ型キャパシタ２７の下部電極２４を両側或いは４方向から支持することができる。また、第１の絶縁膜パターンは、メモリセル領域から周辺回路領域まで連続しているから、下部電極２４を強固に支持することができる。
【００６５】
図６（ａ）及び（ｂ）を参照すると、開口部２１Ａ形成後の工程が示されている。即ち、第１のサポート膜２１を覆い、且つ、開口部２１Ａを埋め込むように、プラズマＣＶＤ法によって第２の非晶質炭素膜３７を１６００ｎｍ厚となるように成膜した。この時の成膜条件は、プロピレン（Ｃ３Ｈ６）を原料ガスとし、流量を１０００ｓｃｃｍ、高周波パワーを１０００Ｗ、加熱温度を５００℃、圧力を３Ｔｏｒｒとした。尚、ここでは、キャリアガスとして、ヘリウム（Ｈｅ）を５００ｓｃｃｍ供給した。
【００６６】
次に、ドライエッチングによって、メモリセル領域を取り囲むように周辺回路領域の第２の非晶質炭素膜３７に第２の溝を形成して、第１のサポート膜２１の一部を露出させた。続いて、第２の溝を埋め込んでメモリセル領域に残留させた第２の非晶質炭素膜３７を覆うように、プラズマＣＶＤ法によってシリコン酸化膜であって第４の絶縁膜となる第５の層間絶縁膜２２を成膜した。更に、第２の非晶質炭素膜３７上における第５の層間絶縁膜２２をＣＭＰで除去して、周辺回路領域における第５の層間絶縁膜２２の高さをメモリセル領域における第２の非晶質炭素膜３７に合わせて、平坦化した。ここで、第５の層間絶縁膜２２は、第２の周辺層間絶縁膜と呼ぶことができる。
【００６７】
図７（ａ）及び（ｂ）を参照すると、第５の層間絶縁膜（第２の周辺層間絶縁膜）２２及び第２の非晶質炭素膜３７の形成後の工程が示されている。ここでは、第５の層間絶縁膜２２と第２の非晶質炭素膜３７を覆うように、プラズマＣＶＤ法によって、５０ｎｍ厚のシリコン窒化膜であって第２の絶縁膜となる第２のサポート膜２３を成膜した。
【００６８】
次に、フォトリソグラフィとドライエッチングによって、メモリセル領域の第２のサポート膜２３に幅Ｙ1が７０ｎｍであって第２のパターンとなる溝状の開口部２３Ａを形成して、第２の非晶質炭素膜３７の一部を露出させた。第２のパターンは、第２の絶縁膜パターンと呼ばれても良い。
【００６９】
このとき、開口部２３Ａは、Ｘ方向へ延在させて、さらに開口部２１Ａの一部とコンタクトパッド１８上の第２の非晶質炭素膜３７と重なって、間隔Ｙ2が７０ｎｍとなるように、Ｙ方向へ平行に配置した。尚、ここでは、開口部２３Ａを溝状としたが、直径が７０ｎｍのホール状であっても良い。
【００７０】
また、少なくとも開口部２３Ａの一部は、開口部２１Ａと平面的に見た場合、重なる位置に配置されており、さらに開口部２１Ａと２３Ａを溝状とした場合には、開口部２３Ａは開口部２１Aと直交するように配置されている。即ち、開口部２１Ａ及び２３Ａは、Ｘ−Ｙ平面上において、二次元的に交差しており、且つ、Ｘ−Ｙ平面に対して垂直なＺ方向に対して、互いに間隔を置いて配置されている。
【００７１】
更に、第２のパターンとなる第２の絶縁膜パターンは、第１の絶縁膜パターンと同様に、メモリセル領域から周辺回路領域まで連続的に延在しており、且つ、下部電極２４を両側又は４方から挟むように設けられた溝状或いはホール状の開口部２３Ａを有している。このため、第２のサポート膜２３は下部電極２４を強固に支持することができる。尚、第１及び第２のサポート膜２１及び２３は、サポート部と呼ばれても良い。
【００７２】
図８（ａ）及び（ｂ）を参照すると、第２サポート膜２３及び開口部２３Ａを形成した後の工程が示されている。ここでは、第２のサポート膜２３を覆って開口部２３Ａを埋め込むように、プラズマＣＶＤ法によって、１００ｎｍ厚のシリコン酸化膜であるマスク膜３８を成膜した。次に、フォトリソグラフィとドライエッチングによって、マスク膜３８に幅Ｘ3が７０ｎｍであってマスクパターンとなる溝状の開口部３８Ａを形成した。このとき、開口部３８Ａは、Ｙ方向へ延在させて、開口部２１Ａの少なくとも一部と開口部２３Ａの一部と重なる位置に配置されており、第２の非晶質炭素膜３７と第２のサポート膜２３の一部が、開口部２３Aと３８Ａによって露出されている。尚、ここでは、開口部３８Ａを溝状としたが、直径が７０ｎｍのホール状であっても良い。また、少なくとも開口部３８Ａの一部は、開口部２３Ａと平面的には重なる位置に配置されており、さらに開口部２１Ａと２３Ａと３８Ａを溝状とした場合には、開口部２３Ａは開口部２１A並びに３８Ａと直交するように配置されている。
【００７３】
図９（ａ）及び（ｂ）を参照すると、開口部２３Ａ及び３８Ａを形成した後の工程が示されている。ここでは、開口部２１Ａ、２３Ａ、及び３８Ａをマスクにしたドライエッチングを行う第１の工程によって、開口部３８Ａの底部にまで、エッチングする。このエッチングにより、開口部３８Ａの底部に露出している第２の非晶質炭素膜３７と第２の非晶質炭素膜３７の下地となっている第１の非晶質炭素膜３６が除去される。この結果、マスク膜３８から第２のサポート膜２３を通って第１の非晶質炭素膜３６まで貫通するホールとなるシリンダホール３９が形成された。この時のドライエッチング条件は、アンモニア（ＮＨ３）と酸素（Ｏ２）を原料ガスとし、流量を３００ｓｃｃｍ（ＮＨ３）と３０ｓｃｃｍ（Ｏ２）、ソースパワーを８００Ｗ、バイアスパワーを５０Ｗ、ステージ温度を５０℃、圧力を２０ｍＴｏｒｒとした。ここでは、キャリアガスとして、アルゴン（Ａｒ）を２００ｓｃｃｍ供給した。尚、バイアスパワーは、５０Ｗに限定されるのではなく、５０Ｗから３００Ｗの範囲で変更することができる。このドライエッチングは、バイアスパワーを前記範囲内で調整することにより、Ｚ方向の異方性エッチングを行うことができる。従って、第１の非晶質炭素膜３６と第２の非晶質炭素膜３７に形成したシリンダホール３９は、ＸＹ方向で直角に交差した開口部２１Ａと２３Ａと３８Ａによって、直径Ｘ５が７０nmとなって、シリンダホール３９の底部にカバー膜１９の一部を露出させている。
【００７４】
更に、このドライエッチングでは、第１の非晶質炭素膜３６と第２の非晶質炭素膜３７だけをエッチングするように、高選択比としているので、マスク膜３８と第２のサポート膜２３とカバー膜１９は、ドライエッチング前と同じ状態で残留している。
【００７５】
次に、ドライエッチングによって、シリンダホール３９の底部を構成しているカバー膜１９を除去して、コンタクトパッド１８の一部を露出させた。この時のドライエッチング条件は、三フッ化メタン(ＣＨＦ３)と酸素（Ｏ２）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と２０ｓｃｃｍ（Ｏ２）、高周波パワーを３０００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとした。ここでは、キャリアガスとして、アルゴン（Ａｒ）を１５０ｓｃｃｍ供給した。
【００７６】
このドライエッチングでは、シリンダホール３９の底部を構成しているカバー膜１９だけをエッチングするように、高選択比としているので、マスク膜３８と第２のサポート膜２３とコンタクトパッド１８は、ドライエッチング前と同じ状態で残留している。
【００７７】
図１０（ａ）及び（ｂ）を参照すると、シリンダホール３９形成後の工程が示されている。ここでは、シリンダホール３９の内壁を覆うように、ＣＶＤ法によって、１０ｎｍ厚の窒化チタン（ＴｉＮ）であって導電膜となる下部電極２４が形成された。この下部電極２４は、窒化チタンに限定されるのではなく、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属も使用することができる。
【００７８】
尚、下部電極２４は、マスク膜３８上も覆うので、マスク膜３８上の下部電極２４は、ＣＭＰによって除去した。
【００７９】
次に、フッ酸（ＨＦ）を用いたウェットエッチングによって、マスク膜３８を完全に除去した。このとき、マスク膜３８と同じシリコン酸化膜である第４の層間絶縁膜２０と第５の層間絶縁膜２２の周囲は、フッ酸に溶解しない第１のサポート膜２１と第２のサポート膜２３と下部電極２４で覆われているので、第４の層間絶縁膜２０と第５の層間絶縁膜２２は残留している。また、第２のサポート膜２３の開口部２３Ｂが新たに露出して、その底部の第２の非晶質炭素膜３７もフッ酸に曝されるが、第２の非晶質炭素膜３７もフッ酸には溶解しないので、ウェットエッチング前と同じ状態で残留している。
【００８０】
図１１（ａ）及び（ｂ）を参照すると、下部電極２４形成後の工程が示されている。即ち、アッシングを行う第２の工程によって、開口部２３Ｂの底部に露出している第２の非晶質炭素膜３７と第２の非晶質炭素膜３７の下地となっている第１の非晶質炭素膜３６を除去した。
【００８１】
この時のアッシング条件は、酸素（Ｏ２）を原料ガスとし、流量を３０００ｓｃｃｍ、ソースパワーを３０００Ｗ、バイアスパワーを０[ゼロ]Ｗ、ステージ温度を２００℃、圧力を０．３Ｔｏｒｒとした。尚、圧力は、０．３Ｔｏｒｒに限定されるのではなく、０．３Ｔｏｒｒから１．０Ｔｏｒｒの範囲で変更することができる。
【００８２】
また、このアッシングでは、圧力を前記範囲内で調整することで、露出した第１の非晶質炭素膜３６と第２の非晶質炭素膜３７だけでなく、第１のサポート膜２１の下方に位置している第１の非晶質炭素膜３６や第２のサポート膜２３の下方に位置している第２の非晶質炭素膜３７も除去することができる。また、バイアスパワーを０Ｗから１００Ｗの範囲で調整することによって、開口部２３Ｂから第２の非晶質炭素膜３７へ導入される原料ガスが増加するので、アッシング処理時間を短縮させることができる。
【００８３】
更に、このアッシングでは、第１の非晶質炭素膜３６と第２の非晶質炭素膜３７だけをアッシングするように高選択比としているので、第４の層間絶縁膜２０と第５の層間絶縁膜２２と第１のサポート膜２１と第２のサポート膜２３と下部電極２４とカバー膜１９は、アッシング前と同じ状態で残留している。この結果、第４の層間絶縁膜２０は第１のサポート膜２１と接続しており、第５の層間絶縁膜２２は第２のサポート膜２３と接続している。
【００８４】
この結果、下部電極２４は、下部電極２４の下部に配置された第１のサポート膜２１によってＸ方向に支持され、更に、下部電極２４の上部に配置された第２のサポート膜２３によってＹ方向に支持されている。
【００８５】
図１２（ａ）及び（ｂ）を参照して、アッシング後に行われるキャパシタ２７の製造工程が示されている。
【００８６】
下部電極２４の露出している表面を覆うように、ＣＶＤ法またはＡＬＤ[Atomic Layer Deposition]法で容量絶縁膜２５を形成した後に、さらに容量絶縁膜２５の表面を覆うようにＣＶＤ法で窒化チタン膜を堆積して上部電極２６を形成した。ここで、下部電極２４と上部電極２６が容量絶縁膜２５を介して対向することにより、キャパシタとして機能する。容量絶縁膜２５としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体膜や、それらの積層膜が使用できる。
【００８７】
また、上部電極２６は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極２４間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜も使用することができる。
【００８８】
次に、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域上の不要な膜（上部電極２６、容量絶縁膜２５、第２のサポート膜２３）を除去することで、キャパシタ２７を形成した。
【００８９】
次に、図２（ａ）及び（ｂ）に示すように、シリコン酸化膜等を用いた第６の層間絶縁膜２８で上部電極２６上を覆い、ＣＭＰによって第６の層間絶縁膜２８上を平坦化する。次に、上部電極２６に所定の電位を与えるための第４のコンタクトプラグ２９と第２の配線３０を形成する。この後に表面保護膜等を形成する。これによって、図２に示されたＤＲＡＭである半導体デバイス１００が完成する。
【００９０】
以上説明したように、本実施形態の半導体デバイス１００の製法によれば、非晶質炭素膜上にサポート膜を形成した積層膜を２層としてから、それらの積層膜を貫通するようにしてシリンダホールを形成し、さらにそのシリンダホール内を被覆するように、下部電極を形成している。このような製法による下部電極は、その上部と中間部がサポート膜と接続され、支持されているので、この状態で非晶質炭素膜を除去しても、中間部における下部電極の倒壊によるショートなどの発生を防止することができる。また、非晶質炭素膜上にサポート膜を形成した積層膜を２層以上にすることで、さらに高アスペクト比となるシリンダホールを容易に形成することができる。なお３層以上とする場合は、上層のサポート膜に形成する開口部を下層のサポート膜に形成した開口部に対して、平面視で直交させる。このような３層以上の積層膜における高アスペクト比のシリンダホールへ形成した下部電極でも、それぞれの層におけるサポート膜によってＸＹ方向で強固に支えられているので、倒壊することはない。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９２】
１００：半導体デバイス
１０１：メモリセル領域
１０２：周辺回路領域
１：シリコン基板
２：ＳＴＩ
３：活性領域
４：ゲート絶縁膜
５：ゲート電極
６：絶縁膜
７：サイドウォール絶縁膜
８、８ａ、８ｂ：拡散層
９：第１の層間絶縁膜
１０、１０ａ、１０ｂ：第１のコンタクトプラグ
１１：第２の層間絶縁膜
１２：第２のコンタクトプラグ
１３：第１の配線
１４：絶縁膜
１５：サイドウォール絶縁膜
１６：第３の層間絶縁膜
１７：第３のコンタクトプラグ
１８：コンタクトパッド
１９：カバー膜
２０：第４の層間絶縁膜
２１：第１のサポート膜
２１Ａ：開口部
２２：第５の層間絶縁膜
２３：第２のサポート膜
２４：下部電極
２５：容量絶縁膜
２６：上部電極
２７：キャパシタ２７
２８：第６の層間絶縁膜
２９：第４のコンタクトプラグ
３０：第２の配線
３１：第５のコンタクトプラグ
３２：第３の配線
３３：絶縁膜
３４：サイドウォール絶縁膜
３５：第６のコンタクトプラグ
３６：第１の非晶質炭素膜
３７：第２の非晶質炭素膜
３８：マスク膜
３８Ａ：開口部
３９：シリンダホール
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造では、半導体基板上における層間絶縁膜などの被加工膜に、レジストマスクを利用したドライエッチング法によって、パターンを形成している。しかし、半導体デバイスの高集積化に伴って、パターンの微細化が進んでいるため、ドライエッチング法でも、それらに対応した高精度化がなされてきている。
【０００３】
高集積化に伴って、ドライエッチングの加工面積は減少するが、加工深さが増大する傾向にあり、特に、キャパシタの下部電極を形成するホールパターンでは、アスペクト比と称する加工面積に対する加工深さの比率が大きい「高アスペクト比」のパターンを加工することが求められている。しかしながら、ドライエッチング法では、アスペクト比が大きくなるほど加工が困難となっている。
【０００４】
例えば、大きなアスペクト比を有する半導体デバイスとして、下部電極、容量絶縁膜、及び上部電極を有するシリンダ型キャパシタを備えたＤＲＡＭがある。特許文献１では、シリンダ型キャパシタの下部電極が高くなると、下部電極が倒壊しやすくなることが指摘されている。このため、特許文献１は、ＢＰＳＧ又はシリコン窒化膜によって形成されたモールド酸化膜を形成しておき、当該モールド酸化膜上に、支持台膜を設け、支持台膜により、各シリンダ型キャパシタの下部電極を支持する構造を提案している。この場合、支持台層は、ライン状パターンと、当該ライン状パターンに連結されたフレームを有し、シリコン窒化膜によって形成され、フレームは、半導体基板上に形成された周辺回路領域を覆うように形成されている（請求項１）。
【０００５】
また、特許文献１では、ライン状パターン及びモールド酸化膜をドライエッチングして、導電領域を露出させ、行方向又は列方向に多数のストレージノードホールを形成し、各ストレージノードホール内にシリンダ型キャパシタが形成されている。このように、特許文献１は、ライン状パターンを横切って形成された各ストレージノードホールに、下部電極を支持するライン状の支持台を形成することを開示している（請求項１９）。
【０００６】
しかしながら、特許文献１では、ＢＰＳＧ又はシリコン窒化膜をドライエッチングしてシリンダ型キャパシタを形成した場合、シリコン窒化膜等はドライエッチング対する選択比が低いため、ストレージノードホールを深くエッチングすることができない。このため、ストレージノードホール内に形成されるシリンダ型キャパシタ用の孔を深く形成した場合には、ボーイング等の問題が生じる。
【０００７】
一方、アスペクト比が大きくなると加工が困難になる原因の一つは、層間絶縁膜材料として多用されているシリコン酸化膜（ＳｉＯ2）をドライエッチングする際に、エッチングガスをイオン化したスパッタ効果を利用しているためである。即ち、高アスペクト比のパターンであるほど、その底部では、イオンがパターンの側壁へ衝突して、イオンの有する運動エネルギーが減衰してしまうので、スパッタ効果も低減してしまいうことに起因している。また、シリコン酸化膜のドライエッチングでは、フッ素（Ｆ）含有のエッチングガスから等方性エッチとなるフッ素ラジカルが発生するので、局所的なサイドエッチが生じてボーイング形状となり、隣接したパターンが接触してしまう恐れもあった。これらの現象は、シリコン酸化膜へのドライエッチングでは、避けることが困難であった。
【０００８】
これらの現象を回避するため、シリコン酸化膜に代えて、非晶質炭素膜（アモルファスカーボン膜［Amorphous Carbon］：以降、AC膜と称する。）を用いる方法が提案されている。ＡＣ膜は、酸素ベースのプラズマエッチングに対して、他の膜に比較して、エッチングに対する選択比が非常に大きいため、高アスペクト比の孔を形成し易いと云う利点を有しているが、ＡＣ膜自体は半導体基板上に残しておくことはできないため、最終的には除去する必要がある。
【０００９】
ＡＣ膜を犠牲層間絶縁膜として使用してシリンダ型キャパシタを製造する方法が特許文献２で提案されている。特許文献２は、酸素（O2）を主成分とするエッチングガスを用いて、AC膜のドライエッチングにより除去している。この方法では、ラジカル反応を主体としたエッチングを行うので、イオンの運動エネルギーの減衰に関わらずエッチングを進めることができる。更に、ラジカル反応に伴うボーイングの発生を添加ガスで抑制することによって、高アスペクト比のパターンを高精度で形成することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００６−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１のように、ライン状パターンと、当該ライン状パターンに連結されたフレームを有する支持台層を用いた場合、ライン状パターン部分が、ストレージノードホールの形成によって不連続になってしまい、支持台層自体における機械的強度が不十分である。
【００１２】
一方、特許文献２に記載されているように、ＡＣ膜を犠牲層間絶縁膜として使用し、ドライエッチングによって除去した場合にも、更に改善の余地があることが判明した。
【００１３】
本発明は、ＡＣ膜（即ち、非晶質炭素膜）を使用した場合に生じる問題点を改善した半導体デバイスの製造方法を提供することにある。
【００１４】
本発明は、下部電極の中間部の両側に絶縁膜を接続させておくことで、AC膜の除去時に生じる中間部の歪みを防止して、中間部のショートなどを防止できる半導体デバイスの製造方法を提供することにある。
【００１５】
本発明は、上記した製造方法によって得られ、且つ、下部電極を強固に支持できる半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の態様によれば、メモリセル領域と周辺回路領域とを含む半導体基板に、第１の非晶質炭素膜を前記メモリセル領域上に形成し、他方、前記周辺回路領域上に、第１の層間絶縁膜を形成する工程と、
前記第１の非晶質炭素膜及び前記層間絶縁膜を覆う第１の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第１の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第１の絶縁膜パターンを形成する工程と、
前記第１の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第１の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法が得られる。
【００１７】
本発明の第２の態様によれば、半導体基板上に第１の非晶質炭素膜を形成する工程と、前記第１の非晶質炭素膜を覆うように第１の絶縁膜を形成する工程と、前記第1の絶縁膜に第１のパターンを形成する工程と、前記第1のパターンを埋め込むように第２の非晶質炭素膜を形成する工程と、前記第２の非晶質炭素膜を覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に第２のパターンを形成する工程と、前記第２のパターンをマスクにして前記第２の絶縁膜から前記第１の非晶質炭素膜まで貫通するホールを形成する第１の工程と、前記ホールの内壁を覆うように導電膜を形成する工程と、前記導電膜を形成後に前記第１と第２の非晶質炭素膜を除去する第２の工程と、を有していることを特徴とする半導体デバイスの製造方法が得られる。
【００１８】
本発明の第3の態様によれば、メモリセル領域と、当該メモリセル領域の周辺に配置された周辺回路領域とを半導体基板上に備え、前記周辺回路領域と前記メモリセル領域の境界領域、及び、前記メモリセル領域に設けられた複数のシリンダ型キャパシタを有し、前記各シリンダ型キャパシタは、深さ方向に形成された下部電極、当該下部電極上に設けられた容量絶縁膜、及び前記容量絶縁膜を覆うように設けられた上部電極を含むと共に、 前記各シリンダ型キャパシタの前記下部電極の少なくとも両側において接触し、前記メモリセル領域から前記周辺回路領域まで連続的に覆うように設けられたサポート面を有することを特徴とする半導体デバイスが得られる。
【発明の効果】
【００１９】
本発明では、上部及び／又は中間部を、単に下部電極に接触するだけでなく、周辺回路部まで連続的に延在するサポート膜によって下部電極を支持する構成を備えたキャパシタを得ることができる。このため、中間部における下部電極の倒壊によるショートなどの発生の無い半導体デバイスを得ることができる。また、非晶質炭素膜上にサポート膜を形成した積層膜を３層以上にすることで、更に高いアスペクト比を有するシリンダホールを形成しても、倒壊等の無いキャパシタ及びキャパシタを含む半導体デバイスを得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る半導体デバイスの平面図であり、ここでは、半導体デバイスの一例としてＤＲＡＭ[Dynamic Random Access Memory]の概略構成を示す平面図である。
【図２】本発明の一実施形態に係る半導体デバイスの一例であるＤＲＡＭの構造を示す略断面図であり、（ａ）は、図１に示された周辺回路領域とメモリセル領域との境界領域の断面図であり、（ｂ）は、メモリセル領域の中央部分における断面図である。
【図３】（ａ）及び（ｂ）は、それぞれ、本発明に係る工程における境界領域及びメモリセル領域中央部分を説明する図であり、（ａ）及び（ｂ）の上部及び下部は、それぞれ平面図及び断面図である。
【図４】（ａ）及び（ｂ）は、それぞれ、図３に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図５】（ａ）及び（ｂ）は、それぞれ、図４に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図６】（ａ）及び（ｂ）は、それぞれ、図５に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図７】（ａ）及び（ｂ）は、それぞれ、図６に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図８】（ａ）及び（ｂ）は、それぞれ、図７に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図９】（ａ）及び（ｂ）は、それぞれ、図８に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図１０】（ａ）及び（ｂ）は、それぞれ、図９に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図であり、ここでは、キャパシタの下部電極形成工程を示している。
【図１１】（ａ）及び（ｂ）は、それぞれ、図１０に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図である。
【図１２】（ａ）及び（ｂ）は、それぞれ、図１０に示された工程の後に行われる工程における境界領域及びメモリセル領域中央部分を説明する図であり、誘電体膜及び上部電極形成構成を示している。
【発明を実施するための形態】
【００２１】
以下、本発明の好ましい実施形態による半導体デバイスとして、ＤＲＡＭ[Dynamic Random Access Memory]を例として説明するが、本発明は、ＤＲＡＭに限定されるものではない。
【００２２】
図1を参照すると、本発明の一実施形態に係る半導体デバイス１００の平面構造が示されている。図１では、半導体デバイス１００の一例として示されたＤＲＡＭは、平面的には、半導体基板上に形成されたメモリセル領域と周辺回路領域とに概略区分できる。ここで、半導体基板上等の表現は、半導体基板に直接接触して形成される場合だけでなく、半導体基板に直接接触せず、半導体基板の上部に配置されている場合をも含む表現として理解されたい。
【００２３】
具体的に説明すると、ＤＲＡＭ上には、図示されているように、複数のメモリセル領域１０１が配置されており、メモリセル領域１０１を囲むように周辺回路領域１０２が配置されている。
【００２４】
周辺回路領域１０２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。尚、図１に示されたレイアウトは一例であって、メモリセル領域の数や、配置される位置は図１に示されたレイアウトに限定されないことは言うまでもない。
【００２５】
図２は、本発明の一実施形態に係る半導体デバイス１００の一例であるＤＲＡＭの構造を示す略断面図である。図２中、（ａ）は図１に示された周辺回路領域１０２とメモリセル領域１０１の境界領域を示し、（ｂ）はメモリセル領域１０１の中央部を示している。また、図２（ａ）に示された境界部分は、周辺回路領域とメモリセル領域の端部とに区分されている。以下では、メモリセル領域の端部と中央部を合わせて、メモリセル領域と呼ぶものとする。
【００２６】
図２（ａ）及び（ｂ）に示された本実施形態に係る半導体デバイスの一例としてのＤＲＡＭのメモリセル領域及び周辺回路領域は、半導体基板１（以降、シリコン基板１として説明する）に設けられている。各メモリセル領域及び周辺回路領域には、プレーナ型ＭＯＳトランジスタ（以下、単に、ＭＯＳトランジスタと呼ぶ）が設けられている。
【００２７】
図示されたプレーナ型ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ[Shallow Trench Isolation]２に囲まれた活性領域３内に位置している。
【００２８】
メモリセル領域（端部及び中央部）及び周辺回路領域に設けられた各プレーナ型ＭＯＳトランジスタは、図２（ａ）及び（ｂ）に示されているように、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下部周辺に設けられたソース／ドレインとなる拡散層８で構成されている。
【００２９】
更に、ゲート電極５は、その上面部と側面部が夫々絶縁膜６とサイドウォール絶縁膜７で覆われている。尚、拡散層８は、ゲート絶縁膜４の真下の領域ではなく、ゲート絶縁膜４が形成されていないシリコン基板１に位置している。
【００３０】
図２（ｂ）に示された活性領域３には、説明の便宜上、２個のＭＯＳトランジスタだけが示されているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されている。各ＭＯＳトランジスタの拡散層８は、第１の層間絶縁膜９によって覆われたシリコン基板１の上部に位置しており、シリコン基板１における不純物とは逆導電型を有しいている。
【００３１】
メモリセル領域の端部及び中央部に配置されたＭＯＳトランジスタの拡散層８には、第１のコンタクトプラグ１０が接続されており、当該第１のコンタクトプラグ１０は、隣接したＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置付けられ、且つ、第１の層間絶縁膜９を貫通するように設けられている。第１の層間絶縁膜９上には、第２の層間絶縁膜１１が形成されている。
【００３２】
ここで、図２（ａ）及び（ｂ）において、メモリセル領域のＭＯＳトランジスタは、拡散層８ａと、拡散層８ａの両側に配置された拡散層８ｂを備えている。このうち、拡散層８ａに接続されている第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通するように設けられた第２のコンタクトプラグ１２と接続されている。更に、第２の層間絶縁膜１１上には、第３の層間絶縁膜１６が形成されている。
【００３３】
また、メモリ領域の拡散層８ｂに接続されている第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１と第３の層間絶縁膜１６を貫通するように設けられた第３のコンタクトプラグ１７と接続されている。
【００３４】
図示されたメモリ領域には、ビットラインとなる第１の配線１３が、第２の層間絶縁膜１１上に絶縁膜１４とサイドウォール絶縁膜１５で覆われて位置付けられ、第２のコンタクトプラグ１２と接続されている。
【００３５】
メモリセル領域の第３の層間絶縁膜１６上には、後述するシリンダ型のキャパシタ２７と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのコンタクトパッド１８が設けられている。当該コンタクトパッド１８は、その下方に位置している第３のコンタクトプラグ１７と接続されている。
【００３６】
コンタクトパッド１８上には、上記したシリンダ型のキャパシタ２７が設けられている。図示されたシリンダ型のキャパシタ２７は、下部電極２４、容量絶縁膜２５、及び上部電極２６によって構成されている。
【００３７】
図示されたシリンダ型のキャパシタ２７は、第４の層間絶縁膜２０、第５の層間絶縁膜２２、及び、第３の層間絶縁膜１６を保護するカバー膜１９を貫通するように設けられている。
【００３８】
具体的に説明すると、シリンダ型のキャパシタ２７の下部電極２４は、コンタクトパッド１８に接続されており、更に、キャパシタ２７の側面部は、キャパシタ２７の倒壊を防止するために配置され、互いに深さ方向に間隔を置いて配置された第１のサポート膜２１及び第２のサポート膜２３に接続されている。後述するように、第１のサポート膜２１及び第２のサポート膜２３は、後述するように、平面上において二次元的に配置され、第１及び第２の絶縁膜パターンを形成している。
【００３９】
第１のサポート膜２１及び第２のサポート膜２３を下部電極２４に接続することによって隣接したキャパシタ２７は、相互に支持される構造となっている。尚、図２に示された断面図では、第２のサポート膜２３が隣接したキャパシタ２７を支持していないが、平面的には、後述する図１０の平面図に示したように、相互に支持する構造となっている。
【００４０】
キャパシタ２７上には、メモリセル領域端部に配置された第４のコンタクトプラグ２９が上部電極２６に接続されている。第４のコンタクトプラグ２９は、上部電極２６を覆う第６の層間絶縁膜２８中に設けられ、第６の層間絶縁膜２８上に位置している第２の配線３０と接続されている。
【００４１】
周辺回路領域に形成された拡散層８には、第５のコンタクトプラグ３１が接続されており、第５のコンタクトプラグ３１は第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通するように設けられている。また、周辺回路領域の第２の層間絶縁膜１１上には、第３の配線３２が、絶縁膜３３とサイドウォール絶縁膜３４で覆われた状態で位置づけられており、第３の配線３２は第５のコンタクトプラグ３１と接続されている。第３の配線３２は、カバー膜１９で覆われており、さらに、カバー膜１９上には、第４の層間絶縁膜２０、第５の層間絶縁膜２２、及び第６の層間絶縁膜２８が設けられている。
【００４２】
第４の層間絶縁膜２０、第５の層間絶縁膜２２、及び第６の層間絶縁膜２８を貫通するように、第６のコンタクトプラグ３５が配置され、第６のコンタクトプラグ３５によって、第２の配線３０と第３の配線３２が接続されている。
【００４３】
本発明の一実施形態は、図２に示された構造の半導体デバイス１００を製造する方法である。具体的には、本発明の一実施形態に係る半導体デバイス１００の製造方法は、主に、コンタクトパッド１８上に設けられたキャパシタ２７を製造する方法である。
【００４４】
以下、図３〜図１２を参照して、本発明の一実施形態に係る半導体デバイス１００の製造方法を、ＤＲＡＭを製造する場合を例にとって説明する。
【００４５】
尚、各図において、図２と同様に、（ａ）は境界領域、（ｂ）はメモリセル領域の中央部である。図３〜１２における（ａ）の上部に示された図は、境界領域の平面図であり、下部に示された図は、平面図におけるＡ−Ａ線に沿う断面図である。
【００４６】
また、（ａ）及び（ｂ）の上部に示された平面図は、各製造工程において表面にあらわれた構成要素を示しており、表面より下方における主な構成要素は、配置された位置を破線で示している。
【００４７】
図３を参照すると、シリンダ型のキャパシタ２７を形成する前までの工程が示されており、ここでは、キャパシタ２７の下部電極２４と接続されるコンタクトパッド１８が形成されるまでの工程が示されている。
【００４８】
図３に示されているように、シリコン基板１にＳＴＩ２が形成され、当該ＳＴＩ２に、シリコン酸化膜（SiO2）やシリコン窒化膜（SiN）で構成された素子分離領域が設けられている。これによって、ＳＴＩ２によって分離された活性領域３が設けられている。
【００４９】
更に、図３を参照すると、活性領域３が設けられたシリコン基板１上に、熱酸化法によるシリコン酸化膜であるゲート絶縁膜４、熱ＣＶＤ[Chemical Vapor Deposition]法によるポリシリコンやＣＶＤ法によってタングステン（Ｗ）によって形成されたゲート電極５、及び、プラズマＣＶＤ法によるシリコン窒化膜である絶縁膜６が順次成膜されている。
【００５０】
次に、絶縁膜６をマスクとしたエッチングを行って、プレーナ型ＭＯＳトランジスタのゲート絶縁膜４、ゲート電極５、及び、絶縁膜６が形成され、その側面部を熱ＣＶＤ法によって、シリコン窒化膜のサイドウォール絶縁膜７で覆った。更に、トランジスタのゲート度部周辺のシリコン基板１に、イオン注入法によって拡散層８が形成され、トランジスタを埋め込むように、塗布絶縁材料であるＳＯＤ[Spin On Dielectrics]を用いて、第１の層間絶縁膜９が形成されている。この場合、第１の層間絶縁膜９はＣＭＰ[Chemical Mechanical Polishing]により、平坦化されている。
【００５１】
次に、第１の層間絶縁膜９上にフォトレジストを塗布し、フォトリソグラフィによって、所望の拡散層８上に所望の形状の開孔（ホール）パターンが形成され、続いて、ホールパターンをマスクにしてドライエッチングを行うことで、第1のホール（図示せず）が形成された。
【００５２】
次に、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を用いて、第１のホールを埋め込んでから、ＣＭＰ処理を行い、第１の層間絶縁膜９上で余剰となった導電膜を除去して、第１のコンタクトプラグ１０が形成された。このとき、第１のコンタクトプラグ１０は、拡散層８と接続されている。
【００５３】
第１の層間絶縁膜９上に、プラズマＣＶＤ法によるシリコン酸化膜で第２の層間絶縁膜１１が成膜されている。更に、前記と同様に、第２の層間絶縁膜１１へフォトリソグラフィとドライエッチングと導電膜成膜とＣＭＰ処理を行って、タングステン等の導電膜で埋め込まれたメモリセル領域における第２のコンタクトプラグ１２と、周辺回路領域における第５のコンタクトプラグ３１が形成されている。ここで、第２のコンタクトプラグ１２は、第１のコンタクトプラグ１０と接続されており、第５のコンタクトプラグ３１は、拡散層８と接続されている。
【００５４】
また、第２の層間絶縁膜１１上にスパッタ法によるＷとプラズマＣＶＤ法によるシリコン窒化膜を成膜し、フォトリソグラフィとドライエッチングにより分離（パターニング）して、メモリセル領域において絶縁膜１４が積層された第１の配線１３と、周辺回路領域において絶縁膜３３が積層された第３の配線３２が形成されている。
【００５５】
このとき、第１の配線１３は、第２のコンタクトプラグ１２と接続されており、第３の配線３２は第５のコンタクトプラグ３１と接続されている。第１の配線１３の側面部を熱ＣＶＤ法によるシリコン窒化膜などのサイドウォール絶縁膜１５で覆うと同時に、第３の配線３２の側面部をサイドウォール絶縁膜３４で覆い、ＳＯＤである第３の層間絶縁膜１６で夫々の配線を埋め込んでから、ＣＭＰで第３の層間絶縁膜１６は平坦化されている。
【００５６】
次に、第３の層間絶縁膜１６上へフォトレジストを塗布して、所望の第１のコンタクトプラグ１０上のフォトレジストへフォトリソグラフィによってホールパターンを形成し、さらにドライエッチングを行うことで、第２のホール（図示せず）を形成した。次に熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を用いて第２のホールを埋め込んでから、ＣＭＰ処理を行い、第３の層間絶縁膜１６上で余剰となった導電膜を除去して、第３のコンタクトプラグ１７を形成した。ここで、第３のコンタクトプラグ１７は、第１のコンタクトプラグ１０と接続している。第３の層間絶縁膜１６上に不純物を導入した熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるＷなどの導電膜を成膜してから、既存のフォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド１８を形成した。
【００５７】
図３（ａ）及び（ｂ）の上部に示されているコンタクトパッド１８は、平面上において円形形状を有している。
【００５８】
図４（ａ）及び（ｂ）を参照して、コンタクトパッド１８形成後に行われる工程を説明する。
【００５９】
図３に示された第３の層間絶縁膜１６及び第３の配線３２上に、ウェットエッチングの保護膜として、熱ＣＶＤ法によってシリコン窒化膜であるカバー膜１９が成膜された。
【００６０】
次に、カバー膜１９上に、プラズマＣＶＤ法によって第１の非晶質炭素膜（アモルファスカーボン膜）３６を１６００ｎｍ厚となるように成膜した。この時の成膜条件は、プロピレン（Ｃ３Ｈ６）を原料ガスとし、流量を１０００ｓｃｃｍ[Standard Cubic Centimeter per Minute]、高周波パワーを１０００Ｗ、加熱温度を５００℃、圧力を３Ｔｏｒｒとした。尚、この工程では、キャリアガスとして、ヘリウム（Ｈｅ）を５００ｓｃｃｍ供給した。次に、ドライエッチングによって、メモリセル領域を取り囲むように周辺回路領域の第６のコンタクトプラグ３５に第１の溝を形成して、カバー膜１９の一部を露出させた。
【００６１】
次に、第１の溝を埋め込んでメモリセル領域に残留させた第１の非晶質炭素膜３６を覆うように、プラズマＣＶＤ法によってシリコン酸化膜であって第３の絶縁膜となる第４の層間絶縁膜２０を成膜した。更に、第１の非晶質炭素膜３６上における第４の層間絶縁膜２０をＣＭＰで除去して、周辺回路領域における第４の層間絶縁膜２０の高さをメモリセル領域における第１の非晶質炭素膜３６に合わせて、平坦化した。ここで、第４の層間絶縁膜２０は、第１の非晶質炭素膜３６に設けられているから第１の周辺層間絶縁膜と呼ばれる。
【００６２】
図５（ａ）及び（ｂ）を参照して、第１の非晶質炭素膜３６及び第４の層間絶縁膜（第１の周辺層間絶縁膜）２０形成後の工程を説明する。
【００６３】
図４に示された工程で形成された第４の層間絶縁膜２０及び第１の非晶質炭素膜３６を覆うように、プラズマＣＶＤ法によって、５０ｎｍ厚のシリコン窒化膜であって第１の絶縁膜となる第１のサポート膜２１を成膜した。次に、フォトリソグラフィとドライエッチングによって、メモリセル領域の第１のサポート膜２１に幅Ｘ1が７０ｎｍであって第１のパターンとなる溝状の開口部２１Ａを形成して、第１の非晶質炭素膜３６の一部を露出させた。このとき、開口部２１Ａは、図５（ａ）及び（ｂ）に示すように、Ｙ方向へ延在させて、さらにコンタクトパッド１８上の第１の非晶質炭素膜３６と重なって、間隔Ｘ2が７０ｎｍとなるように、Ｘ方向へ平行に配置した。なおここでは、第１のサポート膜２１の開口部２１Ａを溝状としたが、直径が７０ｎｍのホール状であっても良い。
【００６４】
このように、第１のサポート膜２１は、第１のパターンとなる第１の絶縁膜パターンを構成し、メモリセル領域から周辺回路領域まで連続的に延在している。第１の絶縁膜パターンの開口部２１Ａは、溝状或いはホール状を有しているため、シリンダ型キャパシタ２７の下部電極２４を両側或いは４方向から支持することができる。また、第１の絶縁膜パターンは、メモリセル領域から周辺回路領域まで連続しているから、下部電極２４を強固に支持することができる。
【００６５】
図６（ａ）及び（ｂ）を参照すると、開口部２１Ａ形成後の工程が示されている。即ち、第１のサポート膜２１を覆い、且つ、開口部２１Ａを埋め込むように、プラズマＣＶＤ法によって第２の非晶質炭素膜３７を１６００ｎｍ厚となるように成膜した。この時の成膜条件は、プロピレン（Ｃ３Ｈ６）を原料ガスとし、流量を１０００ｓｃｃｍ、高周波パワーを１０００Ｗ、加熱温度を５００℃、圧力を３Ｔｏｒｒとした。尚、ここでは、キャリアガスとして、ヘリウム（Ｈｅ）を５００ｓｃｃｍ供給した。
【００６６】
次に、ドライエッチングによって、メモリセル領域を取り囲むように周辺回路領域の第２の非晶質炭素膜３７に第２の溝を形成して、第１のサポート膜２１の一部を露出させた。続いて、第２の溝を埋め込んでメモリセル領域に残留させた第２の非晶質炭素膜３７を覆うように、プラズマＣＶＤ法によってシリコン酸化膜であって第４の絶縁膜となる第５の層間絶縁膜２２を成膜した。更に、第２の非晶質炭素膜３７上における第５の層間絶縁膜２２をＣＭＰで除去して、周辺回路領域における第５の層間絶縁膜２２の高さをメモリセル領域における第２の非晶質炭素膜３７に合わせて、平坦化した。ここで、第５の層間絶縁膜２２は、第２の周辺層間絶縁膜と呼ぶことができる。
【００６７】
図７（ａ）及び（ｂ）を参照すると、第５の層間絶縁膜（第２の周辺層間絶縁膜）２２及び第２の非晶質炭素膜３７の形成後の工程が示されている。ここでは、第５の層間絶縁膜２２と第２の非晶質炭素膜３７を覆うように、プラズマＣＶＤ法によって、５０ｎｍ厚のシリコン窒化膜であって第２の絶縁膜となる第２のサポート膜２３を成膜した。
【００６８】
次に、フォトリソグラフィとドライエッチングによって、メモリセル領域の第２のサポート膜２３に幅Ｙ1が７０ｎｍであって第２のパターンとなる溝状の開口部２３Ａを形成して、第２の非晶質炭素膜３７の一部を露出させた。第２のパターンは、第２の絶縁膜パターンと呼ばれても良い。
【００６９】
このとき、開口部２３Ａは、Ｘ方向へ延在させて、さらに開口部２１Ａの一部とコンタクトパッド１８上の第２の非晶質炭素膜３７と重なって、間隔Ｙ2が７０ｎｍとなるように、Ｙ方向へ平行に配置した。尚、ここでは、開口部２３Ａを溝状としたが、直径が７０ｎｍのホール状であっても良い。
【００７０】
また、少なくとも開口部２３Ａの一部は、開口部２１Ａと平面的に見た場合、重なる位置に配置されており、さらに開口部２１Ａと２３Ａを溝状とした場合には、開口部２３Ａは開口部２１Aと直交するように配置されている。即ち、開口部２１Ａ及び２３Ａは、Ｘ−Ｙ平面上において、二次元的に交差しており、且つ、Ｘ−Ｙ平面に対して垂直なＺ方向に対して、互いに間隔を置いて配置されている。
【００７１】
更に、第２のパターンとなる第２の絶縁膜パターンは、第１の絶縁膜パターンと同様に、メモリセル領域から周辺回路領域まで連続的に延在しており、且つ、下部電極２４を両側又は４方から挟むように設けられた溝状或いはホール状の開口部２３Ａを有している。このため、第２のサポート膜２３は下部電極２４を強固に支持することができる。尚、第１及び第２のサポート膜２１及び２３は、サポート部と呼ばれても良い。
【００７２】
図８（ａ）及び（ｂ）を参照すると、第２サポート膜２３及び開口部２３Ａを形成した後の工程が示されている。ここでは、第２のサポート膜２３を覆って開口部２３Ａを埋め込むように、プラズマＣＶＤ法によって、１００ｎｍ厚のシリコン酸化膜であるマスク膜３８を成膜した。次に、フォトリソグラフィとドライエッチングによって、マスク膜３８に幅Ｘ3が７０ｎｍであってマスクパターンとなる溝状の開口部３８Ａを形成した。このとき、開口部３８Ａは、Ｙ方向へ延在させて、開口部２１Ａの少なくとも一部と開口部２３Ａの一部と重なる位置に配置されており、第２の非晶質炭素膜３７と第２のサポート膜２３の一部が、開口部２３Aと３８Ａによって露出されている。尚、ここでは、開口部３８Ａを溝状としたが、直径が７０ｎｍのホール状であっても良い。また、少なくとも開口部３８Ａの一部は、開口部２３Ａと平面的には重なる位置に配置されており、さらに開口部２１Ａと２３Ａと３８Ａを溝状とした場合には、開口部２３Ａは開口部２１A並びに３８Ａと直交するように配置されている。
【００７３】
図９（ａ）及び（ｂ）を参照すると、開口部２３Ａ及び３８Ａを形成した後の工程が示されている。ここでは、開口部２１Ａ、２３Ａ、及び３８Ａをマスクにしたドライエッチングを行う第１の工程によって、開口部３８Ａの底部にまで、エッチングする。このエッチングにより、開口部３８Ａの底部に露出している第２の非晶質炭素膜３７と第２の非晶質炭素膜３７の下地となっている第１の非晶質炭素膜３６が除去される。この結果、マスク膜３８から第２のサポート膜２３を通って第１の非晶質炭素膜３６まで貫通するホールとなるシリンダホール３９が形成された。この時のドライエッチング条件は、アンモニア（ＮＨ３）と酸素（Ｏ２）を原料ガスとし、流量を３００ｓｃｃｍ（ＮＨ３）と３０ｓｃｃｍ（Ｏ２）、ソースパワーを８００Ｗ、バイアスパワーを５０Ｗ、ステージ温度を５０℃、圧力を２０ｍＴｏｒｒとした。ここでは、キャリアガスとして、アルゴン（Ａｒ）を２００ｓｃｃｍ供給した。尚、バイアスパワーは、５０Ｗに限定されるのではなく、５０Ｗから３００Ｗの範囲で変更することができる。このドライエッチングは、バイアスパワーを前記範囲内で調整することにより、Ｚ方向の異方性エッチングを行うことができる。従って、第１の非晶質炭素膜３６と第２の非晶質炭素膜３７に形成したシリンダホール３９は、ＸＹ方向で直角に交差した開口部２１Ａと２３Ａと３８Ａによって、直径Ｘ５が７０nmとなって、シリンダホール３９の底部にカバー膜１９の一部を露出させている。
【００７４】
更に、このドライエッチングでは、第１の非晶質炭素膜３６と第２の非晶質炭素膜３７だけをエッチングするように、高選択比としているので、マスク膜３８と第２のサポート膜２３とカバー膜１９は、ドライエッチング前と同じ状態で残留している。
【００７５】
次に、ドライエッチングによって、シリンダホール３９の底部を構成しているカバー膜１９を除去して、コンタクトパッド１８の一部を露出させた。この時のドライエッチング条件は、三フッ化メタン(ＣＨＦ３)と酸素（Ｏ２）を原料ガスとし、流量を８０ｓｃｃｍ（ＣＨＦ３）と２０ｓｃｃｍ（Ｏ２）、高周波パワーを３０００Ｗ、ステージ温度を２０℃、圧力を３０ｍＴｏｒｒとした。ここでは、キャリアガスとして、アルゴン（Ａｒ）を１５０ｓｃｃｍ供給した。
【００７６】
このドライエッチングでは、シリンダホール３９の底部を構成しているカバー膜１９だけをエッチングするように、高選択比としているので、マスク膜３８と第２のサポート膜２３とコンタクトパッド１８は、ドライエッチング前と同じ状態で残留している。
【００７７】
図１０（ａ）及び（ｂ）を参照すると、シリンダホール３９形成後の工程が示されている。ここでは、シリンダホール３９の内壁を覆うように、ＣＶＤ法によって、１０ｎｍ厚の窒化チタン（ＴｉＮ）であって導電膜となる下部電極２４が形成された。この下部電極２４は、窒化チタンに限定されるのではなく、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属も使用することができる。
【００７８】
尚、下部電極２４は、マスク膜３８上も覆うので、マスク膜３８上の下部電極２４は、ＣＭＰによって除去した。
【００７９】
次に、フッ酸（ＨＦ）を用いたウェットエッチングによって、マスク膜３８を完全に除去した。このとき、マスク膜３８と同じシリコン酸化膜である第４の層間絶縁膜２０と第５の層間絶縁膜２２の周囲は、フッ酸に溶解しない第１のサポート膜２１と第２のサポート膜２３と下部電極２４で覆われているので、第４の層間絶縁膜２０と第５の層間絶縁膜２２は残留している。また、第２のサポート膜２３の開口部２３Ｂが新たに露出して、その底部の第２の非晶質炭素膜３７もフッ酸に曝されるが、第２の非晶質炭素膜３７もフッ酸には溶解しないので、ウェットエッチング前と同じ状態で残留している。
【００８０】
図１１（ａ）及び（ｂ）を参照すると、下部電極２４形成後の工程が示されている。即ち、アッシングを行う第２の工程によって、開口部２３Ｂの底部に露出している第２の非晶質炭素膜３７と第２の非晶質炭素膜３７の下地となっている第１の非晶質炭素膜３６を除去した。
【００８１】
この時のアッシング条件は、酸素（Ｏ２）を原料ガスとし、流量を３０００ｓｃｃｍ、ソースパワーを３０００Ｗ、バイアスパワーを０[ゼロ]Ｗ、ステージ温度を２００℃、圧力を０．３Ｔｏｒｒとした。尚、圧力は、０．３Ｔｏｒｒに限定されるのではなく、０．３Ｔｏｒｒから１．０Ｔｏｒｒの範囲で変更することができる。
【００８２】
また、このアッシングでは、圧力を前記範囲内で調整することで、露出した第１の非晶質炭素膜３６と第２の非晶質炭素膜３７だけでなく、第１のサポート膜２１の下方に位置している第１の非晶質炭素膜３６や第２のサポート膜２３の下方に位置している第２の非晶質炭素膜３７も除去することができる。また、バイアスパワーを０Ｗから１００Ｗの範囲で調整することによって、開口部２３Ｂから第２の非晶質炭素膜３７へ導入される原料ガスが増加するので、アッシング処理時間を短縮させることができる。
【００８３】
更に、このアッシングでは、第１の非晶質炭素膜３６と第２の非晶質炭素膜３７だけをアッシングするように高選択比としているので、第４の層間絶縁膜２０と第５の層間絶縁膜２２と第１のサポート膜２１と第２のサポート膜２３と下部電極２４とカバー膜１９は、アッシング前と同じ状態で残留している。この結果、第４の層間絶縁膜２０は第１のサポート膜２１と接続しており、第５の層間絶縁膜２２は第２のサポート膜２３と接続している。
【００８４】
この結果、下部電極２４は、下部電極２４の下部に配置された第１のサポート膜２１によってＸ方向に支持され、更に、下部電極２４の上部に配置された第２のサポート膜２３によってＹ方向に支持されている。
【００８５】
図１２（ａ）及び（ｂ）を参照して、アッシング後に行われるキャパシタ２７の製造工程が示されている。
【００８６】
下部電極２４の露出している表面を覆うように、ＣＶＤ法またはＡＬＤ[Atomic Layer Deposition]法で容量絶縁膜２５を形成した後に、さらに容量絶縁膜２５の表面を覆うようにＣＶＤ法で窒化チタン膜を堆積して上部電極２６を形成した。ここで、下部電極２４と上部電極２６が容量絶縁膜２５を介して対向することにより、キャパシタとして機能する。容量絶縁膜２５としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体膜や、それらの積層膜が使用できる。
【００８７】
また、上部電極２６は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極２４間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属膜も使用することができる。
【００８８】
次に、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域上の不要な膜（上部電極２６、容量絶縁膜２５、第２のサポート膜２３）を除去することで、キャパシタ２７を形成した。
【００８９】
次に、図２（ａ）及び（ｂ）に示すように、シリコン酸化膜等を用いた第６の層間絶縁膜２８で上部電極２６上を覆い、ＣＭＰによって第６の層間絶縁膜２８上を平坦化する。次に、上部電極２６に所定の電位を与えるための第４のコンタクトプラグ２９と第２の配線３０を形成する。この後に表面保護膜等を形成する。これによって、図２に示されたＤＲＡＭである半導体デバイス１００が完成する。
【００９０】
以上説明したように、本実施形態の半導体デバイス１００の製法によれば、非晶質炭素膜上にサポート膜を形成した積層膜を２層としてから、それらの積層膜を貫通するようにしてシリンダホールを形成し、さらにそのシリンダホール内を被覆するように、下部電極を形成している。このような製法による下部電極は、その上部と中間部がサポート膜と接続され、支持されているので、この状態で非晶質炭素膜を除去しても、中間部における下部電極の倒壊によるショートなどの発生を防止することができる。また、非晶質炭素膜上にサポート膜を形成した積層膜を２層以上にすることで、さらに高アスペクト比となるシリンダホールを容易に形成することができる。なお３層以上とする場合は、上層のサポート膜に形成する開口部を下層のサポート膜に形成した開口部に対して、平面視で直交させる。このような３層以上の積層膜における高アスペクト比のシリンダホールへ形成した下部電極でも、それぞれの層におけるサポート膜によってＸＹ方向で強固に支えられているので、倒壊することはない。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９２】
１００：半導体デバイス
１０１：メモリセル領域
１０２：周辺回路領域
１：シリコン基板
２：ＳＴＩ
３：活性領域
４：ゲート絶縁膜
５：ゲート電極
６：絶縁膜
７：サイドウォール絶縁膜
８、８ａ、８ｂ：拡散層
９：第１の層間絶縁膜
１０、１０ａ、１０ｂ：第１のコンタクトプラグ
１１：第２の層間絶縁膜
１２：第２のコンタクトプラグ
１３：第１の配線
１４：絶縁膜
１５：サイドウォール絶縁膜
１６：第３の層間絶縁膜
１７：第３のコンタクトプラグ
１８：コンタクトパッド
１９：カバー膜
２０：第４の層間絶縁膜
２１：第１のサポート膜
２１Ａ：開口部
２２：第５の層間絶縁膜
２３：第２のサポート膜
２４：下部電極
２５：容量絶縁膜
２６：上部電極
２７：キャパシタ２７
２８：第６の層間絶縁膜
２９：第４のコンタクトプラグ
３０：第２の配線
３１：第５のコンタクトプラグ
３２：第３の配線
３３：絶縁膜
３４：サイドウォール絶縁膜
３５：第６のコンタクトプラグ
３６：第１の非晶質炭素膜
３７：第２の非晶質炭素膜
３８：マスク膜
３８Ａ：開口部
３９：シリンダホール
【特許請求の範囲】
【請求項１】
メモリセル領域と周辺回路領域とを含む半導体基板に、第１の非晶質炭素膜を前記メモリセル領域上に形成し、他方、前記周辺回路領域上に、第１の周辺層間絶縁膜を形成する工程と、
前記第１の非晶質炭素膜及び前記第１の周辺層間絶縁膜を覆う第１の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第１の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第１の絶縁膜パターンを形成する工程と、
前記第１の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第１の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法。
【請求項２】
前記第１の絶縁膜パターンを形成後、前記第１の絶縁膜パターン及び前記第１の非晶質炭素膜上に、第２の非晶質炭素膜を形成する一方、前記周辺回路領域上の前記第１の絶縁膜パターン上に第２の周辺層間絶縁膜を形成する工程と、
前記第２の非晶質炭素膜及び前記第２の周辺層間絶縁膜を覆う第２の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第２の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第２の絶縁膜パターンを形成する工程と、を含み、
前記第１の非晶質炭素膜を除去する工程では、前記第２の非晶質炭素膜も除去されることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
前記第１の絶縁膜パターンの前記第１の前記絶縁膜の除去部分は、予め定められた方向に直線的に溝状に延在し、他方、前記第２の絶縁膜パターンの前記第２の前記絶縁膜の除去部分は、前記予め定められた方向に対して交差する方向に直線的に溝状に延在していることを特徴とする請求項２記載の半導体デバイスの製造方法。
【請求項４】
半導体基板上に第１の非晶質炭素膜を形成する工程と、
前記第１の非晶質炭素膜を覆うように第１の絶縁膜を形成する工程と、
前記第1の絶縁膜に第１のパターンを形成する工程と、
前記第1のパターンを埋め込むように第２の非晶質炭素膜を形成する工程と、
前記第２の非晶質炭素膜を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第２のパターンを形成する工程と、
前記第２のパターンをマスクにして前記第２の絶縁膜から前記第１の非晶質炭素膜まで貫通するホールを形成する第１の工程と、
前記ホールの内壁を覆うように導電膜を形成する工程と、
前記導電膜を形成後に前記第１と第２の非晶質炭素膜を除去する第２の工程と、
を有していることを特徴とする半導体デバイスの製造方法。
【請求項５】
前記第２のパターンを埋め込むようにマスク膜を形成する工程と、
前記マスク膜にマスクパターンを形成する工程と、
を有しており、前記第１の工程において、前記ホールが前記マスクパターンをマスクにして前記マスク膜から前記第１の非晶質炭素膜まで貫通するように形成されていることを特徴とする請求項４に記載の半導体デバイスの製造方法。
【請求項６】
少なくとも前記第２のパターンの一部が前記第１のパターンと平面的に見て重なっていることを特徴とする請求項４又は５に記載の半導体デバイスの製造方法。
【請求項７】
少なくとも前記マスクパターンの一部が前記第２のパターンと平面的に見て重なっていることを特徴とする請求項５又は６に記載の半導体デバイスの製造方法。
【請求項８】
前記第１のパターンがホールであり、前記第２のパターンがホールであることを特徴とする請求項４乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項９】
前記第１のパターンが溝であり、前記第２のパターンがホールであることを特徴とする請求項４乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１０】
前記第１のパターンが溝であり、前記第２のパターンが前記第１のパターンと直交する溝であり、前記マスクパターンがホールであることを特徴とする請求項５乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１１】
前記第１のパターンとマスクパターンが溝であり、前記第２のパターンが前記第１のパターン並びにマスクパターンと直交する溝であることを特徴とする請求項５乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１２】
前記ホールの形成領域を取り囲むように前記第１の非晶質炭素膜に第１の溝を形成する工程と、
前記第１の溝を埋め込むように第３の絶縁膜を形成する工程と、
前記ホールの形成領域を取り囲むように前記第２の非晶質炭素膜に第２の溝を形成する工程と、
前記第２の溝を埋め込むように第４の絶縁膜を形成する工程と、
を有しており、前記第２の工程において、前記第３の絶縁膜が前記第１の絶縁膜に接続されており、さらに前記第４の絶縁膜が前記第２の絶縁膜に接続されていることを特徴とする請求項４乃至１１のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１３】
メモリセル領域と、当該メモリセル領域の周辺に配置された周辺回路領域とを半導体基板上に備え、前記周辺回路領域と前記メモリセル領域の境界領域、及び、前記メモリセル領域に設けられた複数のシリンダ型キャパシタを有し、
前記各シリンダ型キャパシタは、深さ方向に形成された下部電極、当該下部電極上に設けられた容量絶縁膜、及び前記容量絶縁膜を覆うように設けられた上部電極を含むと共に、
前記各シリンダ型キャパシタの前記下部電極の少なくとも両側において接触し、前記メモリセル領域から前記周辺回路領域まで連続的に覆うように設けられたサポート部を有することを特徴とする半導体デバイス。
【請求項１４】
前記サポート部は、前記深さ方向の所定の位置で、前記各シリンダ型キャパシタの前記下部電極の両側と第１の方向において接触して、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第１のサポート膜と、
前記第１のサポート膜よりも、前記半導体基板から離れた位置で、且つ、前記第１の方向に対して直交する第２の方向で前記下部電極の両側と接触し、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第２のサポート膜と、有していることを特徴とする請求項１３記載の半導体デバイス。
【請求項１】
メモリセル領域と周辺回路領域とを含む半導体基板に、第１の非晶質炭素膜を前記メモリセル領域上に形成し、他方、前記周辺回路領域上に、第１の周辺層間絶縁膜を形成する工程と、
前記第１の非晶質炭素膜及び前記第１の周辺層間絶縁膜を覆う第１の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第１の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第１の絶縁膜パターンを形成する工程と、
前記第１の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第１の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法。
【請求項２】
前記第１の絶縁膜パターンを形成後、前記第１の絶縁膜パターン及び前記第１の非晶質炭素膜上に、第２の非晶質炭素膜を形成する一方、前記周辺回路領域上の前記第１の絶縁膜パターン上に第２の周辺層間絶縁膜を形成する工程と、
前記第２の非晶質炭素膜及び前記第２の周辺層間絶縁膜を覆う第２の絶縁膜を形成する工程と、
前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第２の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第２の絶縁膜パターンを形成する工程と、を含み、
前記第１の非晶質炭素膜を除去する工程では、前記第２の非晶質炭素膜も除去されることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
前記第１の絶縁膜パターンの前記第１の前記絶縁膜の除去部分は、予め定められた方向に直線的に溝状に延在し、他方、前記第２の絶縁膜パターンの前記第２の前記絶縁膜の除去部分は、前記予め定められた方向に対して交差する方向に直線的に溝状に延在していることを特徴とする請求項２記載の半導体デバイスの製造方法。
【請求項４】
半導体基板上に第１の非晶質炭素膜を形成する工程と、
前記第１の非晶質炭素膜を覆うように第１の絶縁膜を形成する工程と、
前記第1の絶縁膜に第１のパターンを形成する工程と、
前記第1のパターンを埋め込むように第２の非晶質炭素膜を形成する工程と、
前記第２の非晶質炭素膜を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第２のパターンを形成する工程と、
前記第２のパターンをマスクにして前記第２の絶縁膜から前記第１の非晶質炭素膜まで貫通するホールを形成する第１の工程と、
前記ホールの内壁を覆うように導電膜を形成する工程と、
前記導電膜を形成後に前記第１と第２の非晶質炭素膜を除去する第２の工程と、
を有していることを特徴とする半導体デバイスの製造方法。
【請求項５】
前記第２のパターンを埋め込むようにマスク膜を形成する工程と、
前記マスク膜にマスクパターンを形成する工程と、
を有しており、前記第１の工程において、前記ホールが前記マスクパターンをマスクにして前記マスク膜から前記第１の非晶質炭素膜まで貫通するように形成されていることを特徴とする請求項４に記載の半導体デバイスの製造方法。
【請求項６】
少なくとも前記第２のパターンの一部が前記第１のパターンと平面的に見て重なっていることを特徴とする請求項４又は５に記載の半導体デバイスの製造方法。
【請求項７】
少なくとも前記マスクパターンの一部が前記第２のパターンと平面的に見て重なっていることを特徴とする請求項５又は６に記載の半導体デバイスの製造方法。
【請求項８】
前記第１のパターンがホールであり、前記第２のパターンがホールであることを特徴とする請求項４乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項９】
前記第１のパターンが溝であり、前記第２のパターンがホールであることを特徴とする請求項４乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１０】
前記第１のパターンが溝であり、前記第２のパターンが前記第１のパターンと直交する溝であり、前記マスクパターンがホールであることを特徴とする請求項５乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１１】
前記第１のパターンとマスクパターンが溝であり、前記第２のパターンが前記第１のパターン並びにマスクパターンと直交する溝であることを特徴とする請求項５乃至７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１２】
前記ホールの形成領域を取り囲むように前記第１の非晶質炭素膜に第１の溝を形成する工程と、
前記第１の溝を埋め込むように第３の絶縁膜を形成する工程と、
前記ホールの形成領域を取り囲むように前記第２の非晶質炭素膜に第２の溝を形成する工程と、
前記第２の溝を埋め込むように第４の絶縁膜を形成する工程と、
を有しており、前記第２の工程において、前記第３の絶縁膜が前記第１の絶縁膜に接続されており、さらに前記第４の絶縁膜が前記第２の絶縁膜に接続されていることを特徴とする請求項４乃至１１のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１３】
メモリセル領域と、当該メモリセル領域の周辺に配置された周辺回路領域とを半導体基板上に備え、前記周辺回路領域と前記メモリセル領域の境界領域、及び、前記メモリセル領域に設けられた複数のシリンダ型キャパシタを有し、
前記各シリンダ型キャパシタは、深さ方向に形成された下部電極、当該下部電極上に設けられた容量絶縁膜、及び前記容量絶縁膜を覆うように設けられた上部電極を含むと共に、
前記各シリンダ型キャパシタの前記下部電極の少なくとも両側において接触し、前記メモリセル領域から前記周辺回路領域まで連続的に覆うように設けられたサポート部を有することを特徴とする半導体デバイス。
【請求項１４】
前記サポート部は、前記深さ方向の所定の位置で、前記各シリンダ型キャパシタの前記下部電極の両側と第１の方向において接触して、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第１のサポート膜と、
前記第１のサポート膜よりも、前記半導体基板から離れた位置で、且つ、前記第１の方向に対して直交する第２の方向で前記下部電極の両側と接触し、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第２のサポート膜と、有していることを特徴とする請求項１３記載の半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２３１０７５（Ｐ２０１２−２３１０７５Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９９５８７（Ｐ２０１１−９９５８７）
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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