【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）

【課題】高い比誘電率を有する容量絶縁膜を使用して、静電容量を大きくし、しかもリーク電流を低減する。
【解決手段】容量絶縁膜として、ｃ軸配向した結晶酸化ニオブを用い、特に成膜時の酸素含有量を、例えば、スパッタガスにおける酸素ガス比を調整することで制御して、a軸配向ピークを示さず、ｃ軸配向ピークが優先した膜を形成する。 （もっと読む）

【課題】活性領域とビット線コンタクトとの間の接触面積が大きく、コンタクト抵抗の低下が図られた半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１に形成された第１の方向に延在する第1の溝４と、第1の溝４の下部を埋めこんで形成された第２の絶縁層６と、基板１に形成された第１の方向に直交する第２の方向に延在する複数の第２の溝と、第２の溝の下部を埋めこんで第２の溝内に形成されたワード線と、第1の溝４と第２の溝とによって基板１内に区画して形成され、基板１に垂直に立設すると共に、上部に拡散領域２３ａを有する半導体ピラー１ｄと、第１の方向に並ぶ所定数ごとの半導体ピラー１ｄにその上部の側面を介して拡散領域２３ａに接続するビット線コンタクト２２ａと、ビット線コンタクト２２ａに接続するビット線２６と、を備える。 （もっと読む）

【課題】素子分離用ゲート電極のみのしきい値電圧を高くすることができ、素子分離用ゲート電極の底部にチャネルが形成されない半導体装置を提供する。
【解決手段】半導体基板１に形成された複数の活性領域と、これら活性領域同士を区画する素子分離領域と、活性領域内を複数の素子領域に区画する第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、絶縁膜２５を介して第１素子分離用トレンチ３２Ａ内に形成された素子分離用電極３２と、ゲート絶縁膜２６Ａを介してゲートトレンチ３１Ａ内に形成されたゲート電極３１と、を具備してなり、素子分離用電極３２底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚いことを特徴とする。 （もっと読む）

【課題】チタン酸ストロンチウム膜を容量絶縁膜として用いたキャパシタにおいて、静電容量が大きく、リーク電流が小さいキャパシタを形成する。
【解決手段】半導体装置の製造方法は、下部電極を形成後、下部電極上に中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜が互いに接するように積層された積層膜を形成する。次に、第１の熱処理を行うことにより、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜を結晶質チタン酸ストロンチウム膜に変換する。次に、結晶質チタン酸ストロンチウム膜上に上部電極を形成する。 （もっと読む）

【課題】論理回路の動作特性に優れた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、多層配線層と、第１能動素子３ａ、容量素子１９および周辺回路を有する記憶回路２００と、第２能動素子３ｂを有する論理回路１００と、記憶回路領域２００に形成されており、能動素子３ａと容量素子１９とを電気的に接続する容量コンタクト１３ｃと、論理回路領域１００に形成されており、能動素子３ｂと第１配線８ａとを電気的に接続する接続コンタクト１３ａと、を備え、第１配線８ａは、容量素子１９が埋め込まれた配線層のうち最下層の配線層の層間絶縁膜７ａに位置しており、接続コンタクト１３ａは、容量コンタクト１３ｃと同一層に設けられており、第１配線８ａと接続コンタクト１３ａは、デュアルダマシン構造を有している。 （もっと読む）

【課題】容量素子の容量の増大が実現される半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に設けられた凹部４０内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、当該凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６から構成される前記容量素子１９上に積層している上部接続配線１８と、容量素子１９が埋め込まれている配線層のうち最上層に設けられた論理回路１００を構成する配線８ｂの上面に接するように設けられたキャップ層６ｃと、を備え、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。 （もっと読む）

【課題】本発明は、半導体装置の歩留まりを向上可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】アンモニア水を用いた湿式エッチングにより、エッチングマスク形成用溝の側面を洗浄することで、下部電極及びエッチングマスクの母材となる下部電極形成用金属膜を成膜する前に、異方性ドライエッチング時にエッチングマスク形成用溝の側面に付着したポリマーを除去し、次いで、エッチングマスク形成用溝に、下部電極形成用金属膜を成膜することでエッチングマスクを形成し、その後、湿式エッチングにより、エッチングマスクをマスクとして、メモリセル領域に形成された第４の層間絶縁膜を選択的に除去する。 （もっと読む）

【課題】多結晶シリコンプラグと上層の導体プラグとの界面に十分な膜厚の金属シリサイド層を形成してコンタクト抵抗の低減を図る。
【解決手段】多結晶シリコンプラグを形成した後、多結晶シリコンプラグの表面からゲルマニウムイオン注入を実施してゲルマニウム含有多結晶シリコン１６Ｇとし、その後、シリサイド化可能な金属膜を成膜して金属シリサイド層１９を形成し、金属シリサイド１９上に導体膜（バリア膜２０、Ｗ膜２１）を形成する。 （もっと読む）

【課題】タングステン膜を使用した部分の抵抗を低減した半導体装置を提供する。
【解決手段】半導体装置の製造方法では、基板内に設けた開口部内、又は基板上にタングステン膜を形成する。タングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の結晶状態を変化させる。 （もっと読む）

【課題】製造が容易なＮＡＮＤ型半導体記憶装置の製造方法を提供する。
【解決手段】製造方法は、基板１０１上に第１絶縁膜１０５及び第２絶縁膜１０６を交互に積層して積層体１１０を形成する工程と、第１絶縁膜１０５及び第２絶縁膜１０６の積層方向に延び、積層体１１０を貫通する貫通孔１１４を形成する工程と、貫通孔１１４の内面上に、ＭＯＮＯＳ１１６を構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、トンネル誘電体膜上にチャネル半導体１１７を形成する工程と、積層体１１０にトレンチ１２１を形成する工程と、トレンチ１２１を介してエッチングを施すことにより、第２絶縁膜１０６を除去する工程と、第２絶縁膜１０６を除去した後の空間内に導電材料を埋め込む工程と、を備える。 （もっと読む）

【課題】ＤＲＡＭの微細化及び高集積化により、プロセス低温化が進み、４００〜５００℃熱処理による基板内の酸素ドナー化による電子発生量が多くなってきた。そのため、基板深くに形成されるウェル同士の分離耐圧が厳しくなり、デバイス劣化を引き起こしてしまう。
【解決手段】Ｐ型半導体基板１１の表面から０．２〜１μｍの範囲の深さに２Ｅ＋１７ａｔｏｍ／ｃｍ^３以上のピーク濃度を有するＮウェル層１２の下方に、Ｐ型半導体基板１１中に発生するキャリア電子濃度より高濃度のＰ型不純物を含有する空乏層拡大防止層１７を有する半導体装置。 （もっと読む）

【課題】アモルファスカーボン膜のパターン寸法ばらつきが低減した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にアモルファスカーボン膜を成膜する工程と、アモルファスカーボン膜のパターンを形成する工程と、アモルファスカーボン膜をマスクにして下地膜をエッチングする工程を有する。アモルファスカーボン膜は、アモルファスカーボン膜の表面から下地膜に接する面に向かってその厚み方向を進むにつれて、アモルファスカーボン膜の膜密度を小さくする。 （もっと読む）

【課題】低リーク電流、高容量の誘電体膜上に形成する窒化チタン電極の薄膜化を抑制する。
【解決手段】下部電極表面に形成された結晶質酸化ジルコニウムを含む誘電体膜と、誘電体膜表面に形成された窒化チタンを含む上部電極とで構成されるキャパシタを含む半導体装置であって、誘電体膜は、前記上部電極を構成する窒化チタンとの界面に非晶質膜を含む。 （もっと読む）

【課題】誘電特性及び漏れ電流特性を向上させることのできる半導体素子の誘電体膜の形成方法及びキャパシタの形成方法を提供する。
【解決手段】誘電体膜は、原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ_２）及び酸化アルミニウム（Ａｌ_２Ｏ_３）で構成された誘電体膜を形成する方法であって、チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成しているソースガスを注入し、ウェーハ上に、ＺｒＯ_２とＡｌ_２Ｏ_３とからなる［ＺｒＯ_２］ｘ［Ａｌ_２Ｏ_３］ｙ（ここで、ｘ及びｙは正数である）膜を形成するステップを繰り返すことにより、ＺｒＯ_２とＡｌ_２Ｏ_３とで構成された厚さ３０Å〜５００Åの誘電体膜を形成する。 （もっと読む）

【課題】ＴｉＮ膜の上部に形成するＴｉＯ膜の少なくとも一部の結晶構造をブルッカイト型構造又はルチル型構造とし、ＴｉＯ膜の誘電率を高める。
【解決手段】ジルコニウム酸化膜の膜厚を制御することにより、ジルコニウム酸化膜の少なくとも一部の結晶構造を立方晶系構造又は正方晶系構造とし、これにより、チタン酸化膜の少なくとも一部の結晶構造をブルッカイト型構造又はルチル型構造とする。 （もっと読む）

【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。 （もっと読む）

【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。 （もっと読む）

【課題】ＤＲＡＭメモリアレイに用いられるセミコンダクタ・オン・インシュレータ型トランジスタを提供する。
【解決手段】ＳＯＩ型のトランジスタは、半導体物質層６０（ＳＯＩ層）と、この半導体物質層６０の内部を通って走るゲート線６５ａ，６５ｂ，６６ｃと、このゲート線６５ａ，６５ｂ，６６ｃに沿ってソース拡散領域７０ａ、７０ｂ、７０ｃよりも遠くまで延びるドレイン拡散領域６４と、このドレイン拡散領域６４よりも上方にあるソース拡散領域７０ａ、７０ｂ、７０ｃと、ドレイン拡散領域６４まで延びるドレインコンタクト７９と、ソース拡散領域まで延びるソースコンタクトと、を備え、これらドレインコンタクト７９及びソースコンタクトは、ゲート線６５ａ，６５ｂ，６６ｃと平行に走る平面内にある。 （もっと読む）

【課題】７０ｎｍ以下の金属配線を有する次世代ＤＲＡＭで要求される容量および良好な漏れ電流特性を確保できるキャパシタ及びその製造方法を提供する。
【解決手段】キャパシタ形成方法は、ストレージ電極６５を形成するステップと、ストレージ電極６５の表面をプラズマ窒化６６Ａ処理するステップと、該表面がプラズマ窒化６６Ａ処理されたストレージ電極６５上にＺｒＯ_２薄膜６７を蒸着するステップと、ＺｒＯ_２薄膜６７の表面をプラズマ窒化処理して、表面が窒化６６ＢされたＺｒＯ_２薄膜を形成するステップと、窒化６６Ｂされた前記ＺｒＯ_２薄膜上にプレート電極６８を形成するステップとを含む。 （もっと読む）