半導体装置及び半導体装置の製造方法
【課題】容量素子の容量の増大が実現される半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に設けられた凹部４０内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、当該凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６から構成される前記容量素子１９上に積層している上部接続配線１８と、容量素子１９が埋め込まれている配線層のうち最上層に設けられた論理回路１００を構成する配線８ｂの上面に接するように設けられたキャップ層６ｃと、を備え、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に設けられた凹部４０内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、当該凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６から構成される前記容量素子１９上に積層している上部接続配線１８と、容量素子１９が埋め込まれている配線層のうち最上層に設けられた論理回路１００を構成する配線８ｂの上面に接するように設けられたキャップ層６ｃと、を備え、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子産業の集積回路分野の製造技術において、さらなる高集積化かつ高速化の要求が高まっている。また集積化の進展により、回路の規模が大きくなり、設計の難易度が増大している。
【０００３】
同一半導体基板上に論理回路とメモリ回路を搭載する集積回路、いわゆる混載回路では、同一の基板上に論理回路とメモリ回路が存在することで、単に近距離にレイアウトが可能となることで集積化が向上するだけでなく、回路間の配線が短くなることで動作速度の向上も可能となるなどの特徴を持つ。
【０００４】
しかしながら、同一の半導体基板上に容量素子を備えたメモリ回路と論理回路を搭載する際には、メモリ回路が有するデータの記憶に用いられる容量素子の形成のために、通常論理回路を形成する場合には用いられない構造を用いる必要がある。例えば、トレンチ型容量素子の場合では、半導体基板に数ミクロン以上の深い溝を形成し、そこに容量素子を形成する手法が報告されているが、素子の微細化に伴ってトレンチ開口径が小さくなるだけでなく、容量の確保のためにその深さは増す一方であり、その製造工程は非常に難易度が上昇している。
【０００５】
一方、スタック型容量素子の場合でも、所望の容量を実現するためにスタック構造をフィン型や円筒（シリンダ）型を採用するなどしている。容量素子をビット線上に形成する、いわゆるＣＯＢ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ構造）では容量素子の容量を稼ぐために容量の高さを高くする必要がある。たとえば、特許文献１の図２２には、従来技術として、容量素子がコンタクト絶縁層と同層に形成されているスタック型容量素子が記載されている。このスタック型構造では、容量素子４３０の高さを稼ぐことは、容量下部の配線と容量上部の配線の距離が遠くなることになる。これによって、論理回路部では、容量素子と同層に設けられている、第１の配線層から拡散層に至るまでのコンタクト４２０ｂも高くなり、製造工程においてはその難易度が高くなるだけでなく、寄生抵抗や寄生容量の増大をもたらす。
【０００６】
また、メモリ回路と論理回路を同一の半導体基板上に形成する場合において論理回路を設計する際には、容量素子を形成したことによって増大するコンタクトの寄生抵抗や寄生容量などを考慮した設計を行う必要がある。これは同じ論理回路を設計する場合でも、容量素子が同一の半導体基板上に存在するか否かによって、設計パラメータを変更する必要があるということである。全く同じ回路であるにも関わらず、容量素子と同時形成するばかりに設計をやり直さなければならないだけでなく、容量素子を混載したことによって回路の動作速度が低下したり、動作マージンが低下して動作しなくなったり、消費電力が増大したりする可能性がある。たとえば、特許文献１の図２２では、容量を増大させるために容量素子４３０の高さを高くすると、同時にコンタクト４２０ｂの高さも高くなるので、反対に、論理回路において、その回路の動作速度が低下することがあった。
【０００７】
特許文献１では、論理回路部のコンタクト４２０ｂの高さを低減する半導体装置の構造が記載されている。特許文献１には、従来は容量素子から上部容量配線まで容量プレートと層間絶縁膜と容量コンタクトとが順番に積層されていたが、本形態の集積回路装置１００では、容量素子１３０の上面に上部容量配線１２２ａが直接に積層されている。このため、本形態の集積回路装置１００では、ロジックコンタクト１１９の上下厚が、従来の容量プレートと層間絶縁膜と容量コンタクトの合計の上下厚だけ短縮されている。従って、本形態の集積回路装置１００では、容量素子１３０の上下厚の確保とロジックコンタクト１１９のアスペクト比の低下とを両立させることができると記載されている（図１１）。
【０００８】
また、特許文献２では、記憶回路部において容量素子が埋設されており、一方、容量素子と同層の論理回路部において、コンタクトプラグ３３と上部配線膜２０２との間に、第１層配線２００が形成されている。こうした第１層配線２００を容量素子４４の中間部に形成することにより、従来と比較して論理回路部におけるロジックコンタクト高さを低減可能であることが記載されている（図７）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７―２０１１０１号公報
【特許文献２】特開２００４−３４２７８７号公報
【特許文献３】国際公開第９７／１９４６８号パンフレット
【特許文献４】特開２００７−６７４５１号公報
【非特許文献】
【００１０】
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ＩＥＥＥ ６１９頁−６２２頁 ２００８
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者が検討した結果、従来の容量素子において、その容量値を増大させる点に改善の余地を残していることが判明した。
【課題を解決するための手段】
【００１２】
本発明によれば、
基板と、
前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、
前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、
前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成する、半導体装置が提供される。
【００１３】
上記構成によれば、上部接続配線の上面とキャップ層の上面とを同一面としているため、凹部の高さを従来と比較してキャップ膜厚分高くすることができる。このため、同凹部内に埋め込まれた容量素子の高さを高くすることができる。これにより、本発明によれば、従来よりも容量素子の容量を増大させることを実現することができる。
【００１４】
また、本発明によれば、
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、
前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、
前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備える、半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明によれば、従来と比較して、容量素子の容量の増大が実現される半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態における半導体装置を模式的に示す上面図である。
【図２】第１の実施の形態における半導体装置を模式的に示す断面図である。
【図３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２５】第２の実施の形態における半導体装置を模式的に示す断面図である。
【図２６】第３の実施の形態における半導体装置を模式的に示す断面図である。
【図２７】第４の実施の形態における半導体装置を模式的に示す断面図である。
【図２８】第５の実施の形態における半導体装置を模式的に示す断面図である。
【図２９】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３０】第６の実施の形態における半導体装置を模式的に示す断面図である。
【図３１】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
（第１の実施の形態）
第１の実施の形態の半導体装置について説明する。
図１は、第１の実施の形態における半導体装置を模式的に示す上面図である。図２は、第１の実施の形態における半導体装置を模式的に示す断面図である。
【００１９】
本実施の形態の半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に設けられた凹部４０内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、当該凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６から構成される前記容量素子１９上に積層している上部接続配線１８と、容量素子１９が埋め込まれている配線層のうち最上層（層間絶縁膜７ｂ）に設けられた論理回路１００を構成する配線８ｂの上面に接するように設けられたキャップ層（キャップ膜６ｃ）と、を備える。
この半導体装置において、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは３０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、更に好ましくは１０ｎｍ以下である平面をいう。こうした測定方法としては、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて上部接続配線１８の上面３０およびキャップ膜６ｃの上面３４を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられている段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
【００２０】
また、図１に示すように、本実施の形態の半導体装置は、容量素子２１０を含む記憶回路２００と半導体素子が形成される論理回路１００とが半導体基板１１０上に混載された構成を有する。論理回路１００は、記憶回路２００中の容量素子２１０の周辺回路２２０ではなく、記憶回路２００とは異なる領域に形成されたものである。たとえば、論理回路領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
【００２１】
図２を参照すると、半導体基板１上に、論理回路１００と、記憶回路２００が、各々形成されている。なお、論理回路１００及び記憶回路２００の図面における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。
【００２２】
また、図２に示すように、半導体基板１の表面には、論理回路領域に形成されており、論理回路１００を構成する能動素子３ｂと、記憶回路領域に形成されており、記憶回路２００の記憶セルを構成する能動素子３ａが、各々形成されている。これらの能動素子３ａと能動素子３ｂとの離間部には、素子分離膜２が半導体基板１の表面に形成されている。素子分離膜２（シリコン酸化膜等）や能動素子３ａ、３ｂ（トランジスタ等）は、通常用いられる半導体装置の製造方法によるものを用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。
【００２３】
なお、実際の記憶回路２００において、ビット線１２と、記憶セルを構成する能動素子３ａのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、能動素子３ａのゲート長手方向は、ビット線１２と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線１２と、論理回路１００を構成する能動素子３ｂのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。
【００２４】
次に、第１の実施の形態の半導体装置を構成する部材の構造や材料について詳細に説明する。
【００２５】
図２に示すように、半導体基板１上に形成されて素子分離膜２および能動素子３ａ（第１能動素子）、能動素子３ｂ（第２能動素子）の上に、コンタクト層間絶縁膜４、５ａ、５ｂが形成されている。コンタクト層間絶縁膜４（第１コンタクト絶縁層）内には、第１セルコンタクト（セルコンタクト１０ａ、セルコンタクト１０ｂ）、及び第２セルコンタクト（セルコンタクト１０）が埋め込まれている。一方、コンタクト層間絶縁膜４上に形成されたコンタクト層間絶縁膜５ａ、５ｂ（第２コンタクト絶縁層）内には、ビットコンタクト１１、ビット線１２、容量コンタクト１３ｃ、接続コンタクト１３がそれぞれ埋め込まれている。容量コンタクト１３ｃは、能動素子３ａと容量素子１９とを電気的に接続する。接続コンタクト１３は、能動素子３ｂと論理回路１００の配線８ａとを電気的に接続する。また、セルコンタクト１０ａは、能動素子３ａとビットコンタクト１１とを電気的に接続する。セルコンタクト１０ｂは、半導体基板１と容量コンタクト１３ｃとの間に形成されており、能動素子３ａと容量コンタクト１３ｃとを電気的に接続する。セルコンタクト１０は、半導体基板１と接続コンタクト１３との間に形成されており、能動素子３ｂと接続コンタクト１３とを電気的に接続する。また、接続コンタクト１３の下面は、セルコンタクト１０の上面と直接接している（例えば、接続コンタクト１３の周囲にバリアメタル膜が形成されている場合には、接続コンタクト１３の下面のバリアメタル膜とセルコンタクト１０の上面とが接している）。また、容量コンタクト１３ｃの下面は、セルコンタクト１０ｂの上面と直接接している。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの名称は、前述した名称に準ずるものとする。
【００２６】
また、コンタクト層間絶縁膜４、５ａ、５ｂのうち少なくとも１層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、３．１以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、２．６以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。
【００２７】
記憶回路２００において、能動素子３ａの一方の拡散層とビット線１２とは、ビットコンタクト１１及びセルコンタクト１０ａにより電気的に接続されている。また、能動素子３ａの他方の拡散層と容量素子１９とは、セルコンタクト１０ｂ及び容量コンタクト１３ｃにより、電気的に接続されている。このような構造により、能動素子３ａ、ビット線１２、容量素子１９とは、互いに接続され、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の一般的な記憶セルである、１トランジスタ・１キャパシタ型の記憶セルが構成されている。
【００２８】
コンタクト層間絶縁膜５ｂの上には、キャップ膜６ａ、６ｂ、６ｃ、６ｄ及び層間絶縁膜７ａ、７ｂ、７ｃが、交互に順次積層されている。論理回路１００領域においては、それぞれの層間膜中に、配線８ａ、８ｂ、８ｃが、各々形成されている。このように、本実施の形態においては、多層配線層が形成されている。配線８ｂ、８ｃは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお図２に示す配線８ｂ、８ｃにおいては、各々の下層の配線８ａ、８ｂに対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線８ａ〜８ｃの周囲には、バリアメタル膜が形成されている。
【００２９】
本実施の形態において、金属配線材としては、Ｃｕ、Ｗ、Ａｌなどを含む金属材料、又はこれらを主成分（例えば、９５質量％以上）含有する合金、またはこれらからなる金属材料から選択できる。論理回路１００を構成する配線は全てデュアルダマシン構造かつＣｕを含む又はＣｕを主成分として含む金属材料で構成されていてもよい。これにより、半導体装置の動作速度を向上させることができる。一方、コンタクトプラグ材（セルコンタクト１０、セルコンタクト１０ａ、セルコンタクト１０ｂ、ビットコンタクト１１、接続コンタクト１３、容量コンタクト１３ｃなど）としては、金属配線材と同種の材料を用いることができ、金属配線と同一の材料でも異種の材料で構成されていてもよいが、埋め込み特性や熱安定性などの観点から、Ｗを含む又はＷを主成分として含む金属材料が好ましい。
【００３０】
層間絶縁膜の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。なお、層間絶縁膜としては、Ｓｉを含み、Ｃ、Ｏ、Ｈの中から少なくとも１つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが０．５〜１ｎｍのサイズであることに鑑み、空孔サイズは１ｎｍ以下である必要があり、望ましくは０．５ｎｍ以下がよい。論理回路１００、記憶回路２００に限らず、配線間の寄生容量を低減するためには、層間絶縁膜の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。更には、多層配線を構成する金属材料上に位置するキャップ膜６ａ〜６ｄに相当する複数の絶縁膜は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜（金属拡散防止膜）であることがより好ましい。
【００３１】
論理回路１００においては、能動素子３ｂと、多層配線を構成する配線のうち最下層の配線８ａとは、セルコンタクト１０および接続コンタクト１３の２つのコンタクトの直列接続により、電気的に接続される。このような構造により、同一の半導体基板１上に、論理回路１００と記憶回路２００とを混載して形成することができ、かつ、両者の設計パラメータを同一のものとすることが可能となる。
【００３２】
続いて、本実施の形態に係る容量素子１９の構造を説明する。
本実施の形態に係る容量素子１９は、記憶回路２００を構成するメモリ素子として形成されている。この容量素子１９は、キャップ膜６ａ、層間絶縁膜７ａ、キャップ膜６ｂ、層間絶縁膜７ｂ、キャップ膜６ｃおよび配線８ａ、８ｂで構成される２層の多層配層内に設けられた凹部４０中に埋設されている。凹部４０は、平面視において、孔２３と、孔２３の外側に連続して設けられた配線溝２８とから構成されている。この配線溝２８は、容量素子１９が埋設された孔２３の周囲から所定方向に延在して設けられている。そして、この配線溝２８内には上部接続配線１８が埋設されている。こうした凹部４０の開口面はキャップ膜６ｃの上面と同じ位置に形成されている。言い換えると、本実施の形態においては、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。
【００３３】
孔２３内において、層状に積層されて構成された容量素子１９が、その側壁に沿って凹部状に形成されており、この凹部内を埋め込むように埋設電極１８ｃが設けられている。そして、この埋設電極１８ｃの上部に上部接続配線１８が形成されている。本実施の形態においては、上部接続配線１８と埋設電極１８ｃとは同一の材料で構成されているため、シームレスに形成されている。すなわち、上部接続配線１８は、容量素子１９を構成する下部電極１４、容量絶縁膜１５、上部電極１６により形成されている凹部に埋設されており、埋設電極としても機能している。これらの上部接続配線１８と埋設電極とは同一工程で形成され得る。
【００３４】
また、上部接続配線１８は、配線溝２８に埋め込まれており、上層配線と接続する引出配線部１８ａを有する。下部電極１４の側壁の外側に、引出配線部１８ａが形成されている。この引出配線部１８ａの底部および側壁は、上部電極１６で覆われている。とくに、引出配線部１８ａの直下には、上部電極１６および容量絶縁膜１５が形成されている。なお、上部電極１６と上部接続配線１８との間に、バリアメタル膜が形成されていてもよい。
【００３５】
下部電極１４および上部電極１６は、容量絶縁膜１５を挟み込んで平行平板容量素子とするための電極として機能する。下部電極１４および上部電極１６の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜１５の結晶性を向上させることができる材料を用いることが好ましい。
【００３６】
容量絶縁膜１５の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有するものや、Ｚｒ、Ｔａ、Ｈｆ、Ａｌ、Ｎｂ、Ｓｉのうち何れか一種を含む酸化物、又はこれらの何れかを主成分とする酸化物、及びＳｒＴｉＯ３を含むペロブスカイト構造を有する高誘電材料等、を用いることがより好ましい。容量絶縁膜１５の比誘電率を高くすることにより、容量素子１９の静電容量を増加させることができる。
【００３７】
本実施の形態において、上部接続配線１８（引出配線部１８ａ、埋設電極１８ｃ）としては、例えば、Ｗ、ＴｉＮ、Ｃｕ、及びＡｌを含む材料、これらの金属元素のいずれかを主成分（例えば、９５質量％以上）として含む材料、又はこれらの金属元素からなる材料で構成することができる。いずれの場合も、その製造工程で混入する不可避の原子を許容する。また、実施の形態において、埋設性や化学的により安定な金属材料として、ＷやＴｉＮ等の金属材料を用いることにより、容量素子１９の信頼性を向上させることができる。なお、Ｃｕを用いる場合には、上部接続配線１８を覆うキャップ膜を形成してもよい。
【００３８】
容量素子１９の多層配線層の層厚方向（以下、単に層厚方向と称することもある）における高さの下限値は、１層以上であり、より好ましくは２層以上である。容量素子１９の層厚方向における高さの上限値は、特に限定されない。ここで、１層は、多層配線層中の１つの配線層（層間絶縁膜７ａ、７ｂ、）と配線層間に形成される１つのキャップ膜６ａ、６ｂ、６ｃ）とで構成される。本実施の形態の容量素子１９は、２層分の多層配線層に亘って形成されているが、これに限定されず、任意の層数の多層配線に亘って形成されていても良い。ただし、記憶回路形成領域で多数の配線層を占有すると、配線リソースが不足する事態も起こるため、２層程度が好ましい。
【００３９】
また、本実施の形態に係る容量素子１９を構成する上部接続配線１８においては、外部接続用に引き出された引出配線部１８ａの層厚方向における高さは、論理回路１００の配線８ｂの層厚方向における高さと同等以下が好ましく、配線８ｂの高さより低くすることがより好ましい。これにより、既定の配線層厚さに占める下部電極１４の高さを大きくすることができ、このため容量素子１９の静電容量を向上させることができる。一般に、半導体装置の層構造は、設計パラメータを満足するべく決定されるものであるため、容量素子を形成するために、例えば配線層の厚さを変更することはできない。従って、配線層内に容量素子を形成する場合、電磁気学的な静電容量として機能する、下部電極１４、容量絶縁膜１５、および上部電極１６の接触面積を大きくすること、すなわち本願発明においては、下部電極１４の高さを高くすることが必要となる。
本実施の形態においては、上部接続配線１８が埋設電極と同一材料かつ一体に構成されているので、下部電極１４の高さを高くするために、上部接続配線１８の高さを低く形成することができる。
【００４０】
また、本実施の形態においては、上面視において、上部接続配線１８は、下部電極１４が設けられている領域より外側に延在している引出配線部１８ａを有しており、容量素子１９を記憶回路２００のメモリセルとして機能させるための固定電位への接続は、引出配線部１８ａに固定電位を有する配線２０１を接続すればよい。このため、半導体装置の設計者は、容量素子１９の上層の配線層のうち、下部電極１４が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線２０２を記憶回路２００のワード線やビット線の裏打ち配線等に利用することができる。
【００４１】
また、容量素子１９の同層の配線層には、論理回路１００を構成する配線８ａ、８ｂが少なくとも１以上形成されている。より好ましくは、容量素子１９の同層の配線層（層間絶縁膜７ａ、層間絶縁膜７ｂ）には、論理回路１００を構成する配線（配線８ａ、８ｂ）が必ず形成されている。言い換えると、容量素子１９の層厚方向の高さは、容量素子１９と同層に形成される複数の配線の層厚方向の高さの合計値と同一となるように構成することができる。また、容量素子１９の同層の配線層には、コンタクトのみが形成されている層が存在しないような構成としてもよい。
【００４２】
また、容量素子１９の形状は、特に限定されないが、例えば、シリンダ形状、Ｔ字形状等とすることができる。また、容量素子１９は、論理回路１００を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されている。本実施の形態では、複数の容量素子１９が形成されている。これらの複数の容量素子１９はそれぞれ下部電極１４が電気的に独立していてもよいし、各容量素子１９の共通の下部電極１４が電気的に接続していてもよい。
【００４３】
図２に示すように、半導体装置の記憶回路２００においては、容量素子１９が、基板水平方向に並列して複数配置されている。これらの複数の容量素子１９は一括形成されている。そして、複数の容量素子１９の上部接続配線１８のいずれの上面においても、配線８ｂの上面と接するキャップ膜６ｃの上面と同一面を構成している。本実施の形態の半導体装置は、その規模に応じた論理回路１００の規模を具備する。このため、記憶回路２００は、半導体装置を構成するために必要な数の容量素子１９を具備する必要がある。図２において、容量素子１９の引出配線部１８ａには、固定電位を有する配線２０１が接続されている。この固定電位配線２０１が有する電位は、記憶回路の設計者により任意に設定されることができる。更に、第１の実施の形態によれば、容量素子１９の上部に、信号配線２０２が複数配置されていてもよい。
【００４４】
なお、図２に示した記憶回路２００を構成する固定電位を有する配線２０１、信号配線２０２及び、論理回路１００を構成する配線８ｃの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を形成して、半導体装置を構成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本発明においては固定電位を有する配線２０１、信号配線２０２及び、配線８ｃが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。
【００４５】
次に、第１の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３〜図２４は、第１の実施の形態の半導体装置の製造方法を示す工程図である。
【００４６】
本実施の形態の半導体装置の製造方法は、同一の基板（半導体基板１）上に記憶回路２００と論理回路１００とを有する半導体装置の製造方法であって、半導体基板１上に絶縁層（キャップ膜６ａ、層間絶縁膜７ｂ）を形成し、当該絶縁層に配線溝（開口部３７）を形成するとともに、当該配線溝を埋め込む金属膜（導電膜３８）を形成する工程と、金属膜を平坦化した後、金属膜上にキャップ膜６ｃを形成する工程と、キャップ膜６ｃ及び絶縁層（キャップ膜６ａ、層間絶縁膜７ａ、７ｂ）の一部を除去して凹部４０を形成する工程と、凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６を埋め込むとともに、凹部４０内及びキャップ膜６ｃ上に上部接続配線形成用金属膜（導電膜３９）を形成する工程と、前記キャップ膜上の前記上部接続配線形成用金属膜（導電膜３９）を選択的に除去することにより、上部接続配線１８を形成する工程と、を備えるものである。
【００４７】
まず、図３に示すように、半導体基板１上に、通常用いられる方法により、素子分離膜２、能動素子３ａ、３ｂを形成する。更にこれらの上部にコンタクト層間絶縁膜４、セルコンタクト１０、１０ａ、１０ｂ、コンタクト層間絶縁膜５ａ、５ｂ、ビットコンタクト１１、ビット線１２、接続コンタクト１３、容量コンタクト１３ｃを、各々形成する。本実施の形態による半導体装置の製造方法においては、容量コンタクト形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、能動素子３ａ、３ｂの形成後にコンタクト層間絶縁膜４を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、セルコンタクト１０、１０ａ、１０ｂを形成する。その後、ビットコンタクト用のコンタクト層間絶縁膜５ａを堆積した後、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト１１の開口部を形成する。その後、Ｗを含む、Ｗを主成分とする、又はＷからなる金属材料をＣＶＤ法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト１１及びビット線１２を形成する。更に後、コンタクト層間絶縁膜５ｂを堆積し、ＣＭＰ法による平坦化を行った後、セルコンタクト１０の形成方法と同様の方法により、容量コンタクト１３ｃ、接続コンタクト１３を形成する。以上の工程を経ることにより、図３に図示する構造を実現することができる。
【００４８】
図３において、拡散層領域の表面には、一般にシリサイド２０と呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。能動素子３ａ、３ｂのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、近年開発の進んでいるメタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、本実施の形態による記憶回路、論理回路の双方に対しては、そのどちらも適用することが可能である。このため、図３においては、より一般的なポリシリコンゲートを想定して図面に記載している。また、通常用いられる半導体装置の製造方法によれば、セルコンタクト１０、１０ａ、１０ｂ、ビットコンタクト１１及びビット線１２、容量コンタクト１３ｃ、接続コンタクト１３は、多くの場合タングステンにより形成される場合が多いが、コンタクト及びビット線の材料により、本発明の権利範囲が損なわれるものではなく、例えば、銅或いは銅を主成分とする合金によって、コンタクトやビット線を構成しても良い。更には、コンタクトを形成する際には、コンタクト材料を開口部に埋設する際に、底面にチタン、及びその窒化物等によるバリアメタルが形成されることが一般的であるが、これも本実施の形態の構成及び効果に影響を与えるものではないため、特に図示しない。即ち、本実施の形態による構造及び製造方法においては、容量素子と、容量素子と略同層に位置する論理回路配線の構造及び形成方法に特徴を有するものであるため、論理回路及び記憶回路を構成する他の部分については、これらにより本実施の形態の構造及び効果が損なわれるものではなく、従って、通常用いられる半導体装置の構造及び製造方法を用いれば良い。
【００４９】
また、コンタクト層間絶縁膜４、５ａ、５ｂのうち少なくとも１層は、上記低誘電率膜を用いてもよい。また、これらのコンタクト層間絶縁層は、異種の低誘電率膜を積層したものを用いてもよい。なお、段差埋設性に優れる低誘電率膜（例えば、プラズマ重合法を用い、表面反応により堆積される絶縁膜）を下層に堆積することにより、狭ピッチゲート間の埋設性を向上させ、半導体装置の信頼性を向上させることができる。
【００５０】
次いで、図４において、容量コンタクト１３ｃ、接続コンタクト１３を有するコンタクト層間絶縁膜５ｂ上に、キャップ膜６ａ及び層間絶縁膜７ａを堆積する。キャップ膜６ａは、層間絶縁膜７ａを反応性イオンエッチングする際、層間絶縁膜７ａに対する高い選択比を有するエッチングストッパとして機能する絶縁膜であることがより好ましいが、本実施の形態の構造上においては、必ずしも必要なものではない。
【００５１】
次いで、図５において、キャップ膜６ａ及び層間絶縁膜７ａ内に、通常用いられるダマシン法により、論理回路１００の構成要素である配線８ａを形成する。
【００５２】
次いで、図６に示すように、配線８ａ上に、キャップ膜６ｂ、層間絶縁膜７ｂ、及びハードマスク２１ａを堆積させた後、さらに、下層レジスト２４ａ（平坦膜）、低温酸化膜２５ａ、反射防止膜２６ａ及びフォトレジスト２７ａからなる多層レジスト層を形成する。フォトレジスト２７ａを例えば塗布法等の方法により形成し、所望の論理回路配線のパターンをフォトリソグラフィ法により転写して、開口部３３を形成する。
【００５３】
次いで、図７に示すように、フォトレジスト２７ａをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部３５を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジスト２７ａなどを一度アッシングして除去した後、層間絶縁膜７ｂ上にハードマスク２１ａを残す。
【００５４】
次いで、図８に示すように、ハードマスク２１ａ上に、下層レジスト２４ｂ（平坦膜）、低温酸化膜２５ｂ、反射防止膜２６ｂ及びフォトレジスト２７ｂからなる多層レジスト層を形成する。そして、このフォトレジスト２７ｂに、フォトリソグラフィ法により、所望の回路パターンの開口部３６を形成する。
【００５５】
次に、図９に示すように、フォトレジスト２７ｂをマスクとして、反応性イオンエッチング等の方法により、配線の開口部３７を形成する。配線の開口部３７を形成した後、層間絶縁膜７ｂに対するエッチングレートよりもキャップ膜６ｂに対するエッチングレートが高いエッチング条件を用いて、層間絶縁膜７ｂをエッチングし、論理回路の配線８ａとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部３７を形成した後、反応性イオンエッチングによりハードマスク２１ａを除去しても良い。
【００５６】
次いで、図１０に示すように、論理回路配線の開口部３７に、バリアメタル膜（不図示）及び導電膜３８を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜３８が拡散しない構成であることが好ましい。導電膜３８は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。
【００５７】
次いで、図１１に示すように、ＣＭＰ法などの方法により、導電膜３８、バリアメタル膜、ハードマスク２１ａを除去し、論理回路を構成する配線８ｂを形成する。
【００５８】
更に、図１２に示すように、少なくとも配線８ｂの上面を覆うようにキャップ膜６ｃを堆積する。キャップ膜６ｃは、キャップ膜６ａ、６ｂと同様に、配線８ｂを構成する材料が拡散しないような絶縁膜であることが好ましく、例えば、シリコン、炭素、窒素等の元素を含む絶縁膜か、或いはそれらの積層構造体であっても良い。
【００５９】
次に、図１３示すように、キャップ膜６ｃ上に、シリンダー型容量素子加工用のハードマスク２１ｃとなる絶縁膜を堆積する。ハードマスク２１ｃは、層間絶縁膜７ｂを加工する際、層間絶縁膜７ｂに対して高い選択比を有する絶縁膜が好ましく、例えば、シリコン酸化膜が好ましい。ハードマスク２１ｃ上に、フォトレジスト２２を堆積する。そして、フォトレジスト２２に、フォトリソグラフィ法等の方法により、所望の上部接続配線の配線溝のパターンを形成する。なお図１３には、フォトレジスト２２は単一層のフォトレジストとして図示されているが、例えば、近年利用されている平坦化有機膜、シリコン酸化膜、反射防止膜、感光性レジスト等の、多層フォトレジスト層を用いても良い。
【００６０】
次いで、図１４に示すように、フォトレジスト２２をマスクとして、キャップ膜６ｃ及び層間絶縁膜７ｂ内に、容量素子の上部接続配線を構成するべく、上部接続配線の配線溝２８を形成する。加工の方法としては、例えば、反応性イオンエッチング等の微細加工方法を用いれば良い。こうしたエッチング条件（選択比など）を適切に調節することにより、配線溝２８の高さを制御することができる。本実施の形態では、配線溝２８の下面は、キャップ膜６ｃの下面より下側であるが、キャップ膜６ｃの下面と同一面を構成するように、又はキャップ膜６ｃの下面より上側に形成することが可能となる。
【００６１】
続いて、図１５に示すように、配線溝２８内の層間絶縁膜７ｂ上及びハードマスク２１ｃ上に、下層レジスト２４ｃ、低温酸化膜２５ｃ、反射防止膜２６ｃ及びフォトレジスト２７ｃからなる多層レジスト層を形成する。フォトレジスト２７ｃにフォトリソグラフィ法等の方法により、所望の容量素子が埋め込まれる孔のパターンを形成する。
【００６２】
続いて、図１６に示すように、シリンダー型の容量素子を形成すべく、フォトレジスト２７ｃをマスクとして、反応性イオンエッチング等の微細加工方法により、孔２３を形成する。フォトレジスト２７ｃなどの多層レジスト層は、孔２３の加工中にアッシングを行って除去する。そして、孔２３は、ハードマスク２１ｃを用いて加工を行っても良い。なお、図１６には、フォトレジスト２７ｃ等の多層レジスト層を完全に除去した状態の断面図が示してある。
【００６３】
なお、反応性イオンエッチング工程中か、或いは、反応性イオンエッチングにより層間絶縁膜７ｂを加工した後、シリンダー形状の孔２３外に堆積された下層レジスト２４ｃ（平坦化膜）を除去する。次いで、キャップ膜６ａを、反応性イオンエッチングにより加工し、孔２３の更に下に位置する容量コンタクト１３ｃと接続するための開口部を形成する。下層レジスト２４ｃを除去する方法として、例えば、ＣＯ２やＯ２プラズマによるアッシングプロセスを用いる場合は、層間絶縁膜７ａ、７ｂ、７ｃとして、加工ダメージ耐性に優れた低誘電率膜を用いることがより好ましく、例えば、非特許文献１に記載されているような、反応性イオンエッチングによるプロセスダメージに対して、高い耐性を有する膜であることが、より好ましい。例えば、低誘電率層間絶縁膜の好ましい例として、炭素組成の高い有機シリカ膜について、以下に簡単に記載する。例えば、有機シリカ膜の原料として、６員環の環状シロキサンを主骨格とし、有機基を官能基に持った有機シロキサンを用いて成膜する。シリコン原子に結合する有機官能基は不飽和炭化水素基とアルキル基であることが望ましい。不飽和炭化水素基としては、ビニル基、プロペニル基、イソプロペニル基、１−メチル−プロペニル基、２−メチル−プロペニル基、１，２−ジメチル−プロペニル基などが挙げられる。特に好ましい不飽和炭化水素基は、ビニル基である。アルキル基としては、イソプロピル基、イソブチル基、ｔｅｒｔ−ブチル基など、空間的に嵩高く、立体障害基として機能する官能基が好ましい。これらの原料を用いることで、有機シリカ膜中に、非常に微細な（主に０．５ｎｍ以下の）独立空孔構造を導入することができる。またＳＣＣ膜は、ＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を有し、一般的に知られているＳｉＯＣＨ膜に比べて炭素組成が高いことを特徴とする。すなわち、炭素／シリコン比で比較すると、一般的なＳｉＯＣＨ膜の約４倍程度の炭素が含まれている。一方で、相対的に酸素の元素比が一般的なＳｉＯＣＨ膜に比較して少なく、１／２程度である。これは、ＳＣＣ膜の成膜方法として、原料をプラズマ中で解離・活性化させるプラズマＣＶＤではなく、プラズマ重合により成膜することでシリカ骨格を保持したまま不飽和炭化水素を優先的に活性化させ、絶縁膜の化学構造を制御することが容易となることから実現される。このように、炭素組成の高い有機シリカ膜を得ることにより、プロセスダメージに対しても高い耐性を有する膜を得ることができる。
【００６４】
なお、本実施の形態においては、先に上部接続配線の配線溝２８を形成し、後に容量素子を埋め込む孔２３を形成する製造方法を示しているが、先に容量素子を埋め込む孔２３を形成し、後に上部接続配線の配線溝２８を形成する方法により行っても良い。
【００６５】
次に、図１７に示すように、図１６までに示した製造方法により形成した孔２３及び配線溝２８に、下部電極１４を堆積する。下部電極１４を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、下部電極１４を堆積する前に、例えば、容量コンタクト１３ｃとの接触性を向上させるために、ＲＦスパッタリング等により表面をエッチングすることがあるが、これら前処理の有無により本発明の効果が損なわれるものではないため、詳細は記載しない。下部電極１４を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。なお、本実施の形態の製造方法によれば、下部電極１４としてＴｉＮ膜を用いて形成している。
【００６６】
次に、図１８に示すように、例えば塗布法により、フォトレジスト２９を、下部電極１４が堆積されたシリンダー型容量の孔２３内に埋設する。フォトレジスト２９は、孔２３内部にのみ残存し、かつ、孔２３の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジスト２９に対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。
【００６７】
次に、図１９に示すように、下部電極１４を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上記図１８に示したように、孔２３にのみフォトレジスト２９を残存させた状態でエッチバックを行うことで、容量素子１９のように、開口部２３の最上層に達しない高さの下部電極１４を形成することができる。
【００６８】
次に、図２０に示すように、下部電極１４の上に、容量絶縁膜１５を堆積する。すなわち、少なくとも孔２３上および配線溝２８上を覆うように容量絶縁膜１５を形成する。容量絶縁膜１５を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良いが、容量素子の静電容量を向上させるために、数ｎｍの薄膜を均一性良く堆積することができるＡＬＤ法を用いて行うことが、より好ましい。容量絶縁膜１５としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等を用いても良い。なお本実施の形態の製造方法によれば、容量絶縁膜１５としてＺｒＯ２を用いて形成している。なお図示しないが、容量絶縁膜１５を堆積した後、結晶性を向上させるための焼結を行っても良い。
【００６９】
次に、図２１に示すように、容量絶縁膜１５の上に、上部電極１６を堆積する。すなわち、少なくとも孔２３上、配線溝２８上および、ハードマスク２１ｃ上を覆うように、上部電極１６を形成する。このとき、半導体基板１の上部全面を上部電極１６で覆ってもよい。上部電極１６を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。上部電極１６を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、本実施の形態の製造方法によれば、上部電極１６として、ＴｉＮ膜を用いて形成している。
【００７０】
次に、図２２に示すように、孔２３内及び配線溝２８内を埋め込むように、及び論理回路のハードマスク２１ｃ上に導電膜３９を形成する。導電膜３９は、Ｗ、ＴｉＮ、Ｃｕ、Ａｌを含む金属材料又はこれらの金属材料を主成分とする合金等の材料を用いることができる。
【００７１】
次いで、図２３に示すように、ＣＭＰ法などの方法により、導電膜３９、及びハードマスク２１ｃを除去する。これにより、配線溝２８内に上部接続配線１８を埋設する。
【００７２】
次に、図２４に示すように、記憶回路を構成する容量素子１９及び容量素子１９の上部接続配線１８と同層に位置する配線８ｂの更に上層に、通常用いられる半導体装置の製造方法により、層間絶縁膜７ｃ、固定電位を有する配線２０１、信号配線２０２、配線８ｃ、及びキャップ膜６ｄを形成する。
以上により、本実施の形態の半導体装置が得られる。
【００７３】
次に、第１の実施の形態の作用効果について説明する。
本実施の形態においては、容量素子１９が多層配線層内に埋め込まれるとともに、この容量素子１９の間に少なくとも１層以上の配線層（論理回路１００を構成する配線８ａ及び層間絶縁膜７ａ）が設けられている。こうした構造により、容量素子１９の容量を確保しつつも、多層配線層が厚くなることを抑えることができる。これにより、論理回路１００のコンタクト高さを低く抑えることが可能で、容量素子１９の挿入による寄生抵抗や寄生容量の増大を抑制することが可能となる。
【００７４】
また、本実施の形態においては、記憶回路２００領域に形成された上部接続配線１８の上面３０と、論理回路領域に形成されており、配線８ｂの上面に接するように設けられたキャップ膜６ｃの上面３４とが同一面を構成している。このように同一面としているので、例えば特許文献１に記載の従来技術と比較して、凹部４０の高さをキャップ膜厚分高くできる。このため、凹部４０内に埋め込まれた容量素子１９の高さを一層高くすることができる。これにより、本実施の形態によれば、従来よりも容量素子１９の容量を増大させることを実現することができる。
【００７５】
また、容量素子１９の上部接続配線１８と論理回路１００の配線８ｂのＣＭＰ処理が別々に行える。このため、論理回路１００を構成する配線８ｂとして低抵抗な銅などの金属材料を用い、容量素子１９の金属電極として埋設性に優れ化学的により安定なタングステンなどの金属材料を電極材料として用いることにより、容量素子の信頼性を一層向上させることができる。
【００７６】
また、容量素子１９の金属電極をＣＭＰ処理する際、キャップ膜６ｃの上面で自動停止させるプロセスを採用することで、容量素子１９の金属電極の膜厚を自己整合的に決定することができる。言い換えると、キャップ膜６ｃ上に導電膜３９残りをなくすことが可能となる。このため、容量素子１９の金属電極（上部接続配線１８）と上層の論理回路１００を構成する配線８ｃとの間隔を精密に制御することができる。したがって、容量素子１９の容量を確保しつつも、容量素子１９の金属電極（上部接続配線１８）と上層の論理回路を構成する配線８ｃとの短絡不良を抑制することができ容量素子１９の歩留まりを向上させることができる。
【００７７】
また、上部接続配線１８と埋設電極１８ｃとは同一の材料で構成されているので、同一工程で形成される。すなわち、上部接続配線１８を形成する際、特許文献１に示すように上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。このため、埋設電極が過剰にエッチングされることが抑制されている。このため、信頼性が向上して、歩留まりに優れる。また、同一材料を用いることにより、製造コストが低減する。上部接続配線１８と埋設電極１８ｃとは同じ材料で同時に形成されるので、シームレスに構成されている。このため界面が存在しないので、半導体装置のコンタクト抵抗を低減させることができる。
【００７８】
また、容量素子１９を構成する上部接続配線１８において、外部接続用に引き出された引出配線部１８ａの高さは、論理回路１００の配線８ｂの配線高さよりも低くすることができる。これにより、容量素子１９を構成する容量絶縁膜１５の高さを高くすることができる。したがって、容量素子１９の実効的静電容量値を向上させ、記憶回路２００の動作マージンを広くすることが可能となる。
【００７９】
また、容量素子１９は、論理回路１００を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されてなる。すなわち、容量素子１９が埋設されている多層配線層の層間絶縁膜７ａは、容量素子１９と同層に形成された配線８ａが設けられている層間絶縁膜７ａと共通している。くわえて、層間絶縁膜７ａが、シリコン酸化膜より低い比誘電率を有しているため、容量素子１９の寄生容量を低減することが可能となる。
【００８０】
更には、論理回路を設計するための設計パラメータと、記憶回路と論理回路とを同一の半導体基板上に混載した半導体装置を設計するための設計パラメータとを共通化することが可能となるため、半導体装置の設計コストを低減することが可能となる。
【００８１】
また、能動素子３ａ、３ｂとビット線１２とを接続する接続部を内包する絶縁膜材料のうち、少なくとも１層を低誘電率膜とすることができる。コンタクト層間膜に低誘電率膜を用いることにより、更にコンタクト層間膜寄生容量に起因した遅延を低減することができ、半導体装置の高性能化をはかることができる。更には、Ｐｕｒｅ−Ｌｏｇｉｃチップの設計パラメータと混載ＤＲＡＭのＬｏｇｉｃ部分の設計パラメータの差異を小さくすることができるため、Ｐｕｒｅ−Ｌｏｇｉｃ品で設計されたＩＰを混載ＤＲＡＭで利用する際の再設計にかかる工数を圧縮することができる。また、ビット線層に低誘電率膜を用いることで、ビット線寄生容量が小さくなり、ＤＲＡＭ読み出し時の信号電圧マージンを広げることで、動作の信頼性を向上させることも可能となる。
【００８２】
また、コンタクト層間絶縁膜４、５ａ、５ｂのうちいずれに低誘電率膜を用いるかは、記憶回路を混載した半導体装置の論理回路の回路性能と、記憶回路を混載しない半導体装置の論理回路が有する回路性能とを比較し、記憶回路を混載したことによる性能劣化の範囲が許容可能な範囲に収まるべく、半導体装置の製造事業者や、設計者により、決定すればよい。また、本実施の形態においては、容量素子を、論理回路配線を構成する層間絶縁膜内に埋設して形成している。これにより、コンタクトの高さが高くなることにより、論理回路における能動素子の寄生抵抗及び寄生容量が増加し、論理回路の動作速度の低下要因となること等を抑制できる。
【００８３】
このように、本実施の形態においては、トランジスタと多層配線を有する半導体装置に適用できる。本実施の形態を好適に適用することにより、同一の半導体基板上に、記憶回路と論理回路とを、低コストに、歩留まり良く混載することが可能となる。
【００８４】
（第２の実施の形態）
次に、第２の実施の形態の半導体装置について、図面を用いて説明する。
図２５は、第２の実施の形態の半導体装置の構造を示す断面図である。第２の実施の形態においては、凹部４０は容量素子１９が埋め込まれた孔２３と、孔２３の外側に連続して設けられており上部接続配線１８が埋め込まれた配線溝２８とから構成されており、配線溝２８の下面４１とキャップ膜６ｃの下面４３とが、同一面を構成する点以外は、第１の実施の形態と同様である。ここで、同一面とは第１の実施の形態のものと同じ定義を意味する。
【００８５】
第２の実施の形態において、配線溝２８の下面４１とキャップ膜６ｃの下面４３とを同一面としているので、第１の実施の形態と比較して、上部接続配線１８の膜厚を薄くできるので、容量素子１９が埋め込まれた孔２３の高さを高くできる。したがって、孔２３の内壁に沿って設けられた容量素子１９の面積を増大させることができるので、容量素子１９の容量を増大させることができる。このような構成により、第１の実施の形態の場合に比べて容量素子１９の容量を確保しつつも、容量素子１９の金属電極と上層の論理回路を構成する配線８ｃとの短絡不良を抑制することができ、ＤＲＡＭ動作の安定化が実現できる。なお、第２の実施の形態では第１の実施の形態と同様の効果が得られる。
【００８６】
また、配線溝２８の下面４１は、キャップ膜６ｃの下面４３より高くする、言い換えると、配線溝２８の高さ（例えば、埋設電極１８ｃからその直下の容量絶縁膜１５までの膜厚）をキャップ膜６ｃの膜厚より薄くしてもよい。
【００８７】
なお、第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の製造工程とほぼ同様であるが、上部接続配線１８の配線溝２８を形成する工程において、配線溝２８のエッチングを低誘電率膜（層間絶縁膜７ｂ）に対して選択性がある条件で、キャップ膜６ｃのみに対して行う点が異なる。
【００８８】
（第３の実施の形態）
次に、第３の実施の形態の半導体装置について、図面を用いて説明する。
図２６は、第３の実施の形態の半導体装置の構造を示す断面図である。第３の実施の形態では、能動素子３ａと容量素子１９とを電気的に接続する容量コンタクト１３ｃの高さと比較して、能動素子３ｂと配線８ａとを電気的に接続する接続コンタクト１３の高さが高い点以外は第１の実施の形態と同様である。この接続コンタクト１３は、その上面から下面までシームレスに形成されている。
【００８９】
第３の実施の形態において、上記接続コンタクト１３の高さを、接続コンタクト１３ｂの高さより高くするとは、例えば、容量素子１９及び接続コンタクト１３のみが形成されたコンタクト層間絶縁膜５ｃ（第３コンタクト絶縁層）が形成されることを意味する。このため、接続コンタクト１３ｂの高さより長い接続コンタクト１３の高さ分だけ、容量素子１９の高さを高くすることができる。言い換えると、このコンタクト層間絶縁膜５ｃの層数または層厚の分だけ容量素子１９の高さを高くすることができる。したがって、第３の実施の形態では、第１の実施の形態と比べて、容量素子１９の高さを確保しやすくなり、その結果容量素子１９の電気容量を増大させることができ、ＤＲＡＭ動作の安定化が実現できる。なお、第３の実施の形態では第１の実施の形態と同様の効果が得られる。
【００９０】
（第４の実施の形態）
次に、第４の実施の形態の半導体装置について、図面を用いて説明する。
図２７は、第４の実施の形態の半導体装置の構造を示す断面図である。接続コンタクト１３が、２つの接続コンタクト１３ａ及び接続コンタクト１３ｂで構成される点を除いて、第３の実施の形態と同様である。
【００９１】
図２７に示すように、容量コンタクト１３ｃと同じ工程で、接続コンタクト１３ｂが形成される。その後、接続コンタクト１３ｂの上に接続コンタクト１３ａが形成される。この接続コンタクト１３ａが形成されたコンタクト層間絶縁膜５ｃは、コンタクト以外には容量素子１９のみが形成されていてもよい。コンタクト層間絶縁膜５ｃとしては、シリコン酸化膜を用いても良いが、シリコン酸化膜よりも誘電率が低い上記低誘電率膜を用いてもよい。
【００９２】
第４の実施の形態では、接続コンタクト１３を複数のコンタクトに分けることにより、第３の実施の形態と比較して、アスペクト比を低減することができるので、Ｗなどの金属材料の埋め込み性が向上し、接続コンタクト１３を歩留まりよく形成することができる。したがって、第４の実施の形態においては、第３の実施の形態と比べて、ＤＲＡＭ素子の歩留まり向上が実現できる。
【００９３】
（第５の実施の形態）
次に、第５の実施の形態の半導体装置について、図面を用いて説明する。
図２８は、第５の実施の形態の半導体装置の構造を示す断面図である。第５の実施の形態においては、図２８に示すように、容量素子１９を構成する下部電極１４および容量絶縁膜１５と、層間絶縁膜７ａ、７ｂとの間に、側壁保護膜５０が形成されている。すなわち、下部電極１４が、隣接する容量素子１９の間の領域における層間絶縁膜７ａ、７ｂと接しないように、側壁保護膜５０が形成されている。言い換えると、下部電極１４が設けられている全ての層間絶縁膜７ａ、７ｂに亘って、下部電極１４の側壁上がシームレスの側壁保護膜５０に覆われている。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜７ａ、７ｂの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に、側壁保護膜５０を形成することにより、これらの間の領域における層間絶縁膜７ａ、７ｂ内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９との下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。こうした側壁保護膜５０は、例えば、国際公開第２００４／１０７４３４号パンフレットにおいて、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜（ＳｉＮ）、シリコン炭化物（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭化物（ＳｉＯＣ）を側壁保護膜５０として用いても良い。本実施の形態においては、側壁保護膜５０（堆積層）は、隣接する絶縁層（層間絶縁膜７ａ、７ｂ）よりも密度を高くすることができる。
なお、図２８には、本実施の形態を、それぞれ第１の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
【００９４】
次に、第５の実施の形態の製造方法を、説明する。
第５の実施の形態による製造方法によれば、第１の実施の形態による製造工程の図１６に示したように、凹部４０（孔２３及び配線溝２８）を形成した後、たとえば、孔２３の側壁上に層間絶縁膜７ａ、７ｂよりも膜密度の高い側壁保護膜５０となる絶縁膜を堆積する。こうした堆積層（側壁保護膜５０）は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン炭化物（ＳｉＣ）、シリコン窒化膜（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）のような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁膜７ａ、７ｂの側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。
【００９５】
次いで、例えば、反応性イオンエッチングや、ＲＦスパッタリング等の方法により、少なくとも開口部２３の底面における側壁保護膜５０をエッチバックする。これにより、容量コンタクト１３ｃと、後に形成される下部電極１４とが電気的に接続されるようにする。この側壁保護膜５０は、特に連続した空孔から構成される多孔質絶縁膜を層間絶縁膜に用いた場合に対して特に有効である。一般に、連続した空孔から構成される多孔質絶縁膜は、膜中に存在する低温熱分解性の有機物を、基板加熱しながら紫外線照射等を行って該有機物を分解させて空隙を形成させる。低温熱分解性の有機物の混入は、低温熱分解性の有機物ガスと層間絶縁膜の原料ガスとの混合ガスを用いて層間絶縁膜を成長させてもよいし、層間絶縁膜原料の分子に低温熱分解性の有機物を化学結合させたものを用いてもよい。少なくとも、層間絶縁膜の成長工程後に、基板加熱しながら紫外線照射等を行って該有機物を分解させる工程により形成される多孔質絶縁膜を用いることができる。
【００９６】
次いで、図２９に示すように、少なくとも開口部２３の底面および側壁上に下部電極１４を形成する。側壁保護膜５０が形成されていることにより、例えば、層間絶縁膜７ａ、７ｂに形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極１４が、層間絶縁膜７ａ、７ｂの内部に侵入することを防ぐことができる。
【００９７】
上述の工程により下部電極１４を形成した後は、図１８以降の工程と同様に、容量素子を形成する工程を施せばよい。
【００９８】
（第６の実施の形態）
次に、第６の実施の形態の製造方法を、説明する。
図３０は、第６の実施の形態を示す断面図である。第６の実施の形態においては、図３０に示すように、容量素子１９（例えば、容量素子１９を構成する下部電極１４および容量絶縁膜１５）と、配線層間絶縁膜７ａ、７ｂとの間に、側壁保護膜５０ａ、５０ｂが形成されている。更に、これらの側壁保護膜５０ａ、５０ｂは、層間絶縁膜７ａ、７ｂの領域にのみ形成されており、すなわち、下部電極１４が隣接する容量素子１９の間の領域における層間絶縁膜７ａ、７ｂと接しないように、下部電極１４の側壁上には側壁保護膜５０ａ、５０ｂおよびキャップ膜６ａ、６ｂが形成されている。言い換えると、下部電極１４が設けられている全ての層間絶縁膜７ａ、７ｂに亘って、下部電極１４の側壁上が側壁保護膜５０ａ、５０ｂおよびキャップ膜６ａ、ｂに覆われている。また、これらの側壁保護膜５０ａ、５０ｂは、層間絶縁膜７ａ、７ｂに含有される元素のうち、少なくともひとつを含み、かつ、層間絶縁膜７ａ、７ｂよりも、高い密度を有している。
【００９９】
近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜７ａ、７ｂの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に側壁保護膜５０ａ、５０ｂを形成することにより、これらの間の領域における層間絶縁膜７ａ、７ｂ内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９の下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。
【０１００】
第６の実施の形態における側壁保護膜５０ａ、５０ｂは、前記した第５の実施の形態と異なり、少なくとも下部電極１４と接する層間絶縁膜７ａ、７ｂの表層に形成されている。こうした側壁保護膜５０ａ、５０ｂとしては、例えば、国際公開第２００７／１３２８７９号パンフレットに開示されているように、層間絶縁膜７ａ、７ｂの表層を改質し、層間絶縁膜７ａ、７ｂの内部よりも単位堆積あたりの炭素量を少なくし、酸素原子数を多くした改質層を形成しても良いし、特開２００９−１２３８８６号公報に開示されているように、水素プラズマによる改質層を形成しても良い。更には、国際公開第０３／０８３９３５号パンフレットに開示されているような、窒素原子と弗素原子を含むような改質層を形成してもよい。側壁保護膜５０ａ、５０ｂが弗素原子を含むことにより、後に形成される下部電極１４と化合物を形成してしまうと、下部電極１４の導電性が損なわれてしまうが、本実施の形態によれば、側壁保護膜５０ａ、５０ｂが有する弗素原子は、窒素原子との強固な結合を有しているため、下部電極１４と側壁保護膜５０ａ、５０ｂが化合物を形成し、下部電極１４の導電性が失われてしまうといった問題はおこらない。
なお、図３０には、本実施の形態を、第１の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
【０１０１】
次に、第６の実施の形態の製造方法を、説明する。
第６の実施の形態による製造方法によれば、第１の実施の形態による製造工程の図１６に示したように、孔２３及び配線溝２８を形成した後、側壁保護膜５０ａ、５０ｂとなる改質層を形成する。こうした改質層は、層間絶縁膜７ａ、７ｂの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁膜７ａ、７ｂの表層を改質させることにより、側壁保護膜５０ａ、５０ｂを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁膜７ａ、７ｂの表層を改質し、側壁保護膜５０ａ、５０ｂを形成する。
【０１０２】
次いで、図３１に示すように、下部電極１４を形成する。側壁保護膜５０ａ、５０ｂが形成されていることにより、例えば、層間絶縁膜７ａ、７ｂに形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極１４が、層間絶縁膜７ａ、７ｂの内部に侵入することを防ぐことができる。
上述の工程により下部電極１４を形成した後は、図１８以降の工程と同様に、容量素子を形成する工程を施せばよい。
【０１０３】
ここで、本実施の形態に用いる用語について説明する。
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などの基板も含む。
【０１０４】
ハードマスクとは、層間絶縁膜の低誘電率化による機械的強度低下やプロセス耐性の低下により、直接プラズマエッチングやＣＭＰを行うことが困難な場合に、層間絶縁膜上に積層し、保護する役割の絶縁膜を指す。プラズマＣＶＤ法とは、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
【０１０５】
ＰＶＤ法とは、通常のスパッタリング法のほか、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図った、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法を含む手法である。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。本発明中では、主にダマシンＣｕ配線を形成する際のＣｕシード層や、バリアメタル層を形成する際に使用することができる。
【０１０６】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１０７】
１ 半導体基板
２ 素子分離膜
３ａ、３ｂ 能動素子
４ コンタクト層間絶縁膜
５ａ、５ｂ、５ｃ コンタクト層間絶縁膜
６、６ａ、６ｂ、６ｃ、６ｄ キャップ膜
７ａ、７ｂ、７ｃ、７ｄ 層間絶縁膜
８ａ、８ｂ、８ｃ、８ｄ 配線
１０ セルコンタクト
１０ａ、１０ｂ セルコンタクト
１１ ビットコンタクト
１２ ビット線
１３、１３ａ、１３ｂ 接続コンタクト
１３ｃ 容量コンタクト
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１８ 上部接続配線
１８ａ 引出配線部
１８ｃ 埋設電極
１９ 容量素子
２０ シリサイド
２１ａ、２１ｃ ハードマスク
２２ フォトレジスト
２３ 孔
２４ａ、２４ｂ、２４ｃ 下層レジスト
２５ａ、２５ｂ、２５ｃ 低温酸化膜
２６ａ、２６ｂ、２６ｃ 反射防止膜
２７ａ、２７ｂ、２７ｃ フォトレジスト
２８ 配線溝
２９ フォトレジスト
３０ 上面
３３ 開口部
３４ 上面
３５ 開口部
３６ 開口部
３７ 開口部
３８ 導電膜
３９ 導電膜
４０ 凹部
４１ 下面
４３ 下面
５０、５０ａ、５０ｂ 側壁保護膜
１００ 論理回路
１１０ 半導体基板
２００ 記憶回路
２０１ 固定電位を有する配線
２０２ 信号配線
２１０ 容量素子
２２０ 周辺回路
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子産業の集積回路分野の製造技術において、さらなる高集積化かつ高速化の要求が高まっている。また集積化の進展により、回路の規模が大きくなり、設計の難易度が増大している。
【０００３】
同一半導体基板上に論理回路とメモリ回路を搭載する集積回路、いわゆる混載回路では、同一の基板上に論理回路とメモリ回路が存在することで、単に近距離にレイアウトが可能となることで集積化が向上するだけでなく、回路間の配線が短くなることで動作速度の向上も可能となるなどの特徴を持つ。
【０００４】
しかしながら、同一の半導体基板上に容量素子を備えたメモリ回路と論理回路を搭載する際には、メモリ回路が有するデータの記憶に用いられる容量素子の形成のために、通常論理回路を形成する場合には用いられない構造を用いる必要がある。例えば、トレンチ型容量素子の場合では、半導体基板に数ミクロン以上の深い溝を形成し、そこに容量素子を形成する手法が報告されているが、素子の微細化に伴ってトレンチ開口径が小さくなるだけでなく、容量の確保のためにその深さは増す一方であり、その製造工程は非常に難易度が上昇している。
【０００５】
一方、スタック型容量素子の場合でも、所望の容量を実現するためにスタック構造をフィン型や円筒（シリンダ）型を採用するなどしている。容量素子をビット線上に形成する、いわゆるＣＯＢ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ構造）では容量素子の容量を稼ぐために容量の高さを高くする必要がある。たとえば、特許文献１の図２２には、従来技術として、容量素子がコンタクト絶縁層と同層に形成されているスタック型容量素子が記載されている。このスタック型構造では、容量素子４３０の高さを稼ぐことは、容量下部の配線と容量上部の配線の距離が遠くなることになる。これによって、論理回路部では、容量素子と同層に設けられている、第１の配線層から拡散層に至るまでのコンタクト４２０ｂも高くなり、製造工程においてはその難易度が高くなるだけでなく、寄生抵抗や寄生容量の増大をもたらす。
【０００６】
また、メモリ回路と論理回路を同一の半導体基板上に形成する場合において論理回路を設計する際には、容量素子を形成したことによって増大するコンタクトの寄生抵抗や寄生容量などを考慮した設計を行う必要がある。これは同じ論理回路を設計する場合でも、容量素子が同一の半導体基板上に存在するか否かによって、設計パラメータを変更する必要があるということである。全く同じ回路であるにも関わらず、容量素子と同時形成するばかりに設計をやり直さなければならないだけでなく、容量素子を混載したことによって回路の動作速度が低下したり、動作マージンが低下して動作しなくなったり、消費電力が増大したりする可能性がある。たとえば、特許文献１の図２２では、容量を増大させるために容量素子４３０の高さを高くすると、同時にコンタクト４２０ｂの高さも高くなるので、反対に、論理回路において、その回路の動作速度が低下することがあった。
【０００７】
特許文献１では、論理回路部のコンタクト４２０ｂの高さを低減する半導体装置の構造が記載されている。特許文献１には、従来は容量素子から上部容量配線まで容量プレートと層間絶縁膜と容量コンタクトとが順番に積層されていたが、本形態の集積回路装置１００では、容量素子１３０の上面に上部容量配線１２２ａが直接に積層されている。このため、本形態の集積回路装置１００では、ロジックコンタクト１１９の上下厚が、従来の容量プレートと層間絶縁膜と容量コンタクトの合計の上下厚だけ短縮されている。従って、本形態の集積回路装置１００では、容量素子１３０の上下厚の確保とロジックコンタクト１１９のアスペクト比の低下とを両立させることができると記載されている（図１１）。
【０００８】
また、特許文献２では、記憶回路部において容量素子が埋設されており、一方、容量素子と同層の論理回路部において、コンタクトプラグ３３と上部配線膜２０２との間に、第１層配線２００が形成されている。こうした第１層配線２００を容量素子４４の中間部に形成することにより、従来と比較して論理回路部におけるロジックコンタクト高さを低減可能であることが記載されている（図７）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７―２０１１０１号公報
【特許文献２】特開２００４−３４２７８７号公報
【特許文献３】国際公開第９７／１９４６８号パンフレット
【特許文献４】特開２００７−６７４５１号公報
【非特許文献】
【００１０】
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ＩＥＥＥ ６１９頁−６２２頁 ２００８
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者が検討した結果、従来の容量素子において、その容量値を増大させる点に改善の余地を残していることが判明した。
【課題を解決するための手段】
【００１２】
本発明によれば、
基板と、
前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、
前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、
前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成する、半導体装置が提供される。
【００１３】
上記構成によれば、上部接続配線の上面とキャップ層の上面とを同一面としているため、凹部の高さを従来と比較してキャップ膜厚分高くすることができる。このため、同凹部内に埋め込まれた容量素子の高さを高くすることができる。これにより、本発明によれば、従来よりも容量素子の容量を増大させることを実現することができる。
【００１４】
また、本発明によれば、
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、
前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、
前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備える、半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明によれば、従来と比較して、容量素子の容量の増大が実現される半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態における半導体装置を模式的に示す上面図である。
【図２】第１の実施の形態における半導体装置を模式的に示す断面図である。
【図３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１７】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１８】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１９】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２０】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２１】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２２】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２３】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２４】第１の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２５】第２の実施の形態における半導体装置を模式的に示す断面図である。
【図２６】第３の実施の形態における半導体装置を模式的に示す断面図である。
【図２７】第４の実施の形態における半導体装置を模式的に示す断面図である。
【図２８】第５の実施の形態における半導体装置を模式的に示す断面図である。
【図２９】第５の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３０】第６の実施の形態における半導体装置を模式的に示す断面図である。
【図３１】第６の実施の形態における半導体装置の製造手順を示す工程断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
（第１の実施の形態）
第１の実施の形態の半導体装置について説明する。
図１は、第１の実施の形態における半導体装置を模式的に示す上面図である。図２は、第１の実施の形態における半導体装置を模式的に示す断面図である。
【００１９】
本実施の形態の半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に設けられた凹部４０内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、当該凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６から構成される前記容量素子１９上に積層している上部接続配線１８と、容量素子１９が埋め込まれている配線層のうち最上層（層間絶縁膜７ｂ）に設けられた論理回路１００を構成する配線８ｂの上面に接するように設けられたキャップ層（キャップ膜６ｃ）と、を備える。
この半導体装置において、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは３０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、更に好ましくは１０ｎｍ以下である平面をいう。こうした測定方法としては、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて上部接続配線１８の上面３０およびキャップ膜６ｃの上面３４を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられている段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
【００２０】
また、図１に示すように、本実施の形態の半導体装置は、容量素子２１０を含む記憶回路２００と半導体素子が形成される論理回路１００とが半導体基板１１０上に混載された構成を有する。論理回路１００は、記憶回路２００中の容量素子２１０の周辺回路２２０ではなく、記憶回路２００とは異なる領域に形成されたものである。たとえば、論理回路領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
【００２１】
図２を参照すると、半導体基板１上に、論理回路１００と、記憶回路２００が、各々形成されている。なお、論理回路１００及び記憶回路２００の図面における構成要素は、あくまでも各々の回路を構成する素子の一部を選択的に示したものであり、本実施の形態に係る実施の形態と直接関係しない能動素子及び多層配線の接続方法等により、本発明の権利範囲が限定されるものではない。
【００２２】
また、図２に示すように、半導体基板１の表面には、論理回路領域に形成されており、論理回路１００を構成する能動素子３ｂと、記憶回路領域に形成されており、記憶回路２００の記憶セルを構成する能動素子３ａが、各々形成されている。これらの能動素子３ａと能動素子３ｂとの離間部には、素子分離膜２が半導体基板１の表面に形成されている。素子分離膜２（シリコン酸化膜等）や能動素子３ａ、３ｂ（トランジスタ等）は、通常用いられる半導体装置の製造方法によるものを用いれば良く、これらの構造あるいは材料により、本発明の権利範囲が限定されるものではない。
【００２３】
なお、実際の記憶回路２００において、ビット線１２と、記憶セルを構成する能動素子３ａのゲートの長手方向は、互いに略直交する位置関係に配置されるものであるが、図面の簡略化のために、能動素子３ａのゲート長手方向は、ビット線１２と同じく、紙面に対して垂直方向に延在するものとして図示されている。ビット線１２と、論理回路１００を構成する能動素子３ｂのゲート長手方向との位置関係について、以下本明細書の断面図に関しては特に断りのない限りは同様の表記方法を用いる。なお、本図において、矢印は、表面または孔又は配線溝を指し示す。
【００２４】
次に、第１の実施の形態の半導体装置を構成する部材の構造や材料について詳細に説明する。
【００２５】
図２に示すように、半導体基板１上に形成されて素子分離膜２および能動素子３ａ（第１能動素子）、能動素子３ｂ（第２能動素子）の上に、コンタクト層間絶縁膜４、５ａ、５ｂが形成されている。コンタクト層間絶縁膜４（第１コンタクト絶縁層）内には、第１セルコンタクト（セルコンタクト１０ａ、セルコンタクト１０ｂ）、及び第２セルコンタクト（セルコンタクト１０）が埋め込まれている。一方、コンタクト層間絶縁膜４上に形成されたコンタクト層間絶縁膜５ａ、５ｂ（第２コンタクト絶縁層）内には、ビットコンタクト１１、ビット線１２、容量コンタクト１３ｃ、接続コンタクト１３がそれぞれ埋め込まれている。容量コンタクト１３ｃは、能動素子３ａと容量素子１９とを電気的に接続する。接続コンタクト１３は、能動素子３ｂと論理回路１００の配線８ａとを電気的に接続する。また、セルコンタクト１０ａは、能動素子３ａとビットコンタクト１１とを電気的に接続する。セルコンタクト１０ｂは、半導体基板１と容量コンタクト１３ｃとの間に形成されており、能動素子３ａと容量コンタクト１３ｃとを電気的に接続する。セルコンタクト１０は、半導体基板１と接続コンタクト１３との間に形成されており、能動素子３ｂと接続コンタクト１３とを電気的に接続する。また、接続コンタクト１３の下面は、セルコンタクト１０の上面と直接接している（例えば、接続コンタクト１３の周囲にバリアメタル膜が形成されている場合には、接続コンタクト１３の下面のバリアメタル膜とセルコンタクト１０の上面とが接している）。また、容量コンタクト１３ｃの下面は、セルコンタクト１０ｂの上面と直接接している。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの名称は、前述した名称に準ずるものとする。
【００２６】
また、コンタクト層間絶縁膜４、５ａ、５ｂのうち少なくとも１層は、シリコン酸化膜を用いてもよいが、シリコン酸化膜よりも低い比誘電率を有する絶縁膜であることが、より好ましい。こうした絶縁膜としては、例えば、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した、一般に低誘電率膜と呼称される絶縁膜か、あるいは、少なくともシリコン、酸素及び炭素を有し、更に絶縁膜中に直径数ナノメートル以下の微細な空孔を有する、いわゆる多孔質膜を用いても良い。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、３．１以下であることが好ましく、更に好ましくは、膜中に微細空孔を有する絶縁膜の場合には、２．６以下であることが好ましい。かかる構造により、前記コンタクトの寄生容量を低減することができ、結果として、記憶回路及び論理回路の遅延を低減し、半導体素子の動作速度を向上させることができる。
【００２７】
記憶回路２００において、能動素子３ａの一方の拡散層とビット線１２とは、ビットコンタクト１１及びセルコンタクト１０ａにより電気的に接続されている。また、能動素子３ａの他方の拡散層と容量素子１９とは、セルコンタクト１０ｂ及び容量コンタクト１３ｃにより、電気的に接続されている。このような構造により、能動素子３ａ、ビット線１２、容量素子１９とは、互いに接続され、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の一般的な記憶セルである、１トランジスタ・１キャパシタ型の記憶セルが構成されている。
【００２８】
コンタクト層間絶縁膜５ｂの上には、キャップ膜６ａ、６ｂ、６ｃ、６ｄ及び層間絶縁膜７ａ、７ｂ、７ｃが、交互に順次積層されている。論理回路１００領域においては、それぞれの層間膜中に、配線８ａ、８ｂ、８ｃが、各々形成されている。このように、本実施の形態においては、多層配線層が形成されている。配線８ｂ、８ｃは、半導体装置の多層配線の形成方法として通常用いられる、デュアルダマシン法により形成されることがより好ましい。これにより、配線の製造コストを低減し、配線と、異層に存在する配線との間を接続するビア抵抗を低減することができる。なお図２に示す配線８ｂ、８ｃにおいては、各々の下層の配線８ａ、８ｂに対して接続するためのビアも含めて、配線として符号付けを行っている。すなわち、本実施の形態においては、特に明示しない限りは、ダマシン方法で形成された配線にはビアを含む。そして、各配線８ａ〜８ｃの周囲には、バリアメタル膜が形成されている。
【００２９】
本実施の形態において、金属配線材としては、Ｃｕ、Ｗ、Ａｌなどを含む金属材料、又はこれらを主成分（例えば、９５質量％以上）含有する合金、またはこれらからなる金属材料から選択できる。論理回路１００を構成する配線は全てデュアルダマシン構造かつＣｕを含む又はＣｕを主成分として含む金属材料で構成されていてもよい。これにより、半導体装置の動作速度を向上させることができる。一方、コンタクトプラグ材（セルコンタクト１０、セルコンタクト１０ａ、セルコンタクト１０ｂ、ビットコンタクト１１、接続コンタクト１３、容量コンタクト１３ｃなど）としては、金属配線材と同種の材料を用いることができ、金属配線と同一の材料でも異種の材料で構成されていてもよいが、埋め込み特性や熱安定性などの観点から、Ｗを含む又はＷを主成分として含む金属材料が好ましい。
【００３０】
層間絶縁膜の材料は、シリコン酸化膜や、シリコン酸化膜に弗素や炭素等を含有させた、一般に低誘電率の絶縁膜であっても良いし、絶縁膜内に微細な空孔を形成した、いわゆる多孔質膜であっても良い。なお、層間絶縁膜としては、Ｓｉを含み、Ｃ、Ｏ、Ｈの中から少なくとも１つ以上の元素を含有する絶縁性材料や、これらの構成元素を用いてかつ膜内に空孔を含有する材料を用いる。ここで用いる絶縁性材料には、あとで形成する容量素子形成工程中の金属電極や容量絶縁膜の成膜で用いる気相原料が膜中に浸透しないよう、空孔サイズが小さいことが望まれる。気相原料の多くが０．５〜１ｎｍのサイズであることに鑑み、空孔サイズは１ｎｍ以下である必要があり、望ましくは０．５ｎｍ以下がよい。論理回路１００、記憶回路２００に限らず、配線間の寄生容量を低減するためには、層間絶縁膜の比誘電率は、シリコン酸化膜よりも低いことがより好ましい。これにより、配線間の寄生容量を低減し、回路動作の遅延を低減することができる。更には、多層配線を構成する金属材料上に位置するキャップ膜６ａ〜６ｄに相当する複数の絶縁膜は、シリコン、炭素、窒素、からなる絶縁膜か、或いはそれらを有する膜の積層構造からなる、金属に対して拡散耐性を有する膜（金属拡散防止膜）であることがより好ましい。
【００３１】
論理回路１００においては、能動素子３ｂと、多層配線を構成する配線のうち最下層の配線８ａとは、セルコンタクト１０および接続コンタクト１３の２つのコンタクトの直列接続により、電気的に接続される。このような構造により、同一の半導体基板１上に、論理回路１００と記憶回路２００とを混載して形成することができ、かつ、両者の設計パラメータを同一のものとすることが可能となる。
【００３２】
続いて、本実施の形態に係る容量素子１９の構造を説明する。
本実施の形態に係る容量素子１９は、記憶回路２００を構成するメモリ素子として形成されている。この容量素子１９は、キャップ膜６ａ、層間絶縁膜７ａ、キャップ膜６ｂ、層間絶縁膜７ｂ、キャップ膜６ｃおよび配線８ａ、８ｂで構成される２層の多層配層内に設けられた凹部４０中に埋設されている。凹部４０は、平面視において、孔２３と、孔２３の外側に連続して設けられた配線溝２８とから構成されている。この配線溝２８は、容量素子１９が埋設された孔２３の周囲から所定方向に延在して設けられている。そして、この配線溝２８内には上部接続配線１８が埋設されている。こうした凹部４０の開口面はキャップ膜６ｃの上面と同じ位置に形成されている。言い換えると、本実施の形態においては、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。
【００３３】
孔２３内において、層状に積層されて構成された容量素子１９が、その側壁に沿って凹部状に形成されており、この凹部内を埋め込むように埋設電極１８ｃが設けられている。そして、この埋設電極１８ｃの上部に上部接続配線１８が形成されている。本実施の形態においては、上部接続配線１８と埋設電極１８ｃとは同一の材料で構成されているため、シームレスに形成されている。すなわち、上部接続配線１８は、容量素子１９を構成する下部電極１４、容量絶縁膜１５、上部電極１６により形成されている凹部に埋設されており、埋設電極としても機能している。これらの上部接続配線１８と埋設電極とは同一工程で形成され得る。
【００３４】
また、上部接続配線１８は、配線溝２８に埋め込まれており、上層配線と接続する引出配線部１８ａを有する。下部電極１４の側壁の外側に、引出配線部１８ａが形成されている。この引出配線部１８ａの底部および側壁は、上部電極１６で覆われている。とくに、引出配線部１８ａの直下には、上部電極１６および容量絶縁膜１５が形成されている。なお、上部電極１６と上部接続配線１８との間に、バリアメタル膜が形成されていてもよい。
【００３５】
下部電極１４および上部電極１６は、容量絶縁膜１５を挟み込んで平行平板容量素子とするための電極として機能する。下部電極１４および上部電極１６の材料としては、例えば、チタン、タンタル等の高融点金属や、或いはそれらの窒化物等により形成することがより好ましく、容量絶縁膜１５の結晶性を向上させることができる材料を用いることが好ましい。
【００３６】
容量絶縁膜１５の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有するものや、Ｚｒ、Ｔａ、Ｈｆ、Ａｌ、Ｎｂ、Ｓｉのうち何れか一種を含む酸化物、又はこれらの何れかを主成分とする酸化物、及びＳｒＴｉＯ３を含むペロブスカイト構造を有する高誘電材料等、を用いることがより好ましい。容量絶縁膜１５の比誘電率を高くすることにより、容量素子１９の静電容量を増加させることができる。
【００３７】
本実施の形態において、上部接続配線１８（引出配線部１８ａ、埋設電極１８ｃ）としては、例えば、Ｗ、ＴｉＮ、Ｃｕ、及びＡｌを含む材料、これらの金属元素のいずれかを主成分（例えば、９５質量％以上）として含む材料、又はこれらの金属元素からなる材料で構成することができる。いずれの場合も、その製造工程で混入する不可避の原子を許容する。また、実施の形態において、埋設性や化学的により安定な金属材料として、ＷやＴｉＮ等の金属材料を用いることにより、容量素子１９の信頼性を向上させることができる。なお、Ｃｕを用いる場合には、上部接続配線１８を覆うキャップ膜を形成してもよい。
【００３８】
容量素子１９の多層配線層の層厚方向（以下、単に層厚方向と称することもある）における高さの下限値は、１層以上であり、より好ましくは２層以上である。容量素子１９の層厚方向における高さの上限値は、特に限定されない。ここで、１層は、多層配線層中の１つの配線層（層間絶縁膜７ａ、７ｂ、）と配線層間に形成される１つのキャップ膜６ａ、６ｂ、６ｃ）とで構成される。本実施の形態の容量素子１９は、２層分の多層配線層に亘って形成されているが、これに限定されず、任意の層数の多層配線に亘って形成されていても良い。ただし、記憶回路形成領域で多数の配線層を占有すると、配線リソースが不足する事態も起こるため、２層程度が好ましい。
【００３９】
また、本実施の形態に係る容量素子１９を構成する上部接続配線１８においては、外部接続用に引き出された引出配線部１８ａの層厚方向における高さは、論理回路１００の配線８ｂの層厚方向における高さと同等以下が好ましく、配線８ｂの高さより低くすることがより好ましい。これにより、既定の配線層厚さに占める下部電極１４の高さを大きくすることができ、このため容量素子１９の静電容量を向上させることができる。一般に、半導体装置の層構造は、設計パラメータを満足するべく決定されるものであるため、容量素子を形成するために、例えば配線層の厚さを変更することはできない。従って、配線層内に容量素子を形成する場合、電磁気学的な静電容量として機能する、下部電極１４、容量絶縁膜１５、および上部電極１６の接触面積を大きくすること、すなわち本願発明においては、下部電極１４の高さを高くすることが必要となる。
本実施の形態においては、上部接続配線１８が埋設電極と同一材料かつ一体に構成されているので、下部電極１４の高さを高くするために、上部接続配線１８の高さを低く形成することができる。
【００４０】
また、本実施の形態においては、上面視において、上部接続配線１８は、下部電極１４が設けられている領域より外側に延在している引出配線部１８ａを有しており、容量素子１９を記憶回路２００のメモリセルとして機能させるための固定電位への接続は、引出配線部１８ａに固定電位を有する配線２０１を接続すればよい。このため、半導体装置の設計者は、容量素子１９の上層の配線層のうち、下部電極１４が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線２０２を記憶回路２００のワード線やビット線の裏打ち配線等に利用することができる。
【００４１】
また、容量素子１９の同層の配線層には、論理回路１００を構成する配線８ａ、８ｂが少なくとも１以上形成されている。より好ましくは、容量素子１９の同層の配線層（層間絶縁膜７ａ、層間絶縁膜７ｂ）には、論理回路１００を構成する配線（配線８ａ、８ｂ）が必ず形成されている。言い換えると、容量素子１９の層厚方向の高さは、容量素子１９と同層に形成される複数の配線の層厚方向の高さの合計値と同一となるように構成することができる。また、容量素子１９の同層の配線層には、コンタクトのみが形成されている層が存在しないような構成としてもよい。
【００４２】
また、容量素子１９の形状は、特に限定されないが、例えば、シリンダ形状、Ｔ字形状等とすることができる。また、容量素子１９は、論理回路１００を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されている。本実施の形態では、複数の容量素子１９が形成されている。これらの複数の容量素子１９はそれぞれ下部電極１４が電気的に独立していてもよいし、各容量素子１９の共通の下部電極１４が電気的に接続していてもよい。
【００４３】
図２に示すように、半導体装置の記憶回路２００においては、容量素子１９が、基板水平方向に並列して複数配置されている。これらの複数の容量素子１９は一括形成されている。そして、複数の容量素子１９の上部接続配線１８のいずれの上面においても、配線８ｂの上面と接するキャップ膜６ｃの上面と同一面を構成している。本実施の形態の半導体装置は、その規模に応じた論理回路１００の規模を具備する。このため、記憶回路２００は、半導体装置を構成するために必要な数の容量素子１９を具備する必要がある。図２において、容量素子１９の引出配線部１８ａには、固定電位を有する配線２０１が接続されている。この固定電位配線２０１が有する電位は、記憶回路の設計者により任意に設定されることができる。更に、第１の実施の形態によれば、容量素子１９の上部に、信号配線２０２が複数配置されていてもよい。
【００４４】
なお、図２に示した記憶回路２００を構成する固定電位を有する配線２０１、信号配線２０２及び、論理回路１００を構成する配線８ｃの上部に、更に配線と層間絶縁層とで構成される配線層を形成してもよい。これにより、通常用いられる半導体装置の多層配線構造を形成して、半導体装置を構成することができる。このような半導体装置の構成が可能であることは当該事業者には自明であるため、本発明においては固定電位を有する配線２０１、信号配線２０２及び、配線８ｃが形成される配線層より更に上層に位置する配線の構造図は、特に図示しない。
【００４５】
次に、第１の実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。
図３〜図２４は、第１の実施の形態の半導体装置の製造方法を示す工程図である。
【００４６】
本実施の形態の半導体装置の製造方法は、同一の基板（半導体基板１）上に記憶回路２００と論理回路１００とを有する半導体装置の製造方法であって、半導体基板１上に絶縁層（キャップ膜６ａ、層間絶縁膜７ｂ）を形成し、当該絶縁層に配線溝（開口部３７）を形成するとともに、当該配線溝を埋め込む金属膜（導電膜３８）を形成する工程と、金属膜を平坦化した後、金属膜上にキャップ膜６ｃを形成する工程と、キャップ膜６ｃ及び絶縁層（キャップ膜６ａ、層間絶縁膜７ａ、７ｂ）の一部を除去して凹部４０を形成する工程と、凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６を埋め込むとともに、凹部４０内及びキャップ膜６ｃ上に上部接続配線形成用金属膜（導電膜３９）を形成する工程と、前記キャップ膜上の前記上部接続配線形成用金属膜（導電膜３９）を選択的に除去することにより、上部接続配線１８を形成する工程と、を備えるものである。
【００４７】
まず、図３に示すように、半導体基板１上に、通常用いられる方法により、素子分離膜２、能動素子３ａ、３ｂを形成する。更にこれらの上部にコンタクト層間絶縁膜４、セルコンタクト１０、１０ａ、１０ｂ、コンタクト層間絶縁膜５ａ、５ｂ、ビットコンタクト１１、ビット線１２、接続コンタクト１３、容量コンタクト１３ｃを、各々形成する。本実施の形態による半導体装置の製造方法においては、容量コンタクト形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、能動素子３ａ、３ｂの形成後にコンタクト層間絶縁膜４を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、セルコンタクト１０、１０ａ、１０ｂを形成する。その後、ビットコンタクト用のコンタクト層間絶縁膜５ａを堆積した後、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト１１の開口部を形成する。その後、Ｗを含む、Ｗを主成分とする、又はＷからなる金属材料をＣＶＤ法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト１１及びビット線１２を形成する。更に後、コンタクト層間絶縁膜５ｂを堆積し、ＣＭＰ法による平坦化を行った後、セルコンタクト１０の形成方法と同様の方法により、容量コンタクト１３ｃ、接続コンタクト１３を形成する。以上の工程を経ることにより、図３に図示する構造を実現することができる。
【００４８】
図３において、拡散層領域の表面には、一般にシリサイド２０と呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。能動素子３ａ、３ｂのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、近年開発の進んでいるメタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、本実施の形態による記憶回路、論理回路の双方に対しては、そのどちらも適用することが可能である。このため、図３においては、より一般的なポリシリコンゲートを想定して図面に記載している。また、通常用いられる半導体装置の製造方法によれば、セルコンタクト１０、１０ａ、１０ｂ、ビットコンタクト１１及びビット線１２、容量コンタクト１３ｃ、接続コンタクト１３は、多くの場合タングステンにより形成される場合が多いが、コンタクト及びビット線の材料により、本発明の権利範囲が損なわれるものではなく、例えば、銅或いは銅を主成分とする合金によって、コンタクトやビット線を構成しても良い。更には、コンタクトを形成する際には、コンタクト材料を開口部に埋設する際に、底面にチタン、及びその窒化物等によるバリアメタルが形成されることが一般的であるが、これも本実施の形態の構成及び効果に影響を与えるものではないため、特に図示しない。即ち、本実施の形態による構造及び製造方法においては、容量素子と、容量素子と略同層に位置する論理回路配線の構造及び形成方法に特徴を有するものであるため、論理回路及び記憶回路を構成する他の部分については、これらにより本実施の形態の構造及び効果が損なわれるものではなく、従って、通常用いられる半導体装置の構造及び製造方法を用いれば良い。
【００４９】
また、コンタクト層間絶縁膜４、５ａ、５ｂのうち少なくとも１層は、上記低誘電率膜を用いてもよい。また、これらのコンタクト層間絶縁層は、異種の低誘電率膜を積層したものを用いてもよい。なお、段差埋設性に優れる低誘電率膜（例えば、プラズマ重合法を用い、表面反応により堆積される絶縁膜）を下層に堆積することにより、狭ピッチゲート間の埋設性を向上させ、半導体装置の信頼性を向上させることができる。
【００５０】
次いで、図４において、容量コンタクト１３ｃ、接続コンタクト１３を有するコンタクト層間絶縁膜５ｂ上に、キャップ膜６ａ及び層間絶縁膜７ａを堆積する。キャップ膜６ａは、層間絶縁膜７ａを反応性イオンエッチングする際、層間絶縁膜７ａに対する高い選択比を有するエッチングストッパとして機能する絶縁膜であることがより好ましいが、本実施の形態の構造上においては、必ずしも必要なものではない。
【００５１】
次いで、図５において、キャップ膜６ａ及び層間絶縁膜７ａ内に、通常用いられるダマシン法により、論理回路１００の構成要素である配線８ａを形成する。
【００５２】
次いで、図６に示すように、配線８ａ上に、キャップ膜６ｂ、層間絶縁膜７ｂ、及びハードマスク２１ａを堆積させた後、さらに、下層レジスト２４ａ（平坦膜）、低温酸化膜２５ａ、反射防止膜２６ａ及びフォトレジスト２７ａからなる多層レジスト層を形成する。フォトレジスト２７ａを例えば塗布法等の方法により形成し、所望の論理回路配線のパターンをフォトリソグラフィ法により転写して、開口部３３を形成する。
【００５３】
次いで、図７に示すように、フォトレジスト２７ａをマスクとして、反応性イオンエッチング等の方法により、ビアの開口部３５を形成する。そして、これらの多層レジスト層を除去する。例えば、フォトレジスト２７ａなどを一度アッシングして除去した後、層間絶縁膜７ｂ上にハードマスク２１ａを残す。
【００５４】
次いで、図８に示すように、ハードマスク２１ａ上に、下層レジスト２４ｂ（平坦膜）、低温酸化膜２５ｂ、反射防止膜２６ｂ及びフォトレジスト２７ｂからなる多層レジスト層を形成する。そして、このフォトレジスト２７ｂに、フォトリソグラフィ法により、所望の回路パターンの開口部３６を形成する。
【００５５】
次に、図９に示すように、フォトレジスト２７ｂをマスクとして、反応性イオンエッチング等の方法により、配線の開口部３７を形成する。配線の開口部３７を形成した後、層間絶縁膜７ｂに対するエッチングレートよりもキャップ膜６ｂに対するエッチングレートが高いエッチング条件を用いて、層間絶縁膜７ｂをエッチングし、論理回路の配線８ａとの接続開口部を形成する。そして、多層レジスト層を除去する。なお図示しないが、配線の開口部３７を形成した後、反応性イオンエッチングによりハードマスク２１ａを除去しても良い。
【００５６】
次いで、図１０に示すように、論理回路配線の開口部３７に、バリアメタル膜（不図示）及び導電膜３８を一度に埋設する。バリアメタル膜を構成する材料は、チタン、タンタル、ルテニウムや、或いはそれらの窒化物、更にはそれらの積層膜を用いても良い。バリアメタル膜は、導電膜３８が拡散しない構成であることが好ましい。導電膜３８は、銅、或いは銅を主成分とする合金等の、通常用いられる半導体装置の配線を形成する材料を用いればよい。
【００５７】
次いで、図１１に示すように、ＣＭＰ法などの方法により、導電膜３８、バリアメタル膜、ハードマスク２１ａを除去し、論理回路を構成する配線８ｂを形成する。
【００５８】
更に、図１２に示すように、少なくとも配線８ｂの上面を覆うようにキャップ膜６ｃを堆積する。キャップ膜６ｃは、キャップ膜６ａ、６ｂと同様に、配線８ｂを構成する材料が拡散しないような絶縁膜であることが好ましく、例えば、シリコン、炭素、窒素等の元素を含む絶縁膜か、或いはそれらの積層構造体であっても良い。
【００５９】
次に、図１３示すように、キャップ膜６ｃ上に、シリンダー型容量素子加工用のハードマスク２１ｃとなる絶縁膜を堆積する。ハードマスク２１ｃは、層間絶縁膜７ｂを加工する際、層間絶縁膜７ｂに対して高い選択比を有する絶縁膜が好ましく、例えば、シリコン酸化膜が好ましい。ハードマスク２１ｃ上に、フォトレジスト２２を堆積する。そして、フォトレジスト２２に、フォトリソグラフィ法等の方法により、所望の上部接続配線の配線溝のパターンを形成する。なお図１３には、フォトレジスト２２は単一層のフォトレジストとして図示されているが、例えば、近年利用されている平坦化有機膜、シリコン酸化膜、反射防止膜、感光性レジスト等の、多層フォトレジスト層を用いても良い。
【００６０】
次いで、図１４に示すように、フォトレジスト２２をマスクとして、キャップ膜６ｃ及び層間絶縁膜７ｂ内に、容量素子の上部接続配線を構成するべく、上部接続配線の配線溝２８を形成する。加工の方法としては、例えば、反応性イオンエッチング等の微細加工方法を用いれば良い。こうしたエッチング条件（選択比など）を適切に調節することにより、配線溝２８の高さを制御することができる。本実施の形態では、配線溝２８の下面は、キャップ膜６ｃの下面より下側であるが、キャップ膜６ｃの下面と同一面を構成するように、又はキャップ膜６ｃの下面より上側に形成することが可能となる。
【００６１】
続いて、図１５に示すように、配線溝２８内の層間絶縁膜７ｂ上及びハードマスク２１ｃ上に、下層レジスト２４ｃ、低温酸化膜２５ｃ、反射防止膜２６ｃ及びフォトレジスト２７ｃからなる多層レジスト層を形成する。フォトレジスト２７ｃにフォトリソグラフィ法等の方法により、所望の容量素子が埋め込まれる孔のパターンを形成する。
【００６２】
続いて、図１６に示すように、シリンダー型の容量素子を形成すべく、フォトレジスト２７ｃをマスクとして、反応性イオンエッチング等の微細加工方法により、孔２３を形成する。フォトレジスト２７ｃなどの多層レジスト層は、孔２３の加工中にアッシングを行って除去する。そして、孔２３は、ハードマスク２１ｃを用いて加工を行っても良い。なお、図１６には、フォトレジスト２７ｃ等の多層レジスト層を完全に除去した状態の断面図が示してある。
【００６３】
なお、反応性イオンエッチング工程中か、或いは、反応性イオンエッチングにより層間絶縁膜７ｂを加工した後、シリンダー形状の孔２３外に堆積された下層レジスト２４ｃ（平坦化膜）を除去する。次いで、キャップ膜６ａを、反応性イオンエッチングにより加工し、孔２３の更に下に位置する容量コンタクト１３ｃと接続するための開口部を形成する。下層レジスト２４ｃを除去する方法として、例えば、ＣＯ２やＯ２プラズマによるアッシングプロセスを用いる場合は、層間絶縁膜７ａ、７ｂ、７ｃとして、加工ダメージ耐性に優れた低誘電率膜を用いることがより好ましく、例えば、非特許文献１に記載されているような、反応性イオンエッチングによるプロセスダメージに対して、高い耐性を有する膜であることが、より好ましい。例えば、低誘電率層間絶縁膜の好ましい例として、炭素組成の高い有機シリカ膜について、以下に簡単に記載する。例えば、有機シリカ膜の原料として、６員環の環状シロキサンを主骨格とし、有機基を官能基に持った有機シロキサンを用いて成膜する。シリコン原子に結合する有機官能基は不飽和炭化水素基とアルキル基であることが望ましい。不飽和炭化水素基としては、ビニル基、プロペニル基、イソプロペニル基、１−メチル−プロペニル基、２−メチル−プロペニル基、１，２−ジメチル−プロペニル基などが挙げられる。特に好ましい不飽和炭化水素基は、ビニル基である。アルキル基としては、イソプロピル基、イソブチル基、ｔｅｒｔ−ブチル基など、空間的に嵩高く、立体障害基として機能する官能基が好ましい。これらの原料を用いることで、有機シリカ膜中に、非常に微細な（主に０．５ｎｍ以下の）独立空孔構造を導入することができる。またＳＣＣ膜は、ＳｉＯＣＨ膜の一種でありながら、銅拡散耐性を有し、一般的に知られているＳｉＯＣＨ膜に比べて炭素組成が高いことを特徴とする。すなわち、炭素／シリコン比で比較すると、一般的なＳｉＯＣＨ膜の約４倍程度の炭素が含まれている。一方で、相対的に酸素の元素比が一般的なＳｉＯＣＨ膜に比較して少なく、１／２程度である。これは、ＳＣＣ膜の成膜方法として、原料をプラズマ中で解離・活性化させるプラズマＣＶＤではなく、プラズマ重合により成膜することでシリカ骨格を保持したまま不飽和炭化水素を優先的に活性化させ、絶縁膜の化学構造を制御することが容易となることから実現される。このように、炭素組成の高い有機シリカ膜を得ることにより、プロセスダメージに対しても高い耐性を有する膜を得ることができる。
【００６４】
なお、本実施の形態においては、先に上部接続配線の配線溝２８を形成し、後に容量素子を埋め込む孔２３を形成する製造方法を示しているが、先に容量素子を埋め込む孔２３を形成し、後に上部接続配線の配線溝２８を形成する方法により行っても良い。
【００６５】
次に、図１７に示すように、図１６までに示した製造方法により形成した孔２３及び配線溝２８に、下部電極１４を堆積する。下部電極１４を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、下部電極１４を堆積する前に、例えば、容量コンタクト１３ｃとの接触性を向上させるために、ＲＦスパッタリング等により表面をエッチングすることがあるが、これら前処理の有無により本発明の効果が損なわれるものではないため、詳細は記載しない。下部電極１４を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。なお、本実施の形態の製造方法によれば、下部電極１４としてＴｉＮ膜を用いて形成している。
【００６６】
次に、図１８に示すように、例えば塗布法により、フォトレジスト２９を、下部電極１４が堆積されたシリンダー型容量の孔２３内に埋設する。フォトレジスト２９は、孔２３内部にのみ残存し、かつ、孔２３の上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジスト２９に対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。
【００６７】
次に、図１９に示すように、下部電極１４を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上記図１８に示したように、孔２３にのみフォトレジスト２９を残存させた状態でエッチバックを行うことで、容量素子１９のように、開口部２３の最上層に達しない高さの下部電極１４を形成することができる。
【００６８】
次に、図２０に示すように、下部電極１４の上に、容量絶縁膜１５を堆積する。すなわち、少なくとも孔２３上および配線溝２８上を覆うように容量絶縁膜１５を形成する。容量絶縁膜１５を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良いが、容量素子の静電容量を向上させるために、数ｎｍの薄膜を均一性良く堆積することができるＡＬＤ法を用いて行うことが、より好ましい。容量絶縁膜１５としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等を用いても良い。なお本実施の形態の製造方法によれば、容量絶縁膜１５としてＺｒＯ２を用いて形成している。なお図示しないが、容量絶縁膜１５を堆積した後、結晶性を向上させるための焼結を行っても良い。
【００６９】
次に、図２１に示すように、容量絶縁膜１５の上に、上部電極１６を堆積する。すなわち、少なくとも孔２３上、配線溝２８上および、ハードマスク２１ｃ上を覆うように、上部電極１６を形成する。このとき、半導体基板１の上部全面を上部電極１６で覆ってもよい。上部電極１６を構成する材料としては、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。上部電極１６を形成する方法としては、ＣＶＤ法、スパッタリング法、ＡＬＤ法等、通常半導体装置の形成に用いられる手法を用いれば良い。なお、本実施の形態の製造方法によれば、上部電極１６として、ＴｉＮ膜を用いて形成している。
【００７０】
次に、図２２に示すように、孔２３内及び配線溝２８内を埋め込むように、及び論理回路のハードマスク２１ｃ上に導電膜３９を形成する。導電膜３９は、Ｗ、ＴｉＮ、Ｃｕ、Ａｌを含む金属材料又はこれらの金属材料を主成分とする合金等の材料を用いることができる。
【００７１】
次いで、図２３に示すように、ＣＭＰ法などの方法により、導電膜３９、及びハードマスク２１ｃを除去する。これにより、配線溝２８内に上部接続配線１８を埋設する。
【００７２】
次に、図２４に示すように、記憶回路を構成する容量素子１９及び容量素子１９の上部接続配線１８と同層に位置する配線８ｂの更に上層に、通常用いられる半導体装置の製造方法により、層間絶縁膜７ｃ、固定電位を有する配線２０１、信号配線２０２、配線８ｃ、及びキャップ膜６ｄを形成する。
以上により、本実施の形態の半導体装置が得られる。
【００７３】
次に、第１の実施の形態の作用効果について説明する。
本実施の形態においては、容量素子１９が多層配線層内に埋め込まれるとともに、この容量素子１９の間に少なくとも１層以上の配線層（論理回路１００を構成する配線８ａ及び層間絶縁膜７ａ）が設けられている。こうした構造により、容量素子１９の容量を確保しつつも、多層配線層が厚くなることを抑えることができる。これにより、論理回路１００のコンタクト高さを低く抑えることが可能で、容量素子１９の挿入による寄生抵抗や寄生容量の増大を抑制することが可能となる。
【００７４】
また、本実施の形態においては、記憶回路２００領域に形成された上部接続配線１８の上面３０と、論理回路領域に形成されており、配線８ｂの上面に接するように設けられたキャップ膜６ｃの上面３４とが同一面を構成している。このように同一面としているので、例えば特許文献１に記載の従来技術と比較して、凹部４０の高さをキャップ膜厚分高くできる。このため、凹部４０内に埋め込まれた容量素子１９の高さを一層高くすることができる。これにより、本実施の形態によれば、従来よりも容量素子１９の容量を増大させることを実現することができる。
【００７５】
また、容量素子１９の上部接続配線１８と論理回路１００の配線８ｂのＣＭＰ処理が別々に行える。このため、論理回路１００を構成する配線８ｂとして低抵抗な銅などの金属材料を用い、容量素子１９の金属電極として埋設性に優れ化学的により安定なタングステンなどの金属材料を電極材料として用いることにより、容量素子の信頼性を一層向上させることができる。
【００７６】
また、容量素子１９の金属電極をＣＭＰ処理する際、キャップ膜６ｃの上面で自動停止させるプロセスを採用することで、容量素子１９の金属電極の膜厚を自己整合的に決定することができる。言い換えると、キャップ膜６ｃ上に導電膜３９残りをなくすことが可能となる。このため、容量素子１９の金属電極（上部接続配線１８）と上層の論理回路１００を構成する配線８ｃとの間隔を精密に制御することができる。したがって、容量素子１９の容量を確保しつつも、容量素子１９の金属電極（上部接続配線１８）と上層の論理回路を構成する配線８ｃとの短絡不良を抑制することができ容量素子１９の歩留まりを向上させることができる。
【００７７】
また、上部接続配線１８と埋設電極１８ｃとは同一の材料で構成されているので、同一工程で形成される。すなわち、上部接続配線１８を形成する際、特許文献１に示すように上部接続配線形成用のスペースを確保するために埋設電極をエッチバックする必要がない。このため、埋設電極が過剰にエッチングされることが抑制されている。このため、信頼性が向上して、歩留まりに優れる。また、同一材料を用いることにより、製造コストが低減する。上部接続配線１８と埋設電極１８ｃとは同じ材料で同時に形成されるので、シームレスに構成されている。このため界面が存在しないので、半導体装置のコンタクト抵抗を低減させることができる。
【００７８】
また、容量素子１９を構成する上部接続配線１８において、外部接続用に引き出された引出配線部１８ａの高さは、論理回路１００の配線８ｂの配線高さよりも低くすることができる。これにより、容量素子１９を構成する容量絶縁膜１５の高さを高くすることができる。したがって、容量素子１９の実効的静電容量値を向上させ、記憶回路２００の動作マージンを広くすることが可能となる。
【００７９】
また、容量素子１９は、論理回路１００を構成する層間絶縁膜材料と同一の材料である層間絶縁膜内に形成されてなる。すなわち、容量素子１９が埋設されている多層配線層の層間絶縁膜７ａは、容量素子１９と同層に形成された配線８ａが設けられている層間絶縁膜７ａと共通している。くわえて、層間絶縁膜７ａが、シリコン酸化膜より低い比誘電率を有しているため、容量素子１９の寄生容量を低減することが可能となる。
【００８０】
更には、論理回路を設計するための設計パラメータと、記憶回路と論理回路とを同一の半導体基板上に混載した半導体装置を設計するための設計パラメータとを共通化することが可能となるため、半導体装置の設計コストを低減することが可能となる。
【００８１】
また、能動素子３ａ、３ｂとビット線１２とを接続する接続部を内包する絶縁膜材料のうち、少なくとも１層を低誘電率膜とすることができる。コンタクト層間膜に低誘電率膜を用いることにより、更にコンタクト層間膜寄生容量に起因した遅延を低減することができ、半導体装置の高性能化をはかることができる。更には、Ｐｕｒｅ−Ｌｏｇｉｃチップの設計パラメータと混載ＤＲＡＭのＬｏｇｉｃ部分の設計パラメータの差異を小さくすることができるため、Ｐｕｒｅ−Ｌｏｇｉｃ品で設計されたＩＰを混載ＤＲＡＭで利用する際の再設計にかかる工数を圧縮することができる。また、ビット線層に低誘電率膜を用いることで、ビット線寄生容量が小さくなり、ＤＲＡＭ読み出し時の信号電圧マージンを広げることで、動作の信頼性を向上させることも可能となる。
【００８２】
また、コンタクト層間絶縁膜４、５ａ、５ｂのうちいずれに低誘電率膜を用いるかは、記憶回路を混載した半導体装置の論理回路の回路性能と、記憶回路を混載しない半導体装置の論理回路が有する回路性能とを比較し、記憶回路を混載したことによる性能劣化の範囲が許容可能な範囲に収まるべく、半導体装置の製造事業者や、設計者により、決定すればよい。また、本実施の形態においては、容量素子を、論理回路配線を構成する層間絶縁膜内に埋設して形成している。これにより、コンタクトの高さが高くなることにより、論理回路における能動素子の寄生抵抗及び寄生容量が増加し、論理回路の動作速度の低下要因となること等を抑制できる。
【００８３】
このように、本実施の形態においては、トランジスタと多層配線を有する半導体装置に適用できる。本実施の形態を好適に適用することにより、同一の半導体基板上に、記憶回路と論理回路とを、低コストに、歩留まり良く混載することが可能となる。
【００８４】
（第２の実施の形態）
次に、第２の実施の形態の半導体装置について、図面を用いて説明する。
図２５は、第２の実施の形態の半導体装置の構造を示す断面図である。第２の実施の形態においては、凹部４０は容量素子１９が埋め込まれた孔２３と、孔２３の外側に連続して設けられており上部接続配線１８が埋め込まれた配線溝２８とから構成されており、配線溝２８の下面４１とキャップ膜６ｃの下面４３とが、同一面を構成する点以外は、第１の実施の形態と同様である。ここで、同一面とは第１の実施の形態のものと同じ定義を意味する。
【００８５】
第２の実施の形態において、配線溝２８の下面４１とキャップ膜６ｃの下面４３とを同一面としているので、第１の実施の形態と比較して、上部接続配線１８の膜厚を薄くできるので、容量素子１９が埋め込まれた孔２３の高さを高くできる。したがって、孔２３の内壁に沿って設けられた容量素子１９の面積を増大させることができるので、容量素子１９の容量を増大させることができる。このような構成により、第１の実施の形態の場合に比べて容量素子１９の容量を確保しつつも、容量素子１９の金属電極と上層の論理回路を構成する配線８ｃとの短絡不良を抑制することができ、ＤＲＡＭ動作の安定化が実現できる。なお、第２の実施の形態では第１の実施の形態と同様の効果が得られる。
【００８６】
また、配線溝２８の下面４１は、キャップ膜６ｃの下面４３より高くする、言い換えると、配線溝２８の高さ（例えば、埋設電極１８ｃからその直下の容量絶縁膜１５までの膜厚）をキャップ膜６ｃの膜厚より薄くしてもよい。
【００８７】
なお、第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の製造工程とほぼ同様であるが、上部接続配線１８の配線溝２８を形成する工程において、配線溝２８のエッチングを低誘電率膜（層間絶縁膜７ｂ）に対して選択性がある条件で、キャップ膜６ｃのみに対して行う点が異なる。
【００８８】
（第３の実施の形態）
次に、第３の実施の形態の半導体装置について、図面を用いて説明する。
図２６は、第３の実施の形態の半導体装置の構造を示す断面図である。第３の実施の形態では、能動素子３ａと容量素子１９とを電気的に接続する容量コンタクト１３ｃの高さと比較して、能動素子３ｂと配線８ａとを電気的に接続する接続コンタクト１３の高さが高い点以外は第１の実施の形態と同様である。この接続コンタクト１３は、その上面から下面までシームレスに形成されている。
【００８９】
第３の実施の形態において、上記接続コンタクト１３の高さを、接続コンタクト１３ｂの高さより高くするとは、例えば、容量素子１９及び接続コンタクト１３のみが形成されたコンタクト層間絶縁膜５ｃ（第３コンタクト絶縁層）が形成されることを意味する。このため、接続コンタクト１３ｂの高さより長い接続コンタクト１３の高さ分だけ、容量素子１９の高さを高くすることができる。言い換えると、このコンタクト層間絶縁膜５ｃの層数または層厚の分だけ容量素子１９の高さを高くすることができる。したがって、第３の実施の形態では、第１の実施の形態と比べて、容量素子１９の高さを確保しやすくなり、その結果容量素子１９の電気容量を増大させることができ、ＤＲＡＭ動作の安定化が実現できる。なお、第３の実施の形態では第１の実施の形態と同様の効果が得られる。
【００９０】
（第４の実施の形態）
次に、第４の実施の形態の半導体装置について、図面を用いて説明する。
図２７は、第４の実施の形態の半導体装置の構造を示す断面図である。接続コンタクト１３が、２つの接続コンタクト１３ａ及び接続コンタクト１３ｂで構成される点を除いて、第３の実施の形態と同様である。
【００９１】
図２７に示すように、容量コンタクト１３ｃと同じ工程で、接続コンタクト１３ｂが形成される。その後、接続コンタクト１３ｂの上に接続コンタクト１３ａが形成される。この接続コンタクト１３ａが形成されたコンタクト層間絶縁膜５ｃは、コンタクト以外には容量素子１９のみが形成されていてもよい。コンタクト層間絶縁膜５ｃとしては、シリコン酸化膜を用いても良いが、シリコン酸化膜よりも誘電率が低い上記低誘電率膜を用いてもよい。
【００９２】
第４の実施の形態では、接続コンタクト１３を複数のコンタクトに分けることにより、第３の実施の形態と比較して、アスペクト比を低減することができるので、Ｗなどの金属材料の埋め込み性が向上し、接続コンタクト１３を歩留まりよく形成することができる。したがって、第４の実施の形態においては、第３の実施の形態と比べて、ＤＲＡＭ素子の歩留まり向上が実現できる。
【００９３】
（第５の実施の形態）
次に、第５の実施の形態の半導体装置について、図面を用いて説明する。
図２８は、第５の実施の形態の半導体装置の構造を示す断面図である。第５の実施の形態においては、図２８に示すように、容量素子１９を構成する下部電極１４および容量絶縁膜１５と、層間絶縁膜７ａ、７ｂとの間に、側壁保護膜５０が形成されている。すなわち、下部電極１４が、隣接する容量素子１９の間の領域における層間絶縁膜７ａ、７ｂと接しないように、側壁保護膜５０が形成されている。言い換えると、下部電極１４が設けられている全ての層間絶縁膜７ａ、７ｂに亘って、下部電極１４の側壁上がシームレスの側壁保護膜５０に覆われている。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜７ａ、７ｂの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に、側壁保護膜５０を形成することにより、これらの間の領域における層間絶縁膜７ａ、７ｂ内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９との下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。こうした側壁保護膜５０は、例えば、国際公開第２００４／１０７４３４号パンフレットにおいて、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜（ＳｉＮ）、シリコン炭化物（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭化物（ＳｉＯＣ）を側壁保護膜５０として用いても良い。本実施の形態においては、側壁保護膜５０（堆積層）は、隣接する絶縁層（層間絶縁膜７ａ、７ｂ）よりも密度を高くすることができる。
なお、図２８には、本実施の形態を、それぞれ第１の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
【００９４】
次に、第５の実施の形態の製造方法を、説明する。
第５の実施の形態による製造方法によれば、第１の実施の形態による製造工程の図１６に示したように、凹部４０（孔２３及び配線溝２８）を形成した後、たとえば、孔２３の側壁上に層間絶縁膜７ａ、７ｂよりも膜密度の高い側壁保護膜５０となる絶縁膜を堆積する。こうした堆積層（側壁保護膜５０）は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン炭化物（ＳｉＣ）、シリコン窒化膜（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）のような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁膜７ａ、７ｂの側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。
【００９５】
次いで、例えば、反応性イオンエッチングや、ＲＦスパッタリング等の方法により、少なくとも開口部２３の底面における側壁保護膜５０をエッチバックする。これにより、容量コンタクト１３ｃと、後に形成される下部電極１４とが電気的に接続されるようにする。この側壁保護膜５０は、特に連続した空孔から構成される多孔質絶縁膜を層間絶縁膜に用いた場合に対して特に有効である。一般に、連続した空孔から構成される多孔質絶縁膜は、膜中に存在する低温熱分解性の有機物を、基板加熱しながら紫外線照射等を行って該有機物を分解させて空隙を形成させる。低温熱分解性の有機物の混入は、低温熱分解性の有機物ガスと層間絶縁膜の原料ガスとの混合ガスを用いて層間絶縁膜を成長させてもよいし、層間絶縁膜原料の分子に低温熱分解性の有機物を化学結合させたものを用いてもよい。少なくとも、層間絶縁膜の成長工程後に、基板加熱しながら紫外線照射等を行って該有機物を分解させる工程により形成される多孔質絶縁膜を用いることができる。
【００９６】
次いで、図２９に示すように、少なくとも開口部２３の底面および側壁上に下部電極１４を形成する。側壁保護膜５０が形成されていることにより、例えば、層間絶縁膜７ａ、７ｂに形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極１４が、層間絶縁膜７ａ、７ｂの内部に侵入することを防ぐことができる。
【００９７】
上述の工程により下部電極１４を形成した後は、図１８以降の工程と同様に、容量素子を形成する工程を施せばよい。
【００９８】
（第６の実施の形態）
次に、第６の実施の形態の製造方法を、説明する。
図３０は、第６の実施の形態を示す断面図である。第６の実施の形態においては、図３０に示すように、容量素子１９（例えば、容量素子１９を構成する下部電極１４および容量絶縁膜１５）と、配線層間絶縁膜７ａ、７ｂとの間に、側壁保護膜５０ａ、５０ｂが形成されている。更に、これらの側壁保護膜５０ａ、５０ｂは、層間絶縁膜７ａ、７ｂの領域にのみ形成されており、すなわち、下部電極１４が隣接する容量素子１９の間の領域における層間絶縁膜７ａ、７ｂと接しないように、下部電極１４の側壁上には側壁保護膜５０ａ、５０ｂおよびキャップ膜６ａ、６ｂが形成されている。言い換えると、下部電極１４が設けられている全ての層間絶縁膜７ａ、７ｂに亘って、下部電極１４の側壁上が側壁保護膜５０ａ、５０ｂおよびキャップ膜６ａ、ｂに覆われている。また、これらの側壁保護膜５０ａ、５０ｂは、層間絶縁膜７ａ、７ｂに含有される元素のうち、少なくともひとつを含み、かつ、層間絶縁膜７ａ、７ｂよりも、高い密度を有している。
【００９９】
近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜７ａ、７ｂの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子１９の間に側壁保護膜５０ａ、５０ｂを形成することにより、これらの間の領域における層間絶縁膜７ａ、７ｂ内部への下部電極１４の侵入を防ぐことができる。これにより、下部電極１４を安定に形成し、かつ、互いに隣接した容量素子１９の下部電極１４間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。
【０１００】
第６の実施の形態における側壁保護膜５０ａ、５０ｂは、前記した第５の実施の形態と異なり、少なくとも下部電極１４と接する層間絶縁膜７ａ、７ｂの表層に形成されている。こうした側壁保護膜５０ａ、５０ｂとしては、例えば、国際公開第２００７／１３２８７９号パンフレットに開示されているように、層間絶縁膜７ａ、７ｂの表層を改質し、層間絶縁膜７ａ、７ｂの内部よりも単位堆積あたりの炭素量を少なくし、酸素原子数を多くした改質層を形成しても良いし、特開２００９−１２３８８６号公報に開示されているように、水素プラズマによる改質層を形成しても良い。更には、国際公開第０３／０８３９３５号パンフレットに開示されているような、窒素原子と弗素原子を含むような改質層を形成してもよい。側壁保護膜５０ａ、５０ｂが弗素原子を含むことにより、後に形成される下部電極１４と化合物を形成してしまうと、下部電極１４の導電性が損なわれてしまうが、本実施の形態によれば、側壁保護膜５０ａ、５０ｂが有する弗素原子は、窒素原子との強固な結合を有しているため、下部電極１４と側壁保護膜５０ａ、５０ｂが化合物を形成し、下部電極１４の導電性が失われてしまうといった問題はおこらない。
なお、図３０には、本実施の形態を、第１の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
【０１０１】
次に、第６の実施の形態の製造方法を、説明する。
第６の実施の形態による製造方法によれば、第１の実施の形態による製造工程の図１６に示したように、孔２３及び配線溝２８を形成した後、側壁保護膜５０ａ、５０ｂとなる改質層を形成する。こうした改質層は、層間絶縁膜７ａ、７ｂの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁膜７ａ、７ｂの表層を改質させることにより、側壁保護膜５０ａ、５０ｂを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁膜７ａ、７ｂの表層を改質し、側壁保護膜５０ａ、５０ｂを形成する。
【０１０２】
次いで、図３１に示すように、下部電極１４を形成する。側壁保護膜５０ａ、５０ｂが形成されていることにより、例えば、層間絶縁膜７ａ、７ｂに形成された微細空孔が、側壁から絶縁膜の内部まで貫通したような形状を有している場合でも、下部電極１４が、層間絶縁膜７ａ、７ｂの内部に侵入することを防ぐことができる。
上述の工程により下部電極１４を形成した後は、図１８以降の工程と同様に、容量素子を形成する工程を施せばよい。
【０１０３】
ここで、本実施の形態に用いる用語について説明する。
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などの基板も含む。
【０１０４】
ハードマスクとは、層間絶縁膜の低誘電率化による機械的強度低下やプロセス耐性の低下により、直接プラズマエッチングやＣＭＰを行うことが困難な場合に、層間絶縁膜上に積層し、保護する役割の絶縁膜を指す。プラズマＣＶＤ法とは、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
【０１０５】
ＰＶＤ法とは、通常のスパッタリング法のほか、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図った、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法を含む手法である。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。本発明中では、主にダマシンＣｕ配線を形成する際のＣｕシード層や、バリアメタル層を形成する際に使用することができる。
【０１０６】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【０１０７】
１ 半導体基板
２ 素子分離膜
３ａ、３ｂ 能動素子
４ コンタクト層間絶縁膜
５ａ、５ｂ、５ｃ コンタクト層間絶縁膜
６、６ａ、６ｂ、６ｃ、６ｄ キャップ膜
７ａ、７ｂ、７ｃ、７ｄ 層間絶縁膜
８ａ、８ｂ、８ｃ、８ｄ 配線
１０ セルコンタクト
１０ａ、１０ｂ セルコンタクト
１１ ビットコンタクト
１２ ビット線
１３、１３ａ、１３ｂ 接続コンタクト
１３ｃ 容量コンタクト
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１８ 上部接続配線
１８ａ 引出配線部
１８ｃ 埋設電極
１９ 容量素子
２０ シリサイド
２１ａ、２１ｃ ハードマスク
２２ フォトレジスト
２３ 孔
２４ａ、２４ｂ、２４ｃ 下層レジスト
２５ａ、２５ｂ、２５ｃ 低温酸化膜
２６ａ、２６ｂ、２６ｃ 反射防止膜
２７ａ、２７ｂ、２７ｃ フォトレジスト
２８ 配線溝
２９ フォトレジスト
３０ 上面
３３ 開口部
３４ 上面
３５ 開口部
３６ 開口部
３７ 開口部
３８ 導電膜
３９ 導電膜
４０ 凹部
４１ 下面
４３ 下面
５０、５０ａ、５０ｂ 側壁保護膜
１００ 論理回路
１１０ 半導体基板
２００ 記憶回路
２０１ 固定電位を有する配線
２０２ 信号配線
２１０ 容量素子
２２０ 周辺回路
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、
前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、
前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成する、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記凹部は、前記容量素子が埋め込まれた孔と、前記孔の外側に連続して設けられており前記上部接続配線が埋め込まれた配線溝とから構成されており、
前記配線溝の下面と前記キャップ層の下面とが、同一面を構成する、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記基板上の前記記憶回路領域に形成された第１能動素子と、
前記基板上の前記論理回路領域に形成された第２能動素子と、
前記第１能動素子と前記容量素子とを電気的に接続する容量コンタクトと、
前記第２能動素子と前記論理回路の前記配線とを電気的に接続する接続コンタクトと、をさらに備える、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記接続コンタクトは、その上面から下面までシームレスに構成されている、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記接続コンタクトは、第１接続コンタクトと、前記第１接続コンタクトと前記配線とを電気的に接続しており、前記第１接続コンタクトとは異なる第２接続コンタクトと、を備える、半導体装置。
【請求項６】
請求項３から５のいずれか１項に記載の半導体装置であって、
前記容量コンタクトはＷを含む材料で構成されている、半導体装置。
【請求項７】
請求項３から６のいずれか１項に記載の半導体装置であって、
前記基板上に設けられており、第１セルコンタクト及び第２セルコンタクトが埋設された第１コンタクト絶縁層と、
前記第１コンタクト絶縁層上に設けられており、前記容量コンタクト及び前記接続コンタクトが埋設された第２コンタクト絶縁層と、をさらに備え、
前記第１コンタクト絶縁層又は前記第２コンタクト絶縁層が、シリコン酸化膜より低い誘電率を有する、半導体装置。
【請求項８】
請求項３から７のいずれか１項に記載の半導体装置であって、
前記基板上と前記論理回路を構成する前記配線の下面との間に、前記容量素子及び前記接続コンタクトのみ有する第３コンタクト絶縁層をさらに備える、半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記容量コンタクトが設けられている前記第２コンタクト絶縁層に設けられたビット線をさらに備え、
前記ビット線がＷを含む材料で構成されている、半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置であって、
前記絶縁層と前記下部電極との間に側壁保護膜が形成されている、半導体装置。
【請求項１１】
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、
前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、
前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備える、半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、
前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、
前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成する、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記凹部は、前記容量素子が埋め込まれた孔と、前記孔の外側に連続して設けられており前記上部接続配線が埋め込まれた配線溝とから構成されており、
前記配線溝の下面と前記キャップ層の下面とが、同一面を構成する、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記基板上の前記記憶回路領域に形成された第１能動素子と、
前記基板上の前記論理回路領域に形成された第２能動素子と、
前記第１能動素子と前記容量素子とを電気的に接続する容量コンタクトと、
前記第２能動素子と前記論理回路の前記配線とを電気的に接続する接続コンタクトと、をさらに備える、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記接続コンタクトは、その上面から下面までシームレスに構成されている、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記接続コンタクトは、第１接続コンタクトと、前記第１接続コンタクトと前記配線とを電気的に接続しており、前記第１接続コンタクトとは異なる第２接続コンタクトと、を備える、半導体装置。
【請求項６】
請求項３から５のいずれか１項に記載の半導体装置であって、
前記容量コンタクトはＷを含む材料で構成されている、半導体装置。
【請求項７】
請求項３から６のいずれか１項に記載の半導体装置であって、
前記基板上に設けられており、第１セルコンタクト及び第２セルコンタクトが埋設された第１コンタクト絶縁層と、
前記第１コンタクト絶縁層上に設けられており、前記容量コンタクト及び前記接続コンタクトが埋設された第２コンタクト絶縁層と、をさらに備え、
前記第１コンタクト絶縁層又は前記第２コンタクト絶縁層が、シリコン酸化膜より低い誘電率を有する、半導体装置。
【請求項８】
請求項３から７のいずれか１項に記載の半導体装置であって、
前記基板上と前記論理回路を構成する前記配線の下面との間に、前記容量素子及び前記接続コンタクトのみ有する第３コンタクト絶縁層をさらに備える、半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記容量コンタクトが設けられている前記第２コンタクト絶縁層に設けられたビット線をさらに備え、
前記ビット線がＷを含む材料で構成されている、半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置であって、
前記絶縁層と前記下部電極との間に側壁保護膜が形成されている、半導体装置。
【請求項１１】
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、
前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、
前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備える、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１２−１６０４９３（Ｐ２０１２−１６０４９３Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１７２３８（Ｐ２０１１−１７２３８）
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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