半導体装置、および半導体装置の製造方法
【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
携帯電話機などの携帯端末の普及に伴って、携帯端末に搭載される半導体装置に対して低消費電力の要求が高まり、半導体装置の動作電源電圧が低電圧化される傾向にある。低電源電圧の安定供給の必要性から、半導体装置内の電源供給ラインに補償容量素子が設けられている。
【０００３】
補償容量素子として、メモリセル領域と同じ構造のキャパシタを適用する技術が、特開２０１０−６７６６１号公報（以下では、特許文献１と称する）に開示されている。特許文献１の技術のようにメモリセル用の立体構造キャパシタを補償容量素子に適用することで、補償容量素子の配置面積を削減できる。
【０００４】
補償容量素子のキャパシタにクラウン型キャパシタを適用すれば、補償容量素子が形成される領域（以下では、補償容量領域と称する）の面積をさらに縮小できるが、クラウン型キャパシタが製造過程で倒壊してしまうおそれがある。この問題に対して、クラウン型キャパシタの倒壊を防止する技術の一例が、特開２００３−２９７９５２号公報（以下では、特許文献２と称する）に開示されている。特許文献２に開示された技術では、ガードリング＋サポート膜によって製造工程中のクラウン型下部電極の倒壊を防いでいる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６７６６１号公報
【特許文献２】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
補償容量領域の面積をさらに縮小するために、ガードリングを設けずに、キャパシタを連結するサポート膜のみでキャパシタを支持する構造が検討されている。
【０００７】
メモリセル領域では多数のクラウン型電極が１つのまとまった領域に配置されているので、サポート膜による連結のみでキャパシタの倒壊を防げる。一方、補償容量領域でも、メモリセル領域におけるキャパシタの数よりも少ないが、１万個程度の数のキャパシタを配置することで、ガードリング無しで、サポート膜による連結のみでキャパシタの倒壊を防げる。以下では、ガードリング無しで形成されるクラウン型キャパシタを、ガードリングレス構造のクラウン型キャパシタと称する。
【０００８】
本願発明者は、ガードリングレス構造のクラウン型キャパシタの補償容量素子への適用を検討したところ、キャパシタの倒壊とは別の課題を見出した。クラウン型キャパシタの製造工程を通して、以下に、その課題を説明する。
【０００９】
クラウン型キャパシタの製造工程を７つの工程に分けて簡単に説明する。（１）半導体基板にＭＯＳトランジスタなどの素子を形成した後、半導体基板上にシリンダ形成用酸化膜（以下では、コア酸化膜と称する）を形成し、（２）コア酸化膜の上にサポート膜として窒化膜を形成する。続いて、（３）コア酸化膜およびサポート膜にシリンダ孔を形成した後、（４）シリンダ孔の壁面を導電膜で覆ってシリンダ型下部電極を形成する。そして、（５）サポート膜にパターニングを行って、サポート膜に一定の間隔で配置される開口パターンを形成する。さらに、（６）サポート膜をマスクにして湿式エッチングを行ってコア酸化膜を除去する。その後、（７）シリンダ型下部電極の露出面を容量膜で覆い、シリンダ型下部電極間の隙間を導電膜で埋め込んで上部電極を形成する。
【００１０】
上記の工程（６）から工程（７）の間に、湿式エッチングの薬液を洗い落とすために半導体基板に洗浄工程を行う。洗浄工程の際、シリンダ型下部電極には倒れないことが要求される。洗浄工程では、水流によってシリンダ型下部電極に横から力が働くことになるが、シリンダ型下部電極の上部はサポート窒化膜で連結されているので、個々にシリンダ型下部電極が倒壊してしまうのを防止することができる。
【００１１】
一方、シリンダ型下部電極の下方ではシリンダ型下部電極の底部がパッドと接触しているのみであり、メモリセル領域と比較して、補償容量領域では、シリンダ型下部電極の底部のパターンに相当するマットの面積が小さいため、シリンダ型下部電極と下層との密着力が弱く、下部電極が形成された加工膜の剥がれ落ちが生じてしまうおそれがある。この加工膜の剥がれ落ちは、「マット飛び」と呼ばれており、補償容量素子が形成されないという問題の原因となる。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、
半導体基板上に、複数の第１の開口を有するコア絶縁膜を形成し、
前記複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、
少なくとも前記複数の下部電極間の前記コア絶縁膜の上面を覆うサポート膜を形成し、
前記サポート膜を用いて、少なくとも前記複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、
前記マスク膜を形成した後、前記複数の下部電極間の一部に前記コア絶縁膜が残るように、前記コア絶縁膜に対して等方性エッチングを行うものである。
【００１３】
本発明によれば、コア絶縁膜の除去工程では、コア絶縁膜に対する上からのエッチングを保護することで、コア絶縁膜が横から等方性エッチングされ、頂部よりも底部が広くなるようにコア絶縁膜を残すことが可能となる。そのため、複数の下部電極の下部を支持するコア絶縁膜により下層との密着性が向上する。
【００１４】
本発明の半導体装置は、
シリンダ状の複数の下部電極と、
前記複数の下部電極のうち、一部の下部電極間に設けられたコア絶縁膜と、
前記複数の下部電極の内壁面および外壁面のうち、前記コア絶縁膜と接触する部位を除く領域を覆う容量絶縁膜と、
前記容量絶縁膜を介して前記複数の下部電極の内部および下部電極間の隙間を埋める上部電極と、を有し、
前記コア絶縁膜の積層方向の断面が頂部より底部が広い山型形状である。
【００１５】
本発明によれば、下部電極の数が少なくて、複数の下部電極の下層との接触面積が小さくても、複数の下部電極を下部で支持するコア絶縁膜により下層との密着性が向上する。
【発明の効果】
【００１６】
本発明によれば、複数のシリンダ型下部電極の下層との接触面積が小さくても、洗浄工程などで、下部電極が剥がれ落ちてしまうことを防止できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の半導体装置の主要部を示すブロック図である。
【図２】第１の実施形態の半導体装置のチップにおけるレイアウトを示す平面図である。
【図３】図２に示した領域Ｆを拡大した平面図である。
【図４】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図５】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図６】第１の実施形態の半導体装置の製造工程を示す要部の平面図である。
【図７】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図８】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図９】第１の実施形態の半導体装置の製造工程を示す要部の平面図である。
【図１０】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図１１】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図１２】第１の実施形態の半導体装置の製造工程を示す要部の平面図である。
【図１３】図１２に示した線分Ａ１−Ａ１の部位に相当する断面図である。
【図１４】図１２に示した線分Ａ２−Ａ２の部位に相当する断面図である。
【図１５】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図１６】第２の実施形態におけるサポート膜の一例を示す平面図である。
【図１７】図１６に示した線分Ｂ２−Ｂ２の部位に相当する断面図である。
【図１８】図１６に示した線分Ｂ１−Ｂ１の部位に相当する断面図である。
【図１９】第２の実施形態におけるサポート膜の他の例を示す平面図である。
【図２０】図１９に示した線分Ｃ−Ｃの部位に相当する断面図である。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置はＤＲＡＭである。図１は本実施形態の半導体装置の主要部を示すブロック図である。
【００１９】
図１に示すように、半導体装置５０は、複数のメモリセル７０を含むメモリセルアレイ５１ａと、Ｘデコーダ６１と、Ｙデコーダ６２と、各デコーダに内部電源電圧を供給する内部電源回路６０とを有する。
【００２０】
メモリセルアレイ５１ａは複数のワード配線ＷＬと複数のビット配線ＢＬとを備え、ワード配線ＷＬとビット配線ＢＬとが交差する点に、メモリセル７０が設けられている。メモリセル７０は、データ保持用のキャパシタと、選択用のＭＯＳトランジスタとを有する構成である。
【００２１】
内部電源回路６０には、半導体装置５０の外部から外部電源電位Ｖｃｃおよび接地電位ＧＮＤが供給され、内部電源回路６０は、外部電源電位Ｖｃｃを所定の電圧にまで低下（降圧）させた内部電源電圧を生成し、内部電源電圧をＸデコーダ６１およびＹデコーダ６２に供給する。
【００２２】
図１に示すように、内部電源回路６０からＸデコーダ６１およびＹデコーダ６２に内部電源電圧を供給する配線の途中には、配線と接地電位ＧＮＤとの間に補償容量素子６５が設けられている。補償容量素子６５によって、内部電源回路６０からＸデコーダ６１およびＹデコーダ６２に供給される内部電源電圧の変動が抑制される。
【００２３】
Ｘデコーダ６１とメモリセルアレイ５１ａの間にＸ制御回路６３ａが設けられている。Ｘ制御回路６３ａはメモリセルアレイ５１ａの複数のワード配線ＷＬと接続されている。Ｙデコーダ６２とメモリセルアレイ５１ａの間にＹ制御回路６３ｂが設けられている。Ｙ制御回路６３ｂには、メモリセルアレイ５１ａの複数のビット配線ＢＬに対応して複数のセンスアンプ回路６４が設けられ、複数のビット配線ＢＬのそれぞれが複数のセンスアンプ回路６４のそれぞれと接続されている。
【００２４】
データの読み出し動作時に、図に示さない信号線を介して外部からＸデコーダ６１にアドレス信号が入力されると、Ｘ制御回路６３ａは、Ｘデコーダ６１から入力されるアドレス信号に対応して、複数のワード配線ＷＬのうち１つのワード配線ＷＬを選択する。また、図に示さない信号線を介して外部からＹデコーダ６２にアドレス信号が入力されると、Ｙ制御回路６３ｂは、Ｙデコーダ６２から入力されるアドレス信号に対応して、複数のビット配線ＢＬのうち１つのビット配線ＢＬを選択する。１つのワード配線ＷＬおよび１つのビット配線ＢＬが選択されることで、これらの配線の交点に設けられたメモリセル７０が選択される。そして、選択されたメモリセル７０のキャパシタに保持されているデータは、ビット配線ＢＬを介してセンスアンプ回路６４に入力され、センスアンプ回路６４で信号電圧が増幅された後、図に示さない信号線を介して外部に出力される。
【００２５】
次に、本実施形態の半導体装置のチップにおけるレイアウトについて説明する。図２は本実施形態の半導体装置のチップ上のレイアウトを示す平面図である。
【００２６】
図２に示すように、半導体装置５０上には複数のメモリセル領域５１が配置されている。各メモリセル領域５１は図１に示したメモリセルアレイ５１ａを含んでいる。メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、メモリセルアレイ以外の回路ブロックが配置される。メモリセルアレイ以外の回路ブロックには、センスアンプ回路やデコーダ回路が含まれる。図１を参照して説明すると、Ｘデコーダ６１、Ｙデコーダ６２および内部電源回路６０だけでなく、補償容量素子６５も、メモリセルアレイ以外の回路ブロックに含まれる。なお、図２に示すレイアウトは一例であり、メモリセル領域５１の数や配置は図２に示すレイアウトに限定されない。
【００２７】
周辺回路領域５２内の一部に補償容量領域５３ａ，５３ｂが設けられ、補償容量領域５３ａ，５３ｂには、図１に示した補償容量素子６５が配置されている。後で詳しく説明するが、補償容量領域５３ａ，５３ｂには、メモリセル領域５１に形成されるクラウン型キャパシタと同様な構造のキャパシタが設けられている。周辺回路領域５２には、要求される容量値や領域の制約によって、大きいマットの補償容量領域５３ａと、小さいマットの補償容量領域５３ｂとがある。小さいマットの補償容量領域５３ｂでは、その形成工程中にマット飛びが生じ易い。
【００２８】
これは、小さいマットの補償容量領域５３ｂでは、洗浄工程の水流による横方向の力に対して、個々の下部電極はサポート膜を介して相互に支持するため、個々に下部電極が倒壊することはないが、マットの面積が小さいと、下部電極の数が少ないので、下部電極と下層との密着力が弱いためである。
【００２９】
次に、メモリセル領域５１と、小さいマットの補償容量領域５３ｂを含む周辺回路領域５２の一部とを比較して、それぞれの領域におけるキャパシタのレイアウトを説明する。図３は、図２に示した領域Ｆを拡大した平面図である。
【００３０】
図３に示すように、メモリセル領域５１内には、複数のキャパシタＣ１が配置されている。図１に示したメモリセル７０毎にキャパシタＣ１が設けられている。キャパシタＣ１はクラウン型の電極を備えている。クラウン型の電極とは、シリンダ形状（コップ形状、筒形状）に形成した電極の外壁面と内壁面の双方をキャパシタ電極として使用する電極構造を指す。メモリセル領域５１におけるキャパシタの配置方法として、一般的に、８Ｆ２型、６Ｆ２型、４Ｆ２型等と称されるレイアウトのいずれを適用してもよい。クラウン型の電極構造を有するキャパシタをクラウン型キャパシタと称する。
【００３１】
図３に示すように、補償容量領域５３ｂには、複数のキャパシタＣ２が配置されている。複数のキャパシタＣ２で補償容量素子６５が構成される。本実施形態の半導体装置５０では、補償容量素子６５のキャパシタＣ２の電極構造もメモリセル７０のキャパシタＣ１と同様にクラウン型の電極構造である。
【００３２】
ただし、補償容量領域５３ｂに配置された補償容量素子６５は、複数のキャパシタＣ２の下部電極および上部電極がそれぞれ共通に接続された構成である。そのため、この補償容量素子６５は、複数のキャパシタＣ２のそれぞれの容量が１つになって、大きな静電容量を有する。補償容量領域５３ｂのキャパシタＣ２とメモリセル領域５１のキャパシタＣ１の電極構造は共通しているが、補償容量素子６５とキャパシタＣ１とは容量の大きさが異なっている。
【００３３】
次に、本実施形態の半導体装置におけるキャパシタの製造方法を詳しく説明する。図４から図１５は本実施形態の半導体装置の製造工程を示す要部の断面図および平面図である。
【００３４】
以下では、メモリセル領域５１に設けられるキャパシタＣ１と、周辺回路領域５２に設けられる補償容量素子６５を構成する複数のキャパシタＣ２のうち、小さいマットの補償容量領域５３ｂに設けられるキャパシタＣ２とを比較する。また、本実施形態の半導体装置において特徴となる構造を、製造方法の説明の過程で説明する。
【００３５】
図４を参照して、キャパシタ形成工程前までの構成を簡単に説明する。図４は、図３に示した線分Ａ１−Ａ１の部位に相当する断面構造であるが、キャパシタを形成する前の構造を示している。
【００３６】
Ｐ型シリコン（Ｓｉ）からなる半導体基板１にＳＴＩ（Shallow Trench Isolation）法によって素子分離２を形成している。素子分離２によって半導体基板１に区画された領域が活性領域となり、活性領域にＭＯＳトランジスタが形成されている。本実施形態では、ＭＯＳトランジスタがプレーナ型ＭＯＳトランジスタである場合で説明する。ＭＯＳトランジスタは、溝型ゲート電極を有するＭＯＳトランジスタや、縦型ＭＯＳトランジスタであってもよい。
【００３７】
周辺回路領域５２においては、後で形成される補償容量素子６５の下方にＭＯＳトランジスタが配置されている。このような構造にすることで、半導体チップ上の回路の占有面積を削減することができる。なお、補償容量素子６５の下方にＭＯＳトランジスタを配置しない構造にも、本発明を適用することが可能である。
【００３８】
メモリセル領域５１の活性領域には、ゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に形成されたゲート電極６ａと、半導体基板１の表面近傍に導入された不純物拡散層７ａと、ゲート電極６ａの側面に形成されたサイドウォール膜８ａとが設けられている。ゲート電極６ａは、ゲート導電膜４ａと保護絶縁膜５ａの積層体をパターニングして形成されたものである。
【００３９】
周辺回路領域５２には、メモリセル領域５１と同様に、ゲート絶縁膜３ｂと、ゲート絶縁膜３ｂの上に形成されたゲート電極６ｂと、半導体基板１の表面近傍に導入された不純物拡散層７ｂと、ゲート電極６ｂの側面に形成されたサイドウォール膜８ｂとが設けられている。ゲート電極６ｂは、ゲート導電膜４ｂと保護絶縁膜５ｂの積層体をパターニングして形成されたものである。
【００４０】
不純物拡散層７ａ，７ｂはＮ型導電性不純物が半導体基板１に拡散して形成されたものである。サイドウォール膜８ａ，８ｂは絶縁膜で形成されている。ゲート電極６ａ，６ｂはワード配線ＷＬとして機能する。不純物拡散層７ａはメモリセル領域５１のＭＯＳトランジスタのソース電極およびドレイン電極として機能し、不純物拡散層７ｂは周辺回路領域５２のＭＯＳトランジスタのソース電極およびドレイン電極として機能する。
【００４１】
なお、周辺回路領域５２には、ＭＯＳトランジスタの例として、Ｎチャネル型ＭＯＳトランジスタのみを示したが、半導体基板１内にＮ型ウェル層を形成して、そこにＰチャネル型ＭＯＳトランジスタを設けてもよい。
【００４２】
ゲート絶縁膜３ａ，３ｂの材料の一例として、酸化シリコン膜（ＳｉＯ２）がある。ゲート導電膜６ａ，６ｂの材料の例として、リンを含有した多結晶シリコン膜、タングステン（Ｗ）膜、およびタングステンシリサイド（ＷＳｉ）膜の中のいずれか、または、これらの膜から２以上の膜を組み合わせて積層した積層膜がある。保護絶縁膜５ａ，５ｂおよびサイドウォール絶縁膜８ａ，８ｂの材料に一例として、窒化シリコン膜（Ｓｉ３Ｎ４）がある。
【００４３】
ゲート電極６ａ，６ｂを覆うように、第１層間絶縁膜９が酸化シリコン膜等の絶縁膜で形成されている。ここでは、第１層間絶縁膜９の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨し、第１層間絶縁膜９の上面を平坦化している。
【００４４】
メモリセル領域５１の不純物拡散層７ａに接続されるセルコンタクトプラグ１０ａ，１１ａが、リンを含有した多結晶シリコン膜等の導電膜で形成されている。セルコンタクトプラグ１１ａの形成には、ゲート電極６ａを用いたＳＡＣ法（Self Alignment Contact；自己整合法）を利用することができる。周辺回路領域５２の不純物拡散層７ｂに接続される周辺コンタクトプラグ１１ｂが、タングステン膜等の導電膜で形成されている。
【００４５】
メモリセル領域５１において、ＭＯＳトランジスタのソース電極およびドレイン電極のうち、いずれか一方とセルコンタクトプラグ１０ａを介して接続されるビット配線１２が形成されている。ビット配線１２の材料の一例として、窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層体がある。
【００４６】
ビット配線１２の形成と同時に、周辺回路領域５２には、ＭＯＳトランジスタのソース電極およびドレイン電極のそれぞれが周辺コンタクトプラグ１１ｂを介して接続される周辺配線１３が形成される。図に示していないが、周辺回路領域５２のゲート導電膜４ｂに接続されるコンタクトプラグおよび配線層も周辺配線１３と同時に形成してもよい。
【００４７】
ビット配線１２および周辺配線１３を覆うように、第２層間絶縁膜１４が酸化シリコン膜等の絶縁膜で形成されている。第２層間絶縁膜１４の上面は、ＣＭＰ法によって研磨され、平坦化されている。メモリセル領域５１では、第２層間絶縁膜１４を貫通し、セルコンタクトプラグ１１ａに接続される容量コンタクトプラグ１５がタングステン膜等の導電膜で形成されている。
【００４８】
メモリセル領域５１の第２層間絶縁膜１４の上にはパッド２０が設けられ、周辺回路領域５２の第２層間絶縁膜１４の上には導電膜のパッド２２が設けられている。パッド２０およびパッド２２は、窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜を順次堆積した積層体をパターニングして形成されている。パッド２０は、容量コンタクトプラグ１５に接続されている。
【００４９】
周辺回路領域５２のパッド２２は、補償容量素子６５が設けられる補償容量領域５３ａ，５３ｂに配置されている。パッド２２は、メモリセル領域５１のパッド２０とは異なり、補償容量素子用の各キャパシタの下部電極間を接続するための、１つの大きいパターンとして形成されている。なお、以下の製造方法の説明においては、補償容量素子のブロックが１つだけ配置されている場合を断面図として示す。
【００５０】
パッド２０，２２を覆うように、ストッパ膜２５が設けられている。ストッパ膜２５は、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて、膜厚が４０〜１００ｎｍ程度の窒化シリコン膜を堆積することで形成されている。ストッパ膜２５は、クラウン型電極を形成する際に行われる、後述の湿式エッチングにおいて、使用する薬液が下方に浸透することを防止するためのストッパとして機能する。
【００５１】
次に、図４に示した構造に対する次の工程を、図５を参照して説明する。図４に示したストッパ膜２５上に、膜厚が１〜２μｍ程度の第３層間絶縁膜２６と、膜厚が５０〜１５０ｎｍ程度のサポート膜２７とを順次堆積する。第３層間絶縁膜２６がコア絶縁膜に相当する。
【００５２】
第３層間絶縁膜２６の材料の例として、酸化シリコン膜、不純物を含有したＢＰＳＧ膜のいずれか、または、これらの絶縁膜の積層膜がある。第３層間絶縁膜２６を酸化シリコン膜で形成した場合がコア酸化膜に相当する。サポート膜２７の材料の一例として、ＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積した窒化シリコン膜がある。サポート膜２７は、クラウン型電極を形成する際の湿式エッチングにおいて、電極が倒壊しないように支持する機能を有する。
【００５３】
その後、図５に示すように、異方性ドライエッチングを選択的に行って、サポート膜２７、第３層間絶縁膜２６およびストッパ膜２５を貫通する開孔２８ａ，２８ｂを形成する。開孔２８ａはメモリセル領域５１に形成され、開孔２８ｂは周辺回路領域５２に形成される。エッチングを選択的に行う方法の一例として、リソグラフィ工程によるレジストマスクを用いる方法が知られており、その詳細な説明を省略する。
【００５４】
図６は、図５を参照して説明した工程で開孔を形成した後に、メモリセル領域および周辺回路領域を上から見たときの平面図である。図６に示す線分Ａ１−Ａ１の部位が図５に示した断面に相当する。
【００５５】
メモリセル領域５１の開孔２８ａによって、メモリセル７０に用いられるキャパシタＣ１の下部電極の位置が規定される。周辺回路領域５２の開孔２８ｂによって、補償容量素子６５に用いられるキャパシタＣ２の下部電極の位置が規定される。各開孔２８ａ，２８ｂの底部ではパッド２０，２２の上面が露出している。
【００５６】
第３層間絶縁膜２６の膜厚によってキャパシタＣ１，Ｃ２の高さが規定され、静電容量に反映される。第３層間絶縁膜２６の膜厚を厚くするほど、静電容量が増加するが、開孔２８ａ，２８ｂの加工が困難になる。そのため、開孔２８ａ，２８ｂのアスペクト比が１５〜２５程度となるように、第３層間絶縁膜２６の膜厚を設定することが好ましい。
【００５７】
図６を参照すると、周辺回路領域５２では、１つの大きいパッド２２に対して、複数の開孔２８ｂが設けられている。メモリセル領域５１では、個々の開孔２８ａに対応して、それぞれ分離されたパッド２０が設けられている。
【００５８】
なお、本実施形態では、開孔２８ａと開孔２８ｂが、水平方向の断面の直径が同じサイズで形成された場合を示す。開孔２８ａと開孔２８ｂの断面の直径や平面形状は、加工性の観点から同じにすることが好ましいが、メモリセル領域５１と周辺回路領域５２とで開孔の断面の直径や平面形状が異なっていても、本発明を適用することが可能である。
【００５９】
次に、図７に示すように、ＣＶＤ法を用いて金属膜を図５に示した構造に堆積して、キャパシタの下部電極膜２９を形成する。下部電極膜２９の材料の一例として、窒化チタン（ＴｉＮ）がある。下部電極膜２９は、開孔２８ａ，２８ｂの内部を充填しない膜厚で形成する。例えば、開孔２８ａの直径が８０ｎｍの場合、下部電極膜２９の膜厚を１０〜２０ｎｍ程度にする。
【００６０】
続いて、プラズマＣＶＤ法など、段差カバレッジの悪い膜形成方法を用いて、下部電極膜２９上に、窒化シリコン膜（ＳｉＮ）などのキャップ絶縁膜３０を形成する。開孔２８ａ，２８ｂにおいては、開孔の上端近傍にのみ、キャップ絶縁膜３０が埋め込まれる。これは、最小加工寸法が６５ｎｍの世代以降の設計ルールで加工された開孔に、プラズマＣＶＤ法等の、段差カバレッジの悪い膜形成方法でキャップ絶縁膜３０を形成すると、開孔の上端が先に閉塞してしまい、開孔内へ膜が堆積しないためである。なお、キャップ絶縁膜３０は後の工程で除去されるので、開孔２８ａ，２８ｂの内壁部への付着を完全に防止する必要はない。
【００６１】
次に、図８に示すように、開口を有するフォトレジスト膜３１をキャップ絶縁膜３０上に形成する。フォトレジスト膜３１は、メモリセル領域５１内に開口パターン３２ａを有し、周辺回路領域５２内に開口パターン３２ｂを有している。開口パターン３２ａ，３２ｂの位置は、後述の湿式エッチングに際して薬液を浸透させる窓パターンをサポート膜３０に形成する位置に対応している。
【００６２】
ここで、フォトレジスト膜３１よりも先にキャップ絶縁膜３０を形成しておくことにより、フォトレジスト膜３１が各開孔２８ａ，２８ｂ内へ浸入することを防止することができる。これにより、露光を用いたフォトレジスト膜３１へのパターン加工が容易になると共に、開孔２８ａ，２８ｂ内にフォトレジスト膜３１が充填されないので、加工処理後のフォトレジスト膜３１の除去も容易となる。
【００６３】
図９は、図８を参照して説明した工程でフォトレジスト膜を形成した後に、メモリセル領域および周辺回路領域を上から見たときの平面図である。図９に示す線分Ａ１−Ａ１の部位が図８に示した断面に相当する。
【００６４】
本実施形態では、開口パターン３２ａ，３２ｂは、メモリセル領域５１および補償容量領域５３ｂのそれぞれの領域内に、平行に並べられた複数の短冊状のパターンである。また、フォトレジスト膜３１はメモリセル領域５１と補償容量領域５３ｂのみを覆うように形成されている。周辺回路領域５２において、補償容量領域５３ｂ以外の部分はフォトレジスト膜３１で覆われていない。
【００６５】
なお、図９に示した開口パターン３２ａ，３２ｂは一例であって、例えば、図９に示す線分Ａ−Ａ’の方向に開口パターンの長手方向が一致するように、開口パターンを形成してもよい。
【００６６】
次に、図１０に示すように、フォトレジスト膜３１をマスクとして、異方性ドライエッチングを行うことにより、フォトレジスト膜３１で覆われていない部分のキャップ絶縁膜３０、下部電極膜２９およびサポート膜２７を除去する。これにより、開口パターン３２ａ，３２ｂに対応する部分のサポート膜２７に窓パターン（開口）が形成される。また、隣接する個々のキャパシタの電極間を連結するようにサポート膜２７は残存している。その後、プラズマアッシング法によって、フォトレジスト膜３１を除去する。
【００６７】
次に、図１１に示すように、ドライエッチングにより、残存しているキャップ絶縁膜３０と、開孔２８ａ，２８ｂの外部に位置する下部電極膜２９を除去する。ここで、開孔２８ａ，２８ｂのアスペクト比が高い場合（例えば、アスペクト比が１５以上の場合）には、開孔底部の下部電極膜２９にはダメージを与えることなく、ドライエッチングでサポート膜２７上の下部電極膜２９を除去することができる。
【００６８】
図１２は、図１１を参照して説明した工程でドライエッチング行った後に、メモリセル領域および周辺回路領域を上から見たときの平面図である。
【００６９】
図１２に示すように、メモリセル領域５１には開孔２８ａの内壁を覆う下部電極２９ａが形成され、周辺回路領域５２には開孔２８ｂの内壁を覆う下部電極２９ｂが形成されている。
【００７０】
メモリセル領域５１内に残存しているサポート膜２７は、下部電極２９ａの外壁と接触し、後述の湿式エッチングに際して個々の下部電極を一体として支える支持体として機能する。また、周辺回路領域５２のうち、補償容量領域５３ｂに残存しているサポート膜２７は、下部電極２９ｂの外壁と接触し、後述の湿式エッチングに際して個々の下部電極を一体として支える支持体として機能する。
【００７１】
次に、図１１に示した構造に対して、希釈フッ酸（フッ化水素酸：ＨＦ）を薬液として用いた湿式エッチングを行う。図１３は、湿式エッチングを行った後の、図１２に示す線分Ａ１−Ａ１の部位の断面に相当する。図１３に示すように、メモリセル領域５１では、第３層間絶縁膜２６が除去される。希釈フッ酸溶液としては、湿式エッチングに要する時間短縮の観点から、４９ｗｔ％（重量％）の濃度のものを用いることが好ましい。この濃度の希釈フッ酸溶液は、工業用として、通常、材料メーカから供給されるフッ酸の原液に相当し、そのまま湿式エッチング処理に用いることができる。
【００７２】
湿式エッチングに際しては、ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜はフッ酸に対する耐性を有している。このため、ストッパ膜２５よりも下層への薬液の浸透を阻止することができる。これにより、メモリセル領域５１および周辺回路領域５２に既に形成されたＭＯＳトランジスタ等の素子にダメージを与えることを防げる。
【００７３】
なお、図７を参照して説明した工程では、キャップ絶縁膜３０として窒化シリコン膜をプラズマＣＶＤ法で形成しているため、キャップ絶縁膜３０はフッ酸に対して耐性のない膜になっている。そのため、下部電極２９ａ，２９ｂの表面にキャップ絶縁膜３０が残存している場合でも、この湿式エッチングの工程でキャップ絶縁膜３０は完全に除去される。
【００７４】
図１３に示すように、上述の湿式エッチングによって、メモリセル領域５１に形成された下部電極２９ａの外壁が露出し、クラウン型の電極が形成される。その際、個々の下部電極２９ａがサポート膜２７によって支持されることで１つの塊として構成されるため、個々の下部電極の倒壊が防止できる。メモリセル領域５１においては、１つのマットには通常１０万個以上の下部電極２９ａがまとめて配置されるので、全体として十分な支持強度を有している。
【００７５】
また、図１３に示すように、周辺回路領域５２のうち、補償容量領域５３ｂに形成された下部電極２９ｂも、下部電極２９ａと同様に、下部電極２９ｂの外壁が露出し、クラウン型の電極が形成される。
【００７６】
ここで、図１４を参照して、本実施形態の半導体装置の製造方法の特徴を説明する。本実施形態の半導体装置の製造方法は、図８〜図１３を用いて説明した、コア酸化膜（第３層間絶縁膜）の除去工程に特徴がある。
【００７７】
図１１から分かるように、サポート膜２７に空けた開口パターン３２ａ，３２ｂには、コア酸化膜に相当する第３層間絶縁膜２６が一部露出している。この状態でサポート膜２７に対して湿式エッチングを施すことで、開口パターン３２ａ，３２ｂに露出した第３層間絶縁膜２６にエッチャントが作用して、第３層間絶縁膜２６が除去される。言い換えると、第３層間絶縁膜２６に対する湿式エッチングにとってサポート膜２７はエッチングマスクとして機能する。そして、第３層間絶縁膜２６を除去した後もサポート膜２７は残り、サポート膜２７は下部電極２９ａ，２９ｂを支持する。ここで、本実施形態の製造方法では、図１２に示したように、補償容量領域５３ｂにおいて、サポート膜２７の中央部には開口パターン３２ｂを形成せず、マットの周辺部に開口パターン３２ｂを形成するようにサポート膜２７をパターニングしている。
【００７８】
図１４は、湿式エッチング後において、図１２に示した補償容量領域５３ｂのマットの中央部を横断する線分Ａ２−Ａ２に沿って矢印方向に見た断面図である。図１４は、第３層間絶縁膜２６を湿式エッチングにより除去した後の段階、すなわち、図１３と同じ段階での線分Ａ２−Ａ２の断面図である。
【００７９】
上述したように、本実施形態の製造方法では、補償容量領域５３ｂのマットの中央部に開口パターン３２ｂを形成しておらず、中央付近の第３層間絶縁膜２６の上面はサポート膜２７で覆われている。そのため、補償容量領域５３ｂの第３層間絶縁膜２６は、サポート膜２７に開口パターン３２ｂが形成された周辺部のみ露出し、中央付近では露出していない。よって、第３層間絶縁膜２６の湿式エッチング工程では、サポート膜２７の開口パターン３２ｂに露出した周辺部の第３層間絶縁膜３６からマット中央部の方向に徐々にエッチングが進むが、マット中央部の第３層間絶縁膜２６はエッチングマスクとなるサポート膜２７で覆われているため、サポート膜２７によるマスクの作用により除去されにくい。
【００８０】
その結果、開口パターン３２ａが形成されたメモリセル領域５１の全域の第３層間絶縁膜２６と、補償容量領域５３ｂのマット周辺部の開口パターン３２ｂにおける第３層間絶縁膜２６が除去されるエッチング終了時では、補償容量領域５３ｂのマット中央部下には第３層間絶縁膜２６ｂが残ることになる。
【００８１】
第３層間絶縁膜２６のエッチング工程では、薬液による湿式エッチングを用いて、第３層間絶縁膜２６を等方的に除去している。そのため、図１４に示すように、補償容量領域５３ｂでは、マット周辺部の上面から徐々に第３層間絶縁膜２６が除去され、第３層間絶縁膜２６の積層方向の断面が山型になるように第３層間絶縁膜２６ｂが残る。言い換えれば、補償容量領域５３ｂの第３層間絶縁膜２６ｂは、頂部よりも底部が広い形状で、より広い面積でパッド２２に接触した状態でサポート窒化膜２７下に残る。
【００８２】
上述したように、本実施形態の製造方法における、第３層間絶縁膜２６の除去工程では、小さいマットの補償容量領域５３ｂにおいて、サポート膜２７の開口パターンを調整してマット中央部下の第３層間絶縁膜２６をエッチングから保護することで、底部が広くパッド２２に接するように第３層間絶縁膜２６ｂを残すことができる。これにより、下部電極２９ｂの下層との接触面積が小さくても、複数の下部電極２９ｂを下部で支持する第３層間絶縁膜２６ｂにより下層との密着性が大きくなる。その結果、第３層間絶縁膜２６除去後の下部電極２９とパッド２２との接触面積が小さい補償容量領域５３ｂで懸念されるマット飛びを防ぐことができる。
【００８３】
本実施形態によれば、第３層間絶縁膜２６の特別なパターニング工程を追加することなく、サポート膜の開口パターンを調整することで、下部電極２９ｂの下層との密着性を大きくする効果を得ることができる。
【００８４】
次に、図１３および図１４を参照して説明した工程の後、図１５に示すように、下部電極２９ａ，２９ｂの露出している表面を覆うように、膜厚６〜１０ｎｍ程度の容量絶縁膜３５を形成する。図１５は図１２に示した線分Ａ２−Ａ２の部位に相当する断面図である。
【００８５】
容量絶縁膜３５の材料の例として、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等のいずれかの高誘電体、または、それらの膜のうち２つ以上の膜を積層した積層体がある。容量絶縁膜３５の形成にはＡＬＤ法を用いることが可能である。容量絶縁膜３５を形成した後、容量絶縁膜３５の表面を覆うように上部電極膜３６を形成する。
【００８６】
上部電極３６の形成の際、個々の下部電極間の隙間を上部電極３６で充填する必要があるため、上部電極３６を、次に説明するような積層構造とする。
【００８７】
上部電極３６の最下層の材料として、窒化チタン（ＴｉＮ）等の金属膜を５〜１０ｎｍの膜厚で形成する。この最下層の金属膜を形成した段階では、個々の下部電極間に隙間が残っている。続いて、不純物を含有した多結晶シリコン膜を形成することにより、個々の下部電極間に残存している隙間を多結晶シリコン膜で充填する。
【００８８】
多結晶シリコン膜の形成にＬＰ−ＣＶＤ法を用いることにより、段差部の被覆性（カバレッジ）の良好な膜として、多結晶シリコン膜が堆積される。そのため、個々の下部電極間に残存している隙間を多結晶シリコン膜で完全に充填することができる。図１２において、サポート膜２７で覆われている部分についても、開口パターン３２ａ，３２ｂを介して多結晶シリコン膜が形成されるため、下部電極間の隙間が充填される。
【００８９】
多結晶シリコン膜に導入する不純物として、リンまたはホウ素等を用いることが可能であり、多結晶シリコン膜をＮ型またはＰ型の導電型にすることで、多結晶シリコン膜の電気抵抗を低減できる。さらに、シリコン以外の別の元素を不純物として多結晶シリコン膜に添加してもよい。
【００９０】
また、多結晶シリコン膜を用いて個々の下部電極間の隙間を充填した後に、さらにタングステン等の金属膜を７０〜１００ｎｍ程度の膜厚で多結晶シリコン膜の上に堆積してもよい。また、上部電極３６の最下層に用いる金属膜の材料として、窒化チタン以外の金属（例えば、ルテニウム等）を使用してもよく、形成するキャパシタに要求される電気特性に応じて、上部電極３６の最下層に用いる金属膜を選択すればよい。
【００９１】
本実施形態では、図１５に示すように、補償容量領域５３ｂに第３層間絶縁膜２６ｂが残っているため、第３層間絶縁膜２６ｂで覆われた下部電極２９には容量絶縁膜３５および上部電極膜３６は形成されず、第３層間絶縁膜２６ｂの表面に形成される。また、図１５に示すように、残存する第３の層間絶縁膜２６ｂがコンベックス（凸）形状になっている。そのため、補償容量領域５３ｂの周辺部分では、キャパシタＣ２がメモリセル領域５１のキャパシタＣ１と同等な形状に形成されるが、周辺部分から中央部にかけて、キャパシタＣ１とは高さの異なる、いびつな形状のキャパシタＣ２が形成されることになる。その結果、複数のキャパシタＣ２からなる補償容量素子６５は中央が窪んだ形状になっている。この構造の補償容量素子６５をコンケイブ（凹）型のキャパシタと称する。
【００９２】
補償容量領域５３ｂに第３層間絶縁膜２６ｂをコンベックス形状に残すことで、クラウン型キャパシタがメモリセル領域５１と同様な形状に形成されない部分が生じて、補償容量素子６５がコンケイブ型になる。しかし、補償容量素子６５では、マットとなるパッド２２に接続される複数のキャパシタＣ２の全体で、所望の容量値を達成できればよいので、補償容量領域５３ｂの周辺から中央にかけて、容量がキャパシタＣ１よりも小さいキャパシタＣ２による容量低減分をシリンダの個数を増やすことで調整することが可能である。
【００９３】
本実施形態の半導体装置によれば、第３層間絶縁膜の積層方向の断面が頂部より底部が広い山型形状になっている。そのため、小さいマットの補償容量領域であっても、シリンダ型下部電極の下部を支持する第３層間絶縁膜により密着性が大きくなるので、洗浄工程において、下部電極パターンの剥がれ落ちを防げる。
【００９４】
（第２の実施形態）
第１の実施形態では、補償容量領域５３ｂの周辺近くに開口パターン３２ｂを複数配置したサポート膜をマスクにした場合で説明したが、本実施形態は、第１の実施形態とは異なるマスクを用いて、第１の実施形態と同様な効果を得るようにしたものである。なお、本実施形態では、第１の実施形態で説明した半導体装置の構造および製造方法と同様な点についての詳細な説明を省略し、第１の実施形態と異なる点を詳細に説明する。
【実施例１】
【００９５】
本実施例は、第１の実施形態で説明したサポート膜２７において、補償容量領域５３ｂに開口パターンを形成しない場合である。
【００９６】
図１６は本実施例におけるサポート膜の一例を示す平面図である。図１７は図１６に示した線分Ｂ２−Ｂ２の部位に相当する断面図であり、図１８は図１６に示した線分Ｂ１−Ｂ１の部位に相当する断面図である。
【００９７】
図１６〜図１８では、メモリセル領域５１を示すことを省略している。図１７および図１８は第１の実施形態で説明した図１４の断面に対応し、パッド２２から上の構造を示し、他の構成を図に示すことを省略している。
【００９８】
図１６に示すように、サポート膜２７ｃの平面パターンが補償容量領域５３ｂのパッド２２より一回り大きいのは、第１の実施形態と同様である。本実施例では、サポート膜２７ｃには開口パターンが形成されていない。
【００９９】
次に、このサポート膜２７ｃを用いて第３層間絶縁膜２６に対する湿式エッチングを行った場合を説明する。
【０１００】
サポート膜２７ｃをマスクにして、第３層間絶縁膜２６に対する湿式エッチングを行うと、個々の下部電極２９ｂをまわりこむようにして薬液が周辺部から中央部の方へ少しずつ浸透していくため、補償容量領域５３ｂの外側から内側にエッチングが進む。図に示さないメモリセル領域で第３層間絶縁膜２６を除去し終えたところでエッチング処理を終了させる。
【０１０１】
エッチング処理を終了すると、図１６の線分Ｂ２−Ｂ２の部位では、図１７に示すように、第３層間絶縁膜２６が除去されている。一方、図１６の線分Ｂ１−Ｂ１の部位では、図１８に示すように、第３層間絶縁膜２６ｂがコンベックス形状に残っている。
【０１０２】
本実施例によれば、第３層間絶縁膜２６の除去工程では、第３層間絶縁膜２６に対する上からのエッチングを保護することで、第３層間絶縁膜２６が横から等方性エッチングされ、頂部よりも底部が広くなるように第３層間絶縁膜２６ｂを残すことが可能となる。そのため、本実施例の場合でも、第１の実施形態と同様に、第３層間絶縁膜２６ｂが下部電極２９ｂの密着性を向上させ、洗浄工程などで下部電極２９ｂが剥がれ落ちることを防止できる。
【実施例２】
【０１０３】
本実施例は、第１の実施形態で説明したサポート膜２７において、補償容量領域５３ｂの中央付近にのみ開口パターン３２ｂを形成する場合である。
【０１０４】
図１９は本実施例におけるサポート膜の一例を示す平面図である。図２０は図１９に示した線分Ｃ−Ｃの部位に相当する断面図である。なお、本実施例においても、図１９および図２０ではメモリセル領域５１を示すことを省略している。また、図２０は第１の実施形態で説明した図１４の断面に対応し、パッド２２から上の構造を示し、他の構成を図に示すことを省略している。
【０１０５】
図１９に示すように、サポート膜２７ｄの中央付近に、開口パターン３２ｂが形成されている。サポート膜２７ｄの平面パターンが補償容量領域５３ｂのパッド２２より１回り大きいことは、本実施形態の実施例２および第１の実施形態と同様である。
【０１０６】
次に、このサポート膜２７ｄを用いて第３層間絶縁膜２６に対する湿式エッチングを行った場合を説明する。
【０１０７】
サポート膜２７ｄをマスクにして、第３層間絶縁膜２６に対する湿式エッチングを行うと、個々の下部電極２９ｂをまわりこむようにして薬液が周辺部から中央の方へ浸透していくだけでなく、開口パターン３２ｂからも浸透する。そのため、補償容量領域５３ｂの周辺部から中央にエッチングが進むと同時に、補償容量領域５３ｂの中央から周辺部にもエッチングが進む。図に示さないメモリセル領域で第３層間絶縁膜２６を除去し終えたところでエッチング処理を終了させる。
【０１０８】
エッチング処理を終了すると、図１９の線分Ｃ−Ｃの部位では、図２０に示すように、中央付近から両側に第３層間絶縁膜２６ｂがコンベックス形状に残っている。そのため、本実施例の場合でも、第１の実施形態と同様に、第３層間絶縁膜２６ｂが下部電極２９ｂの下層への密着性を向上させ、洗浄工程などで下部電極２９ｂが剥がれ落ちることを防止できる。
【０１０９】
上記２つの実施例で説明したように、本実施形態でも、第１の実施形態と同様な効果が得られる。また、第１および第２の実施形態を合わせて考えると、残存させるコア酸化膜の量や形状を、サポート膜の開口パターンにより調整できることがわかる。サポート膜はコア酸化膜への湿式エッチングに対するエッチングマスクとなっているので、サポート膜の開口パターンの有無、数、配置およびパターン形状などのいずれかを調整することによって、コア酸化膜の残存量や残存形状を制御することが可能になる。その結果、コンケイブ型キャパシタとなる補償容量素子６５の容量も制御できる。
【０１１０】
なお、上述の実施形態では、デコーダ回路に内部電源電圧を供給するための配線に接続される補償容量素子の場合で説明したが、他の容量素子に本発明を適用してもよい。
【符号の説明】
【０１１１】
２６ 第３層間絶縁膜
２７ サポート膜
５０ 半導体装置
５１ メモリセル領域
５２ 周辺回路領域
５３ａ、５３ｂ 補償容量領域
６０ 内部電源回路
６５ 補償容量素子
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
携帯電話機などの携帯端末の普及に伴って、携帯端末に搭載される半導体装置に対して低消費電力の要求が高まり、半導体装置の動作電源電圧が低電圧化される傾向にある。低電源電圧の安定供給の必要性から、半導体装置内の電源供給ラインに補償容量素子が設けられている。
【０００３】
補償容量素子として、メモリセル領域と同じ構造のキャパシタを適用する技術が、特開２０１０−６７６６１号公報（以下では、特許文献１と称する）に開示されている。特許文献１の技術のようにメモリセル用の立体構造キャパシタを補償容量素子に適用することで、補償容量素子の配置面積を削減できる。
【０００４】
補償容量素子のキャパシタにクラウン型キャパシタを適用すれば、補償容量素子が形成される領域（以下では、補償容量領域と称する）の面積をさらに縮小できるが、クラウン型キャパシタが製造過程で倒壊してしまうおそれがある。この問題に対して、クラウン型キャパシタの倒壊を防止する技術の一例が、特開２００３−２９７９５２号公報（以下では、特許文献２と称する）に開示されている。特許文献２に開示された技術では、ガードリング＋サポート膜によって製造工程中のクラウン型下部電極の倒壊を防いでいる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６７６６１号公報
【特許文献２】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
補償容量領域の面積をさらに縮小するために、ガードリングを設けずに、キャパシタを連結するサポート膜のみでキャパシタを支持する構造が検討されている。
【０００７】
メモリセル領域では多数のクラウン型電極が１つのまとまった領域に配置されているので、サポート膜による連結のみでキャパシタの倒壊を防げる。一方、補償容量領域でも、メモリセル領域におけるキャパシタの数よりも少ないが、１万個程度の数のキャパシタを配置することで、ガードリング無しで、サポート膜による連結のみでキャパシタの倒壊を防げる。以下では、ガードリング無しで形成されるクラウン型キャパシタを、ガードリングレス構造のクラウン型キャパシタと称する。
【０００８】
本願発明者は、ガードリングレス構造のクラウン型キャパシタの補償容量素子への適用を検討したところ、キャパシタの倒壊とは別の課題を見出した。クラウン型キャパシタの製造工程を通して、以下に、その課題を説明する。
【０００９】
クラウン型キャパシタの製造工程を７つの工程に分けて簡単に説明する。（１）半導体基板にＭＯＳトランジスタなどの素子を形成した後、半導体基板上にシリンダ形成用酸化膜（以下では、コア酸化膜と称する）を形成し、（２）コア酸化膜の上にサポート膜として窒化膜を形成する。続いて、（３）コア酸化膜およびサポート膜にシリンダ孔を形成した後、（４）シリンダ孔の壁面を導電膜で覆ってシリンダ型下部電極を形成する。そして、（５）サポート膜にパターニングを行って、サポート膜に一定の間隔で配置される開口パターンを形成する。さらに、（６）サポート膜をマスクにして湿式エッチングを行ってコア酸化膜を除去する。その後、（７）シリンダ型下部電極の露出面を容量膜で覆い、シリンダ型下部電極間の隙間を導電膜で埋め込んで上部電極を形成する。
【００１０】
上記の工程（６）から工程（７）の間に、湿式エッチングの薬液を洗い落とすために半導体基板に洗浄工程を行う。洗浄工程の際、シリンダ型下部電極には倒れないことが要求される。洗浄工程では、水流によってシリンダ型下部電極に横から力が働くことになるが、シリンダ型下部電極の上部はサポート窒化膜で連結されているので、個々にシリンダ型下部電極が倒壊してしまうのを防止することができる。
【００１１】
一方、シリンダ型下部電極の下方ではシリンダ型下部電極の底部がパッドと接触しているのみであり、メモリセル領域と比較して、補償容量領域では、シリンダ型下部電極の底部のパターンに相当するマットの面積が小さいため、シリンダ型下部電極と下層との密着力が弱く、下部電極が形成された加工膜の剥がれ落ちが生じてしまうおそれがある。この加工膜の剥がれ落ちは、「マット飛び」と呼ばれており、補償容量素子が形成されないという問題の原因となる。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、
半導体基板上に、複数の第１の開口を有するコア絶縁膜を形成し、
前記複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、
少なくとも前記複数の下部電極間の前記コア絶縁膜の上面を覆うサポート膜を形成し、
前記サポート膜を用いて、少なくとも前記複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、
前記マスク膜を形成した後、前記複数の下部電極間の一部に前記コア絶縁膜が残るように、前記コア絶縁膜に対して等方性エッチングを行うものである。
【００１３】
本発明によれば、コア絶縁膜の除去工程では、コア絶縁膜に対する上からのエッチングを保護することで、コア絶縁膜が横から等方性エッチングされ、頂部よりも底部が広くなるようにコア絶縁膜を残すことが可能となる。そのため、複数の下部電極の下部を支持するコア絶縁膜により下層との密着性が向上する。
【００１４】
本発明の半導体装置は、
シリンダ状の複数の下部電極と、
前記複数の下部電極のうち、一部の下部電極間に設けられたコア絶縁膜と、
前記複数の下部電極の内壁面および外壁面のうち、前記コア絶縁膜と接触する部位を除く領域を覆う容量絶縁膜と、
前記容量絶縁膜を介して前記複数の下部電極の内部および下部電極間の隙間を埋める上部電極と、を有し、
前記コア絶縁膜の積層方向の断面が頂部より底部が広い山型形状である。
【００１５】
本発明によれば、下部電極の数が少なくて、複数の下部電極の下層との接触面積が小さくても、複数の下部電極を下部で支持するコア絶縁膜により下層との密着性が向上する。
【発明の効果】
【００１６】
本発明によれば、複数のシリンダ型下部電極の下層との接触面積が小さくても、洗浄工程などで、下部電極が剥がれ落ちてしまうことを防止できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の半導体装置の主要部を示すブロック図である。
【図２】第１の実施形態の半導体装置のチップにおけるレイアウトを示す平面図である。
【図３】図２に示した領域Ｆを拡大した平面図である。
【図４】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図５】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図６】第１の実施形態の半導体装置の製造工程を示す要部の平面図である。
【図７】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図８】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図９】第１の実施形態の半導体装置の製造工程を示す要部の平面図である。
【図１０】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図１１】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図１２】第１の実施形態の半導体装置の製造工程を示す要部の平面図である。
【図１３】図１２に示した線分Ａ１−Ａ１の部位に相当する断面図である。
【図１４】図１２に示した線分Ａ２−Ａ２の部位に相当する断面図である。
【図１５】第１の実施形態の半導体装置の製造工程を示す要部の断面図である。
【図１６】第２の実施形態におけるサポート膜の一例を示す平面図である。
【図１７】図１６に示した線分Ｂ２−Ｂ２の部位に相当する断面図である。
【図１８】図１６に示した線分Ｂ１−Ｂ１の部位に相当する断面図である。
【図１９】第２の実施形態におけるサポート膜の他の例を示す平面図である。
【図２０】図１９に示した線分Ｃ−Ｃの部位に相当する断面図である。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置はＤＲＡＭである。図１は本実施形態の半導体装置の主要部を示すブロック図である。
【００１９】
図１に示すように、半導体装置５０は、複数のメモリセル７０を含むメモリセルアレイ５１ａと、Ｘデコーダ６１と、Ｙデコーダ６２と、各デコーダに内部電源電圧を供給する内部電源回路６０とを有する。
【００２０】
メモリセルアレイ５１ａは複数のワード配線ＷＬと複数のビット配線ＢＬとを備え、ワード配線ＷＬとビット配線ＢＬとが交差する点に、メモリセル７０が設けられている。メモリセル７０は、データ保持用のキャパシタと、選択用のＭＯＳトランジスタとを有する構成である。
【００２１】
内部電源回路６０には、半導体装置５０の外部から外部電源電位Ｖｃｃおよび接地電位ＧＮＤが供給され、内部電源回路６０は、外部電源電位Ｖｃｃを所定の電圧にまで低下（降圧）させた内部電源電圧を生成し、内部電源電圧をＸデコーダ６１およびＹデコーダ６２に供給する。
【００２２】
図１に示すように、内部電源回路６０からＸデコーダ６１およびＹデコーダ６２に内部電源電圧を供給する配線の途中には、配線と接地電位ＧＮＤとの間に補償容量素子６５が設けられている。補償容量素子６５によって、内部電源回路６０からＸデコーダ６１およびＹデコーダ６２に供給される内部電源電圧の変動が抑制される。
【００２３】
Ｘデコーダ６１とメモリセルアレイ５１ａの間にＸ制御回路６３ａが設けられている。Ｘ制御回路６３ａはメモリセルアレイ５１ａの複数のワード配線ＷＬと接続されている。Ｙデコーダ６２とメモリセルアレイ５１ａの間にＹ制御回路６３ｂが設けられている。Ｙ制御回路６３ｂには、メモリセルアレイ５１ａの複数のビット配線ＢＬに対応して複数のセンスアンプ回路６４が設けられ、複数のビット配線ＢＬのそれぞれが複数のセンスアンプ回路６４のそれぞれと接続されている。
【００２４】
データの読み出し動作時に、図に示さない信号線を介して外部からＸデコーダ６１にアドレス信号が入力されると、Ｘ制御回路６３ａは、Ｘデコーダ６１から入力されるアドレス信号に対応して、複数のワード配線ＷＬのうち１つのワード配線ＷＬを選択する。また、図に示さない信号線を介して外部からＹデコーダ６２にアドレス信号が入力されると、Ｙ制御回路６３ｂは、Ｙデコーダ６２から入力されるアドレス信号に対応して、複数のビット配線ＢＬのうち１つのビット配線ＢＬを選択する。１つのワード配線ＷＬおよび１つのビット配線ＢＬが選択されることで、これらの配線の交点に設けられたメモリセル７０が選択される。そして、選択されたメモリセル７０のキャパシタに保持されているデータは、ビット配線ＢＬを介してセンスアンプ回路６４に入力され、センスアンプ回路６４で信号電圧が増幅された後、図に示さない信号線を介して外部に出力される。
【００２５】
次に、本実施形態の半導体装置のチップにおけるレイアウトについて説明する。図２は本実施形態の半導体装置のチップ上のレイアウトを示す平面図である。
【００２６】
図２に示すように、半導体装置５０上には複数のメモリセル領域５１が配置されている。各メモリセル領域５１は図１に示したメモリセルアレイ５１ａを含んでいる。メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、メモリセルアレイ以外の回路ブロックが配置される。メモリセルアレイ以外の回路ブロックには、センスアンプ回路やデコーダ回路が含まれる。図１を参照して説明すると、Ｘデコーダ６１、Ｙデコーダ６２および内部電源回路６０だけでなく、補償容量素子６５も、メモリセルアレイ以外の回路ブロックに含まれる。なお、図２に示すレイアウトは一例であり、メモリセル領域５１の数や配置は図２に示すレイアウトに限定されない。
【００２７】
周辺回路領域５２内の一部に補償容量領域５３ａ，５３ｂが設けられ、補償容量領域５３ａ，５３ｂには、図１に示した補償容量素子６５が配置されている。後で詳しく説明するが、補償容量領域５３ａ，５３ｂには、メモリセル領域５１に形成されるクラウン型キャパシタと同様な構造のキャパシタが設けられている。周辺回路領域５２には、要求される容量値や領域の制約によって、大きいマットの補償容量領域５３ａと、小さいマットの補償容量領域５３ｂとがある。小さいマットの補償容量領域５３ｂでは、その形成工程中にマット飛びが生じ易い。
【００２８】
これは、小さいマットの補償容量領域５３ｂでは、洗浄工程の水流による横方向の力に対して、個々の下部電極はサポート膜を介して相互に支持するため、個々に下部電極が倒壊することはないが、マットの面積が小さいと、下部電極の数が少ないので、下部電極と下層との密着力が弱いためである。
【００２９】
次に、メモリセル領域５１と、小さいマットの補償容量領域５３ｂを含む周辺回路領域５２の一部とを比較して、それぞれの領域におけるキャパシタのレイアウトを説明する。図３は、図２に示した領域Ｆを拡大した平面図である。
【００３０】
図３に示すように、メモリセル領域５１内には、複数のキャパシタＣ１が配置されている。図１に示したメモリセル７０毎にキャパシタＣ１が設けられている。キャパシタＣ１はクラウン型の電極を備えている。クラウン型の電極とは、シリンダ形状（コップ形状、筒形状）に形成した電極の外壁面と内壁面の双方をキャパシタ電極として使用する電極構造を指す。メモリセル領域５１におけるキャパシタの配置方法として、一般的に、８Ｆ２型、６Ｆ２型、４Ｆ２型等と称されるレイアウトのいずれを適用してもよい。クラウン型の電極構造を有するキャパシタをクラウン型キャパシタと称する。
【００３１】
図３に示すように、補償容量領域５３ｂには、複数のキャパシタＣ２が配置されている。複数のキャパシタＣ２で補償容量素子６５が構成される。本実施形態の半導体装置５０では、補償容量素子６５のキャパシタＣ２の電極構造もメモリセル７０のキャパシタＣ１と同様にクラウン型の電極構造である。
【００３２】
ただし、補償容量領域５３ｂに配置された補償容量素子６５は、複数のキャパシタＣ２の下部電極および上部電極がそれぞれ共通に接続された構成である。そのため、この補償容量素子６５は、複数のキャパシタＣ２のそれぞれの容量が１つになって、大きな静電容量を有する。補償容量領域５３ｂのキャパシタＣ２とメモリセル領域５１のキャパシタＣ１の電極構造は共通しているが、補償容量素子６５とキャパシタＣ１とは容量の大きさが異なっている。
【００３３】
次に、本実施形態の半導体装置におけるキャパシタの製造方法を詳しく説明する。図４から図１５は本実施形態の半導体装置の製造工程を示す要部の断面図および平面図である。
【００３４】
以下では、メモリセル領域５１に設けられるキャパシタＣ１と、周辺回路領域５２に設けられる補償容量素子６５を構成する複数のキャパシタＣ２のうち、小さいマットの補償容量領域５３ｂに設けられるキャパシタＣ２とを比較する。また、本実施形態の半導体装置において特徴となる構造を、製造方法の説明の過程で説明する。
【００３５】
図４を参照して、キャパシタ形成工程前までの構成を簡単に説明する。図４は、図３に示した線分Ａ１−Ａ１の部位に相当する断面構造であるが、キャパシタを形成する前の構造を示している。
【００３６】
Ｐ型シリコン（Ｓｉ）からなる半導体基板１にＳＴＩ（Shallow Trench Isolation）法によって素子分離２を形成している。素子分離２によって半導体基板１に区画された領域が活性領域となり、活性領域にＭＯＳトランジスタが形成されている。本実施形態では、ＭＯＳトランジスタがプレーナ型ＭＯＳトランジスタである場合で説明する。ＭＯＳトランジスタは、溝型ゲート電極を有するＭＯＳトランジスタや、縦型ＭＯＳトランジスタであってもよい。
【００３７】
周辺回路領域５２においては、後で形成される補償容量素子６５の下方にＭＯＳトランジスタが配置されている。このような構造にすることで、半導体チップ上の回路の占有面積を削減することができる。なお、補償容量素子６５の下方にＭＯＳトランジスタを配置しない構造にも、本発明を適用することが可能である。
【００３８】
メモリセル領域５１の活性領域には、ゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に形成されたゲート電極６ａと、半導体基板１の表面近傍に導入された不純物拡散層７ａと、ゲート電極６ａの側面に形成されたサイドウォール膜８ａとが設けられている。ゲート電極６ａは、ゲート導電膜４ａと保護絶縁膜５ａの積層体をパターニングして形成されたものである。
【００３９】
周辺回路領域５２には、メモリセル領域５１と同様に、ゲート絶縁膜３ｂと、ゲート絶縁膜３ｂの上に形成されたゲート電極６ｂと、半導体基板１の表面近傍に導入された不純物拡散層７ｂと、ゲート電極６ｂの側面に形成されたサイドウォール膜８ｂとが設けられている。ゲート電極６ｂは、ゲート導電膜４ｂと保護絶縁膜５ｂの積層体をパターニングして形成されたものである。
【００４０】
不純物拡散層７ａ，７ｂはＮ型導電性不純物が半導体基板１に拡散して形成されたものである。サイドウォール膜８ａ，８ｂは絶縁膜で形成されている。ゲート電極６ａ，６ｂはワード配線ＷＬとして機能する。不純物拡散層７ａはメモリセル領域５１のＭＯＳトランジスタのソース電極およびドレイン電極として機能し、不純物拡散層７ｂは周辺回路領域５２のＭＯＳトランジスタのソース電極およびドレイン電極として機能する。
【００４１】
なお、周辺回路領域５２には、ＭＯＳトランジスタの例として、Ｎチャネル型ＭＯＳトランジスタのみを示したが、半導体基板１内にＮ型ウェル層を形成して、そこにＰチャネル型ＭＯＳトランジスタを設けてもよい。
【００４２】
ゲート絶縁膜３ａ，３ｂの材料の一例として、酸化シリコン膜（ＳｉＯ２）がある。ゲート導電膜６ａ，６ｂの材料の例として、リンを含有した多結晶シリコン膜、タングステン（Ｗ）膜、およびタングステンシリサイド（ＷＳｉ）膜の中のいずれか、または、これらの膜から２以上の膜を組み合わせて積層した積層膜がある。保護絶縁膜５ａ，５ｂおよびサイドウォール絶縁膜８ａ，８ｂの材料に一例として、窒化シリコン膜（Ｓｉ３Ｎ４）がある。
【００４３】
ゲート電極６ａ，６ｂを覆うように、第１層間絶縁膜９が酸化シリコン膜等の絶縁膜で形成されている。ここでは、第１層間絶縁膜９の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨し、第１層間絶縁膜９の上面を平坦化している。
【００４４】
メモリセル領域５１の不純物拡散層７ａに接続されるセルコンタクトプラグ１０ａ，１１ａが、リンを含有した多結晶シリコン膜等の導電膜で形成されている。セルコンタクトプラグ１１ａの形成には、ゲート電極６ａを用いたＳＡＣ法（Self Alignment Contact；自己整合法）を利用することができる。周辺回路領域５２の不純物拡散層７ｂに接続される周辺コンタクトプラグ１１ｂが、タングステン膜等の導電膜で形成されている。
【００４５】
メモリセル領域５１において、ＭＯＳトランジスタのソース電極およびドレイン電極のうち、いずれか一方とセルコンタクトプラグ１０ａを介して接続されるビット配線１２が形成されている。ビット配線１２の材料の一例として、窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層体がある。
【００４６】
ビット配線１２の形成と同時に、周辺回路領域５２には、ＭＯＳトランジスタのソース電極およびドレイン電極のそれぞれが周辺コンタクトプラグ１１ｂを介して接続される周辺配線１３が形成される。図に示していないが、周辺回路領域５２のゲート導電膜４ｂに接続されるコンタクトプラグおよび配線層も周辺配線１３と同時に形成してもよい。
【００４７】
ビット配線１２および周辺配線１３を覆うように、第２層間絶縁膜１４が酸化シリコン膜等の絶縁膜で形成されている。第２層間絶縁膜１４の上面は、ＣＭＰ法によって研磨され、平坦化されている。メモリセル領域５１では、第２層間絶縁膜１４を貫通し、セルコンタクトプラグ１１ａに接続される容量コンタクトプラグ１５がタングステン膜等の導電膜で形成されている。
【００４８】
メモリセル領域５１の第２層間絶縁膜１４の上にはパッド２０が設けられ、周辺回路領域５２の第２層間絶縁膜１４の上には導電膜のパッド２２が設けられている。パッド２０およびパッド２２は、窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜を順次堆積した積層体をパターニングして形成されている。パッド２０は、容量コンタクトプラグ１５に接続されている。
【００４９】
周辺回路領域５２のパッド２２は、補償容量素子６５が設けられる補償容量領域５３ａ，５３ｂに配置されている。パッド２２は、メモリセル領域５１のパッド２０とは異なり、補償容量素子用の各キャパシタの下部電極間を接続するための、１つの大きいパターンとして形成されている。なお、以下の製造方法の説明においては、補償容量素子のブロックが１つだけ配置されている場合を断面図として示す。
【００５０】
パッド２０，２２を覆うように、ストッパ膜２５が設けられている。ストッパ膜２５は、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて、膜厚が４０〜１００ｎｍ程度の窒化シリコン膜を堆積することで形成されている。ストッパ膜２５は、クラウン型電極を形成する際に行われる、後述の湿式エッチングにおいて、使用する薬液が下方に浸透することを防止するためのストッパとして機能する。
【００５１】
次に、図４に示した構造に対する次の工程を、図５を参照して説明する。図４に示したストッパ膜２５上に、膜厚が１〜２μｍ程度の第３層間絶縁膜２６と、膜厚が５０〜１５０ｎｍ程度のサポート膜２７とを順次堆積する。第３層間絶縁膜２６がコア絶縁膜に相当する。
【００５２】
第３層間絶縁膜２６の材料の例として、酸化シリコン膜、不純物を含有したＢＰＳＧ膜のいずれか、または、これらの絶縁膜の積層膜がある。第３層間絶縁膜２６を酸化シリコン膜で形成した場合がコア酸化膜に相当する。サポート膜２７の材料の一例として、ＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積した窒化シリコン膜がある。サポート膜２７は、クラウン型電極を形成する際の湿式エッチングにおいて、電極が倒壊しないように支持する機能を有する。
【００５３】
その後、図５に示すように、異方性ドライエッチングを選択的に行って、サポート膜２７、第３層間絶縁膜２６およびストッパ膜２５を貫通する開孔２８ａ，２８ｂを形成する。開孔２８ａはメモリセル領域５１に形成され、開孔２８ｂは周辺回路領域５２に形成される。エッチングを選択的に行う方法の一例として、リソグラフィ工程によるレジストマスクを用いる方法が知られており、その詳細な説明を省略する。
【００５４】
図６は、図５を参照して説明した工程で開孔を形成した後に、メモリセル領域および周辺回路領域を上から見たときの平面図である。図６に示す線分Ａ１−Ａ１の部位が図５に示した断面に相当する。
【００５５】
メモリセル領域５１の開孔２８ａによって、メモリセル７０に用いられるキャパシタＣ１の下部電極の位置が規定される。周辺回路領域５２の開孔２８ｂによって、補償容量素子６５に用いられるキャパシタＣ２の下部電極の位置が規定される。各開孔２８ａ，２８ｂの底部ではパッド２０，２２の上面が露出している。
【００５６】
第３層間絶縁膜２６の膜厚によってキャパシタＣ１，Ｃ２の高さが規定され、静電容量に反映される。第３層間絶縁膜２６の膜厚を厚くするほど、静電容量が増加するが、開孔２８ａ，２８ｂの加工が困難になる。そのため、開孔２８ａ，２８ｂのアスペクト比が１５〜２５程度となるように、第３層間絶縁膜２６の膜厚を設定することが好ましい。
【００５７】
図６を参照すると、周辺回路領域５２では、１つの大きいパッド２２に対して、複数の開孔２８ｂが設けられている。メモリセル領域５１では、個々の開孔２８ａに対応して、それぞれ分離されたパッド２０が設けられている。
【００５８】
なお、本実施形態では、開孔２８ａと開孔２８ｂが、水平方向の断面の直径が同じサイズで形成された場合を示す。開孔２８ａと開孔２８ｂの断面の直径や平面形状は、加工性の観点から同じにすることが好ましいが、メモリセル領域５１と周辺回路領域５２とで開孔の断面の直径や平面形状が異なっていても、本発明を適用することが可能である。
【００５９】
次に、図７に示すように、ＣＶＤ法を用いて金属膜を図５に示した構造に堆積して、キャパシタの下部電極膜２９を形成する。下部電極膜２９の材料の一例として、窒化チタン（ＴｉＮ）がある。下部電極膜２９は、開孔２８ａ，２８ｂの内部を充填しない膜厚で形成する。例えば、開孔２８ａの直径が８０ｎｍの場合、下部電極膜２９の膜厚を１０〜２０ｎｍ程度にする。
【００６０】
続いて、プラズマＣＶＤ法など、段差カバレッジの悪い膜形成方法を用いて、下部電極膜２９上に、窒化シリコン膜（ＳｉＮ）などのキャップ絶縁膜３０を形成する。開孔２８ａ，２８ｂにおいては、開孔の上端近傍にのみ、キャップ絶縁膜３０が埋め込まれる。これは、最小加工寸法が６５ｎｍの世代以降の設計ルールで加工された開孔に、プラズマＣＶＤ法等の、段差カバレッジの悪い膜形成方法でキャップ絶縁膜３０を形成すると、開孔の上端が先に閉塞してしまい、開孔内へ膜が堆積しないためである。なお、キャップ絶縁膜３０は後の工程で除去されるので、開孔２８ａ，２８ｂの内壁部への付着を完全に防止する必要はない。
【００６１】
次に、図８に示すように、開口を有するフォトレジスト膜３１をキャップ絶縁膜３０上に形成する。フォトレジスト膜３１は、メモリセル領域５１内に開口パターン３２ａを有し、周辺回路領域５２内に開口パターン３２ｂを有している。開口パターン３２ａ，３２ｂの位置は、後述の湿式エッチングに際して薬液を浸透させる窓パターンをサポート膜３０に形成する位置に対応している。
【００６２】
ここで、フォトレジスト膜３１よりも先にキャップ絶縁膜３０を形成しておくことにより、フォトレジスト膜３１が各開孔２８ａ，２８ｂ内へ浸入することを防止することができる。これにより、露光を用いたフォトレジスト膜３１へのパターン加工が容易になると共に、開孔２８ａ，２８ｂ内にフォトレジスト膜３１が充填されないので、加工処理後のフォトレジスト膜３１の除去も容易となる。
【００６３】
図９は、図８を参照して説明した工程でフォトレジスト膜を形成した後に、メモリセル領域および周辺回路領域を上から見たときの平面図である。図９に示す線分Ａ１−Ａ１の部位が図８に示した断面に相当する。
【００６４】
本実施形態では、開口パターン３２ａ，３２ｂは、メモリセル領域５１および補償容量領域５３ｂのそれぞれの領域内に、平行に並べられた複数の短冊状のパターンである。また、フォトレジスト膜３１はメモリセル領域５１と補償容量領域５３ｂのみを覆うように形成されている。周辺回路領域５２において、補償容量領域５３ｂ以外の部分はフォトレジスト膜３１で覆われていない。
【００６５】
なお、図９に示した開口パターン３２ａ，３２ｂは一例であって、例えば、図９に示す線分Ａ−Ａ’の方向に開口パターンの長手方向が一致するように、開口パターンを形成してもよい。
【００６６】
次に、図１０に示すように、フォトレジスト膜３１をマスクとして、異方性ドライエッチングを行うことにより、フォトレジスト膜３１で覆われていない部分のキャップ絶縁膜３０、下部電極膜２９およびサポート膜２７を除去する。これにより、開口パターン３２ａ，３２ｂに対応する部分のサポート膜２７に窓パターン（開口）が形成される。また、隣接する個々のキャパシタの電極間を連結するようにサポート膜２７は残存している。その後、プラズマアッシング法によって、フォトレジスト膜３１を除去する。
【００６７】
次に、図１１に示すように、ドライエッチングにより、残存しているキャップ絶縁膜３０と、開孔２８ａ，２８ｂの外部に位置する下部電極膜２９を除去する。ここで、開孔２８ａ，２８ｂのアスペクト比が高い場合（例えば、アスペクト比が１５以上の場合）には、開孔底部の下部電極膜２９にはダメージを与えることなく、ドライエッチングでサポート膜２７上の下部電極膜２９を除去することができる。
【００６８】
図１２は、図１１を参照して説明した工程でドライエッチング行った後に、メモリセル領域および周辺回路領域を上から見たときの平面図である。
【００６９】
図１２に示すように、メモリセル領域５１には開孔２８ａの内壁を覆う下部電極２９ａが形成され、周辺回路領域５２には開孔２８ｂの内壁を覆う下部電極２９ｂが形成されている。
【００７０】
メモリセル領域５１内に残存しているサポート膜２７は、下部電極２９ａの外壁と接触し、後述の湿式エッチングに際して個々の下部電極を一体として支える支持体として機能する。また、周辺回路領域５２のうち、補償容量領域５３ｂに残存しているサポート膜２７は、下部電極２９ｂの外壁と接触し、後述の湿式エッチングに際して個々の下部電極を一体として支える支持体として機能する。
【００７１】
次に、図１１に示した構造に対して、希釈フッ酸（フッ化水素酸：ＨＦ）を薬液として用いた湿式エッチングを行う。図１３は、湿式エッチングを行った後の、図１２に示す線分Ａ１−Ａ１の部位の断面に相当する。図１３に示すように、メモリセル領域５１では、第３層間絶縁膜２６が除去される。希釈フッ酸溶液としては、湿式エッチングに要する時間短縮の観点から、４９ｗｔ％（重量％）の濃度のものを用いることが好ましい。この濃度の希釈フッ酸溶液は、工業用として、通常、材料メーカから供給されるフッ酸の原液に相当し、そのまま湿式エッチング処理に用いることができる。
【００７２】
湿式エッチングに際しては、ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜はフッ酸に対する耐性を有している。このため、ストッパ膜２５よりも下層への薬液の浸透を阻止することができる。これにより、メモリセル領域５１および周辺回路領域５２に既に形成されたＭＯＳトランジスタ等の素子にダメージを与えることを防げる。
【００７３】
なお、図７を参照して説明した工程では、キャップ絶縁膜３０として窒化シリコン膜をプラズマＣＶＤ法で形成しているため、キャップ絶縁膜３０はフッ酸に対して耐性のない膜になっている。そのため、下部電極２９ａ，２９ｂの表面にキャップ絶縁膜３０が残存している場合でも、この湿式エッチングの工程でキャップ絶縁膜３０は完全に除去される。
【００７４】
図１３に示すように、上述の湿式エッチングによって、メモリセル領域５１に形成された下部電極２９ａの外壁が露出し、クラウン型の電極が形成される。その際、個々の下部電極２９ａがサポート膜２７によって支持されることで１つの塊として構成されるため、個々の下部電極の倒壊が防止できる。メモリセル領域５１においては、１つのマットには通常１０万個以上の下部電極２９ａがまとめて配置されるので、全体として十分な支持強度を有している。
【００７５】
また、図１３に示すように、周辺回路領域５２のうち、補償容量領域５３ｂに形成された下部電極２９ｂも、下部電極２９ａと同様に、下部電極２９ｂの外壁が露出し、クラウン型の電極が形成される。
【００７６】
ここで、図１４を参照して、本実施形態の半導体装置の製造方法の特徴を説明する。本実施形態の半導体装置の製造方法は、図８〜図１３を用いて説明した、コア酸化膜（第３層間絶縁膜）の除去工程に特徴がある。
【００７７】
図１１から分かるように、サポート膜２７に空けた開口パターン３２ａ，３２ｂには、コア酸化膜に相当する第３層間絶縁膜２６が一部露出している。この状態でサポート膜２７に対して湿式エッチングを施すことで、開口パターン３２ａ，３２ｂに露出した第３層間絶縁膜２６にエッチャントが作用して、第３層間絶縁膜２６が除去される。言い換えると、第３層間絶縁膜２６に対する湿式エッチングにとってサポート膜２７はエッチングマスクとして機能する。そして、第３層間絶縁膜２６を除去した後もサポート膜２７は残り、サポート膜２７は下部電極２９ａ，２９ｂを支持する。ここで、本実施形態の製造方法では、図１２に示したように、補償容量領域５３ｂにおいて、サポート膜２７の中央部には開口パターン３２ｂを形成せず、マットの周辺部に開口パターン３２ｂを形成するようにサポート膜２７をパターニングしている。
【００７８】
図１４は、湿式エッチング後において、図１２に示した補償容量領域５３ｂのマットの中央部を横断する線分Ａ２−Ａ２に沿って矢印方向に見た断面図である。図１４は、第３層間絶縁膜２６を湿式エッチングにより除去した後の段階、すなわち、図１３と同じ段階での線分Ａ２−Ａ２の断面図である。
【００７９】
上述したように、本実施形態の製造方法では、補償容量領域５３ｂのマットの中央部に開口パターン３２ｂを形成しておらず、中央付近の第３層間絶縁膜２６の上面はサポート膜２７で覆われている。そのため、補償容量領域５３ｂの第３層間絶縁膜２６は、サポート膜２７に開口パターン３２ｂが形成された周辺部のみ露出し、中央付近では露出していない。よって、第３層間絶縁膜２６の湿式エッチング工程では、サポート膜２７の開口パターン３２ｂに露出した周辺部の第３層間絶縁膜３６からマット中央部の方向に徐々にエッチングが進むが、マット中央部の第３層間絶縁膜２６はエッチングマスクとなるサポート膜２７で覆われているため、サポート膜２７によるマスクの作用により除去されにくい。
【００８０】
その結果、開口パターン３２ａが形成されたメモリセル領域５１の全域の第３層間絶縁膜２６と、補償容量領域５３ｂのマット周辺部の開口パターン３２ｂにおける第３層間絶縁膜２６が除去されるエッチング終了時では、補償容量領域５３ｂのマット中央部下には第３層間絶縁膜２６ｂが残ることになる。
【００８１】
第３層間絶縁膜２６のエッチング工程では、薬液による湿式エッチングを用いて、第３層間絶縁膜２６を等方的に除去している。そのため、図１４に示すように、補償容量領域５３ｂでは、マット周辺部の上面から徐々に第３層間絶縁膜２６が除去され、第３層間絶縁膜２６の積層方向の断面が山型になるように第３層間絶縁膜２６ｂが残る。言い換えれば、補償容量領域５３ｂの第３層間絶縁膜２６ｂは、頂部よりも底部が広い形状で、より広い面積でパッド２２に接触した状態でサポート窒化膜２７下に残る。
【００８２】
上述したように、本実施形態の製造方法における、第３層間絶縁膜２６の除去工程では、小さいマットの補償容量領域５３ｂにおいて、サポート膜２７の開口パターンを調整してマット中央部下の第３層間絶縁膜２６をエッチングから保護することで、底部が広くパッド２２に接するように第３層間絶縁膜２６ｂを残すことができる。これにより、下部電極２９ｂの下層との接触面積が小さくても、複数の下部電極２９ｂを下部で支持する第３層間絶縁膜２６ｂにより下層との密着性が大きくなる。その結果、第３層間絶縁膜２６除去後の下部電極２９とパッド２２との接触面積が小さい補償容量領域５３ｂで懸念されるマット飛びを防ぐことができる。
【００８３】
本実施形態によれば、第３層間絶縁膜２６の特別なパターニング工程を追加することなく、サポート膜の開口パターンを調整することで、下部電極２９ｂの下層との密着性を大きくする効果を得ることができる。
【００８４】
次に、図１３および図１４を参照して説明した工程の後、図１５に示すように、下部電極２９ａ，２９ｂの露出している表面を覆うように、膜厚６〜１０ｎｍ程度の容量絶縁膜３５を形成する。図１５は図１２に示した線分Ａ２−Ａ２の部位に相当する断面図である。
【００８５】
容量絶縁膜３５の材料の例として、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等のいずれかの高誘電体、または、それらの膜のうち２つ以上の膜を積層した積層体がある。容量絶縁膜３５の形成にはＡＬＤ法を用いることが可能である。容量絶縁膜３５を形成した後、容量絶縁膜３５の表面を覆うように上部電極膜３６を形成する。
【００８６】
上部電極３６の形成の際、個々の下部電極間の隙間を上部電極３６で充填する必要があるため、上部電極３６を、次に説明するような積層構造とする。
【００８７】
上部電極３６の最下層の材料として、窒化チタン（ＴｉＮ）等の金属膜を５〜１０ｎｍの膜厚で形成する。この最下層の金属膜を形成した段階では、個々の下部電極間に隙間が残っている。続いて、不純物を含有した多結晶シリコン膜を形成することにより、個々の下部電極間に残存している隙間を多結晶シリコン膜で充填する。
【００８８】
多結晶シリコン膜の形成にＬＰ−ＣＶＤ法を用いることにより、段差部の被覆性（カバレッジ）の良好な膜として、多結晶シリコン膜が堆積される。そのため、個々の下部電極間に残存している隙間を多結晶シリコン膜で完全に充填することができる。図１２において、サポート膜２７で覆われている部分についても、開口パターン３２ａ，３２ｂを介して多結晶シリコン膜が形成されるため、下部電極間の隙間が充填される。
【００８９】
多結晶シリコン膜に導入する不純物として、リンまたはホウ素等を用いることが可能であり、多結晶シリコン膜をＮ型またはＰ型の導電型にすることで、多結晶シリコン膜の電気抵抗を低減できる。さらに、シリコン以外の別の元素を不純物として多結晶シリコン膜に添加してもよい。
【００９０】
また、多結晶シリコン膜を用いて個々の下部電極間の隙間を充填した後に、さらにタングステン等の金属膜を７０〜１００ｎｍ程度の膜厚で多結晶シリコン膜の上に堆積してもよい。また、上部電極３６の最下層に用いる金属膜の材料として、窒化チタン以外の金属（例えば、ルテニウム等）を使用してもよく、形成するキャパシタに要求される電気特性に応じて、上部電極３６の最下層に用いる金属膜を選択すればよい。
【００９１】
本実施形態では、図１５に示すように、補償容量領域５３ｂに第３層間絶縁膜２６ｂが残っているため、第３層間絶縁膜２６ｂで覆われた下部電極２９には容量絶縁膜３５および上部電極膜３６は形成されず、第３層間絶縁膜２６ｂの表面に形成される。また、図１５に示すように、残存する第３の層間絶縁膜２６ｂがコンベックス（凸）形状になっている。そのため、補償容量領域５３ｂの周辺部分では、キャパシタＣ２がメモリセル領域５１のキャパシタＣ１と同等な形状に形成されるが、周辺部分から中央部にかけて、キャパシタＣ１とは高さの異なる、いびつな形状のキャパシタＣ２が形成されることになる。その結果、複数のキャパシタＣ２からなる補償容量素子６５は中央が窪んだ形状になっている。この構造の補償容量素子６５をコンケイブ（凹）型のキャパシタと称する。
【００９２】
補償容量領域５３ｂに第３層間絶縁膜２６ｂをコンベックス形状に残すことで、クラウン型キャパシタがメモリセル領域５１と同様な形状に形成されない部分が生じて、補償容量素子６５がコンケイブ型になる。しかし、補償容量素子６５では、マットとなるパッド２２に接続される複数のキャパシタＣ２の全体で、所望の容量値を達成できればよいので、補償容量領域５３ｂの周辺から中央にかけて、容量がキャパシタＣ１よりも小さいキャパシタＣ２による容量低減分をシリンダの個数を増やすことで調整することが可能である。
【００９３】
本実施形態の半導体装置によれば、第３層間絶縁膜の積層方向の断面が頂部より底部が広い山型形状になっている。そのため、小さいマットの補償容量領域であっても、シリンダ型下部電極の下部を支持する第３層間絶縁膜により密着性が大きくなるので、洗浄工程において、下部電極パターンの剥がれ落ちを防げる。
【００９４】
（第２の実施形態）
第１の実施形態では、補償容量領域５３ｂの周辺近くに開口パターン３２ｂを複数配置したサポート膜をマスクにした場合で説明したが、本実施形態は、第１の実施形態とは異なるマスクを用いて、第１の実施形態と同様な効果を得るようにしたものである。なお、本実施形態では、第１の実施形態で説明した半導体装置の構造および製造方法と同様な点についての詳細な説明を省略し、第１の実施形態と異なる点を詳細に説明する。
【実施例１】
【００９５】
本実施例は、第１の実施形態で説明したサポート膜２７において、補償容量領域５３ｂに開口パターンを形成しない場合である。
【００９６】
図１６は本実施例におけるサポート膜の一例を示す平面図である。図１７は図１６に示した線分Ｂ２−Ｂ２の部位に相当する断面図であり、図１８は図１６に示した線分Ｂ１−Ｂ１の部位に相当する断面図である。
【００９７】
図１６〜図１８では、メモリセル領域５１を示すことを省略している。図１７および図１８は第１の実施形態で説明した図１４の断面に対応し、パッド２２から上の構造を示し、他の構成を図に示すことを省略している。
【００９８】
図１６に示すように、サポート膜２７ｃの平面パターンが補償容量領域５３ｂのパッド２２より一回り大きいのは、第１の実施形態と同様である。本実施例では、サポート膜２７ｃには開口パターンが形成されていない。
【００９９】
次に、このサポート膜２７ｃを用いて第３層間絶縁膜２６に対する湿式エッチングを行った場合を説明する。
【０１００】
サポート膜２７ｃをマスクにして、第３層間絶縁膜２６に対する湿式エッチングを行うと、個々の下部電極２９ｂをまわりこむようにして薬液が周辺部から中央部の方へ少しずつ浸透していくため、補償容量領域５３ｂの外側から内側にエッチングが進む。図に示さないメモリセル領域で第３層間絶縁膜２６を除去し終えたところでエッチング処理を終了させる。
【０１０１】
エッチング処理を終了すると、図１６の線分Ｂ２−Ｂ２の部位では、図１７に示すように、第３層間絶縁膜２６が除去されている。一方、図１６の線分Ｂ１−Ｂ１の部位では、図１８に示すように、第３層間絶縁膜２６ｂがコンベックス形状に残っている。
【０１０２】
本実施例によれば、第３層間絶縁膜２６の除去工程では、第３層間絶縁膜２６に対する上からのエッチングを保護することで、第３層間絶縁膜２６が横から等方性エッチングされ、頂部よりも底部が広くなるように第３層間絶縁膜２６ｂを残すことが可能となる。そのため、本実施例の場合でも、第１の実施形態と同様に、第３層間絶縁膜２６ｂが下部電極２９ｂの密着性を向上させ、洗浄工程などで下部電極２９ｂが剥がれ落ちることを防止できる。
【実施例２】
【０１０３】
本実施例は、第１の実施形態で説明したサポート膜２７において、補償容量領域５３ｂの中央付近にのみ開口パターン３２ｂを形成する場合である。
【０１０４】
図１９は本実施例におけるサポート膜の一例を示す平面図である。図２０は図１９に示した線分Ｃ−Ｃの部位に相当する断面図である。なお、本実施例においても、図１９および図２０ではメモリセル領域５１を示すことを省略している。また、図２０は第１の実施形態で説明した図１４の断面に対応し、パッド２２から上の構造を示し、他の構成を図に示すことを省略している。
【０１０５】
図１９に示すように、サポート膜２７ｄの中央付近に、開口パターン３２ｂが形成されている。サポート膜２７ｄの平面パターンが補償容量領域５３ｂのパッド２２より１回り大きいことは、本実施形態の実施例２および第１の実施形態と同様である。
【０１０６】
次に、このサポート膜２７ｄを用いて第３層間絶縁膜２６に対する湿式エッチングを行った場合を説明する。
【０１０７】
サポート膜２７ｄをマスクにして、第３層間絶縁膜２６に対する湿式エッチングを行うと、個々の下部電極２９ｂをまわりこむようにして薬液が周辺部から中央の方へ浸透していくだけでなく、開口パターン３２ｂからも浸透する。そのため、補償容量領域５３ｂの周辺部から中央にエッチングが進むと同時に、補償容量領域５３ｂの中央から周辺部にもエッチングが進む。図に示さないメモリセル領域で第３層間絶縁膜２６を除去し終えたところでエッチング処理を終了させる。
【０１０８】
エッチング処理を終了すると、図１９の線分Ｃ−Ｃの部位では、図２０に示すように、中央付近から両側に第３層間絶縁膜２６ｂがコンベックス形状に残っている。そのため、本実施例の場合でも、第１の実施形態と同様に、第３層間絶縁膜２６ｂが下部電極２９ｂの下層への密着性を向上させ、洗浄工程などで下部電極２９ｂが剥がれ落ちることを防止できる。
【０１０９】
上記２つの実施例で説明したように、本実施形態でも、第１の実施形態と同様な効果が得られる。また、第１および第２の実施形態を合わせて考えると、残存させるコア酸化膜の量や形状を、サポート膜の開口パターンにより調整できることがわかる。サポート膜はコア酸化膜への湿式エッチングに対するエッチングマスクとなっているので、サポート膜の開口パターンの有無、数、配置およびパターン形状などのいずれかを調整することによって、コア酸化膜の残存量や残存形状を制御することが可能になる。その結果、コンケイブ型キャパシタとなる補償容量素子６５の容量も制御できる。
【０１１０】
なお、上述の実施形態では、デコーダ回路に内部電源電圧を供給するための配線に接続される補償容量素子の場合で説明したが、他の容量素子に本発明を適用してもよい。
【符号の説明】
【０１１１】
２６ 第３層間絶縁膜
２７ サポート膜
５０ 半導体装置
５１ メモリセル領域
５２ 周辺回路領域
５３ａ、５３ｂ 補償容量領域
６０ 内部電源回路
６５ 補償容量素子
【特許請求の範囲】
【請求項１】
半導体基板上に、複数の第１の開口を有するコア絶縁膜を形成し、
前記複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、
少なくとも前記複数の下部電極間の前記コア絶縁膜の上面を覆うサポート膜を形成し、
前記サポート膜を用いて、少なくとも前記複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、
前記マスク膜を形成した後、前記複数の下部電極間の一部に前記コア絶縁膜が残るように、前記コア絶縁膜に対して等方性エッチングを行う、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記マスク膜を形成する際、前記サポート膜に対して、前記複数の下部電極が形成される領域に第２の開口を形成することで、前記等方性エッチング後に残す前記コア絶縁膜を調整する、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記マスク膜を形成する際、前記複数の下部電極が形成される領域の周辺部に沿って、複数の前記第２の開口を形成する、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記マスク膜を形成する際、前記複数の下部電極が形成される領域の中央に前記第２の開口を形成する、半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
前記等方性エッチングの際、頂部よりも底部が広い形状に前記コア絶縁膜を残す、半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板上に前記コア絶縁膜を形成する前に、前記複数の下部電極が形成される領域よりも大きいパターンで、前記複数の下部電極のそれぞれの底部を接続するための導電性パッドを形成する、半導体装置の製造方法。
【請求項７】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記複数の下部電極は周辺回路領域に設けられ、前記半導体装置は、前記複数の下部電極とは異なる複数の下部電極が形成されるメモリセル領域をさらに有し、
前記等方性エッチングの際、前記メモリセル領域における前記コア絶縁膜が除去されたときに該等方性エッチングを終了させる、半導体装置の製造方法。
【請求項８】
請求項３または４に記載の半導体装置の製造方法において、
前記複数の下部電極は周辺回路領域に設けられ、前記半導体装置は、前記複数の下部電極とは異なる複数の下部電極が形成されるメモリセル領域をさらに有し、
前記等方性エッチングで前記メモリセル領域における前記コア絶縁膜が除去されたときに前記コア絶縁膜が残るように、前記第２の開口の数および配置のうち、少なくともいずれかを調整する、半導体装置の製造方法。
【請求項９】
シリンダ状の複数の下部電極と、
前記複数の下部電極のうち、一部の下部電極間に設けられたコア絶縁膜と、
前記複数の下部電極の内壁面および外壁面のうち、前記コア絶縁膜と接触する部位を除く領域を覆う容量絶縁膜と、
前記容量絶縁膜を介して前記複数の下部電極の内部および下部電極間の隙間を埋める上部電極と、を有し、
前記コア絶縁膜の積層方向の断面が頂部より底部が広い山型形状である、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記複数の下部電極のそれぞれの底部と接続された導電性パッドをさらに有する半導体装置。
【請求項１】
半導体基板上に、複数の第１の開口を有するコア絶縁膜を形成し、
前記複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、
少なくとも前記複数の下部電極間の前記コア絶縁膜の上面を覆うサポート膜を形成し、
前記サポート膜を用いて、少なくとも前記複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、
前記マスク膜を形成した後、前記複数の下部電極間の一部に前記コア絶縁膜が残るように、前記コア絶縁膜に対して等方性エッチングを行う、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記マスク膜を形成する際、前記サポート膜に対して、前記複数の下部電極が形成される領域に第２の開口を形成することで、前記等方性エッチング後に残す前記コア絶縁膜を調整する、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記マスク膜を形成する際、前記複数の下部電極が形成される領域の周辺部に沿って、複数の前記第２の開口を形成する、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記マスク膜を形成する際、前記複数の下部電極が形成される領域の中央に前記第２の開口を形成する、半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
前記等方性エッチングの際、頂部よりも底部が広い形状に前記コア絶縁膜を残す、半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板上に前記コア絶縁膜を形成する前に、前記複数の下部電極が形成される領域よりも大きいパターンで、前記複数の下部電極のそれぞれの底部を接続するための導電性パッドを形成する、半導体装置の製造方法。
【請求項７】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記複数の下部電極は周辺回路領域に設けられ、前記半導体装置は、前記複数の下部電極とは異なる複数の下部電極が形成されるメモリセル領域をさらに有し、
前記等方性エッチングの際、前記メモリセル領域における前記コア絶縁膜が除去されたときに該等方性エッチングを終了させる、半導体装置の製造方法。
【請求項８】
請求項３または４に記載の半導体装置の製造方法において、
前記複数の下部電極は周辺回路領域に設けられ、前記半導体装置は、前記複数の下部電極とは異なる複数の下部電極が形成されるメモリセル領域をさらに有し、
前記等方性エッチングで前記メモリセル領域における前記コア絶縁膜が除去されたときに前記コア絶縁膜が残るように、前記第２の開口の数および配置のうち、少なくともいずれかを調整する、半導体装置の製造方法。
【請求項９】
シリンダ状の複数の下部電極と、
前記複数の下部電極のうち、一部の下部電極間に設けられたコア絶縁膜と、
前記複数の下部電極の内壁面および外壁面のうち、前記コア絶縁膜と接触する部位を除く領域を覆う容量絶縁膜と、
前記容量絶縁膜を介して前記複数の下部電極の内部および下部電極間の隙間を埋める上部電極と、を有し、
前記コア絶縁膜の積層方向の断面が頂部より底部が広い山型形状である、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記複数の下部電極のそれぞれの底部と接続された導電性パッドをさらに有する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１４２３６９（Ｐ２０１２−１４２３６９Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１０−２９２９８５（Ｐ２０１０−２９２９８５）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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