誘電体膜の形成方法、及びこれを用いる半導体素子のキャパシタの形成方法
【課題】誘電特性及び漏れ電流特性を向上させることのできる半導体素子の誘電体膜の形成方法及びキャパシタの形成方法を提供する。
【解決手段】誘電体膜は、原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ２）及び酸化アルミニウム（Ａｌ２Ｏ３）で構成された誘電体膜を形成する方法であって、チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成しているソースガスを注入し、ウェーハ上に、ＺｒＯ２とＡｌ２Ｏ３とからなる［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数である）膜を形成するステップを繰り返すことにより、ＺｒＯ２とＡｌ２Ｏ３とで構成された厚さ３０Å〜５００Åの誘電体膜を形成する。
【解決手段】誘電体膜は、原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ２）及び酸化アルミニウム（Ａｌ２Ｏ３）で構成された誘電体膜を形成する方法であって、チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成しているソースガスを注入し、ウェーハ上に、ＺｒＯ２とＡｌ２Ｏ３とからなる［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数である）膜を形成するステップを繰り返すことにより、ＺｒＯ２とＡｌ２Ｏ３とで構成された厚さ３０Å〜５００Åの誘電体膜を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の誘電体膜の形成方法、及びこれを用いるキャパシタの形成方法に関し、更に詳しくは、原子層堆積（ＡＬＤ）法を用いる半導体素子の誘電体膜の形成方法、及びこれを用いるキャパシタの形成方法に関する。
【背景技術】
【０００２】
近年、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のデザインルールが小さくなるにつれ、セル面積が減少し、キャパシタのストレージノードの縦横比が非常に大きくなった。このため、単位セル当りに要求される誘電容量の確保が難しくなった。
【０００３】
従来は、誘電容量を確保するために酸化物／窒化物／酸化物（ＯＮＯ）膜構造で誘電体膜を形成していた。しかし、近年は、より大きな誘電容量を確保するために、誘電率の高いアルミニウム酸化物（Ａｌ２Ｏ３）の膜（ε＝９）、ハフニウム酸化物（ＨｆＯ２）の膜（ε＝２５）、又は、これらを積層したＨｆＯ２／Ａｌ２Ｏ３積層膜を用いて誘電体膜を形成する研究が活発に行われている。そして、このような誘電体膜は、大きい縦横比に対応するために、これまでの化学気相蒸着法に代り、原子層堆積法（ＡＬＤ）で形成されている。
【０００４】
しかし、ＨｆＯ２／Ａｌ２Ｏ３膜の積層構造により形成された誘電体膜に関しては、誘電体膜全体の誘電特性及び漏れ電流特性が、各材料に対する比誘電率ε及びバンドギャップエネルギーＥｇに依存する。すなわち、これまでのＨｆＯ２／Ａｌ２Ｏ３膜の積層構造により形成された誘電体膜は、下記のように、各膜の特性の組み合わせによる電気的特性を示す。
【０００５】
通常、Ａｌ２Ｏ３膜の誘電率εは９であり、バンドギャップエネルギーＥｇは９ｅＶである。一方、ＨｆＯ２の誘電率εは２５であり、バンドギャップエネルギーＥｇは５．６ｅＶであることが知られている。すなわち、誘電体膜全体の誘電特性は、ＨｆＯ２膜の影響を受け、漏れ電流特性は、Ａｌ２Ｏ３膜のバンドギャップエネルギーＥｇの影響を受ける。これに対し、誘電体膜全体の漏れ電流特性は、ＨｆＯ２膜の相対的に低いバンドギャップエネルギーＥｇによって低下し、Ａｌ２Ｏ３膜の低い誘電率によって低下する。したがって、誘電体膜をＤＲＡＭ素子などのキャパシタに適用する場合、誘電体膜の厚さの低減が非常に困難になる。
【０００６】
しかし、Ａｌ２Ｏ３膜は、誘電体膜を共に形成するＨｆＯ２膜の結晶化温度を下げる機能があり、このような機能を介して誘電体膜の漏れ電流が低減される。したがって、誘電体膜の特性の向上のためには、Ａｌ２Ｏ３膜と共に誘電体膜を形成する酸化物の誘電率及びバンドギャップエネルギーを調節しなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、誘電特性及び漏れ電流特性を向上させることのできる半導体素子の誘電体膜の形成方法を提供することにある。
【０００８】
また、本発明の別の目的は、誘電体膜の形成方法を用いる半導体素子のキャパシタの形成方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一側面によれば、原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ２）及び酸化アルミニウム（Ａｌ２Ｏ３）で構成された誘電体膜を形成する方法であって、チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成するソースガスを注入し、前記ウェーハ上に、ＺｒＯ２とＡｌ２Ｏ３とからなる［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）膜を形成するステップを繰り返すことにより、前記ＺｒＯ２とＡｌ２Ｏ３とで構成された厚さ３０Å〜５００Åの前記誘電体膜を形成することを特徴とする誘電体膜の形成方法が提供される。
【００１０】
本発明の別の側面によれば、コンタクトプラグが形成された半導体基板を提供するステップと、前記コンタクトプラグを含む構造全体の上に前記コンタクトプラグが露出するパターン絶縁膜を形成するステップと、該パターン絶縁膜を含む構造全体の上の段差に沿って下部電極を形成するステップと、該下部電極上に請求項１〜４のうちのいずれか１つに請求された方法を用いて誘電体膜を形成するステップと、該誘電体膜上に上部電極を形成するステップとを含むキャパシタの形成方法が提供される。
【発明の効果】
【００１１】
本発明によると、ＺｒＯ２とＡｌ２Ｏ３とが均等に混合された［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）膜を用いて誘電体膜を形成することによって、半導体素子に用いられるキャパシタの誘電特性及び漏れ電流特性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る誘電体膜の形成方法を示すフローチャートである。
【図２】図２は、図１に示す酸化ジルコニウム（ＺｒＯ２）膜の形成工程を示す図である。
【図３】図３は、図１に示す酸化アルミニウム（Ａｌ２Ｏ３）膜の形成工程を示す図である。
【図４Ａ】図４Ａは、図１に示した方法によって形成された誘電体膜を示す図である。
【図４Ｂ】図４Ｂは、図１に示した方法によって形成された誘電体膜を示す図である。
【図５】図５は、本発明の第２実施形態に係る誘電体膜の形成方法を示すフローチャートである。
【図６】図６は、本発明の第３実施形態に係る誘電体膜の形成方法を示すフローチャートである。
【図７】図７は、図６に示す［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の形成工程を示す図である。
【図８】図８は、本発明の好ましい実施形態に係るキャパシタの形成方法を示す断面図である。
【図９】図９は、本発明の好ましい実施形態に係るキャパシタの形成方法を示す断面図である。
【図１０】図１０は、本発明の好ましい実施形態に係るキャパシタの形成方法を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の上記及び別の目的及び特徴は、以下に示す、添付図面を参照する実施の形態の説明から明らかになるであろう。
【００１４】
第１実施形態
図１は、本発明の第１実施形態に係る半導体素子の誘電体膜の形成方法を示すフローチャートであり、図２は、ＺｒＯ２膜の形成工程の順序を説明するために示す図であり、図３は、Ａｌ２Ｏ３膜の形成工程の順序を説明するために示す図である。
【００１５】
図１〜図３に示すように、本発明の第１実施形態に係る半導体素子の誘電体膜の形成方法は、原子層堆積（ＡＬＤ）法を用い、まずＺｒＯ２膜を形成した後、Ａｌ２Ｏ３膜を形成する工程を含む。
【００１６】
まず、ＺｒＯ２膜の形成工程は、次のとおりである。Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ＴＭＨＤ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ＴＭＴＤ）及びＺｒ（ＯｔＢｕ）４からなる群の中から選択されるいずれか１つのソースガスを、２００℃〜３５０℃の範囲で保持するＡＬＤ装置のチャンバー内に注入してウェーハ（図示せず）上にジルコニウム（Ｚｒ）を吸着させる（ステップＳ１０）。次に、チャンバー内に窒素（Ｎ２）ガスを注入して、吸着されずにチャンバー内に残留するＺｒソースガスをチャンバーの外へとパージする（ステップＳ１１）。次に、チャンバー内にＯ３を注入して、ウェーハ上に吸着されたＺｒを酸化させてＺｒＯ２膜を形成する（ステップＳ１２）。次に、チャンバー内にＮ２ガスを注入して、反応しなかったＯ３をパージする（ステップＳ１３）。このようなステップＳ１０〜ステップＳ１３は、１周期Ｔｚｒとして実行され、ＺｒＯ２膜の厚さＴ１が約１０Åになるまで１周期Ｔｚｒを繰り返し行う。このとき、ＺｒＯ２膜の厚さＴ１を約１０Åに制限する理由は、図４Ａに示すようにＺｒＯ２膜をウェーハＷ上に非連続的に形成するためである。１周期Ｔｚｒの間、ＺｒＯ２膜の厚さＴ１は約１Å未満になる。したがって、１周期Ｔｚｒを１０回繰り返し行なうと、ＺｒＯ２膜を約１０Åに近い厚さに形成することができる。
【００１７】
続いて、Ａｌ２Ｏ３膜の形成工程を行う。Ａｌ２Ｏ３膜の形成工程は、次のとおりである。Ａｌ（ＣＨ３）３ソースガスをチャンバー内に注入して、インサイチューでウェーハ上にＡｌを吸着させる（ステップＳ１５）。次に、チャンバー内にＮ２ガスを注入して、吸着されずにチャンバー内に残留するＡｌソースガスをチャンバーの外へとパージする（ステップＳ１６）。次に、チャンバー内にＯ３を注入して、ＺｒＯ２膜の形成されていないウェーハ上にＡｌ２Ｏ３膜を形成する（ステップＳ１７）。上記したようにＺｒＯ２膜の厚さを約１０Å未満（約１Å〜１０Åの範囲）に制御する場合、図４Ｂに示すように、ウェーハＷ上に非連続的にＺｒＯ２膜が形成される。したがって、ＺｒＯ２膜が形成されていない部位、すなわち、ＺｒＯ２膜１の間にＡｌ２Ｏ３膜２が形成される。次に、チャンバー内にＮ２ガスを注入して、反応しなかったＯ３をパージする（ステップＳ１８）。このようなステップＳ１５〜ステップＳ１８は、１周期ＴＡｌとして実行され、Ａｌ２Ｏ３膜の厚さＴ２が約１０Å未満になるまで、１周期ＴＡｌを繰り返し行う。１周期ＴＡｌの間、Ａｌ２Ｏ３膜の厚さＴ２は約１Å未満になる。したがって、１周期ＴＡｌを１０回繰り返し行えば、Ａｌ２Ｏ３膜を約１０Åに近い厚さに形成することができる。
【００１８】
続いて、ＺｒＯ２膜とＡｌ２Ｏ３膜との混合膜の厚さＴｆｉｎａｌが、目標値の厚さＴｇｏａｌよりも小さい場合、ＺｒＯ２膜の形成周期Ｔｚｒ及びＡｌ２Ｏ３膜の形成周期ＴＡｌをそれぞれ１回行う（ステップＳ２１及びＳ２２）。ステップＳ２１及びステップＳ２２は、混合膜の厚さＴｆｉｎａｌが目標値の厚さＴｇｏａｌと等しくなるまで繰り返し行う。このとき、前記ＺｒＯ２とＡｌ２Ｏ３との混合膜の厚さＴｆｉｎａｌは、約３０Å〜５００Åの範囲に形成することが好ましい。
【００１９】
上記工程を介して誘電体膜は、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）に形成される。
【００２０】
第２実施形態
図５は、本発明の第２実施形態に係る半導体素子の誘電体膜の形成方法を示すフローチャートである。
【００２１】
図５に示すように、本発明の第２実施形態に係る半導体素子の誘電体膜の形成方法は、第１実施形態のようにＡＬＤ法を用いる。しかし、第２実施形態では、まずＺｒＯ２膜を形成するのではなく、まずＡｌ２Ｏ３膜を非連続的にウェーハ上に形成し、その次にＺｒＯ２膜を形成する。このような違いの他は、第２実施形態は、第１実施形態と実質的に同じ工程で行われるため、ここでは、説明の便宜上、これについての具体的な説明は省略する。
【００２２】
第３実施形態
図６は、本発明の第３実施形態に係る半導体素子の誘電体膜の形成方法を示すフローチャートであり、図７は、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を同時に形成する形成工程を示す図である。
【００２３】
図６及び図７に示すように、本発明の第３実施形態に係る半導体素子の誘電体膜の形成方法は、ＡＬＤ法を用いて［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を同時に形成する。
【００２４】
まず、ＺｒＡｌ（ＭＭＰ）２（ＯｉＰｒ）５などのように、ＺｒとＡｌとが１つの分子を構成しているソースガスを、約２００℃〜３５０℃の範囲に保持するＡＬＤ装置のチャンバー内に注入してウェーハ（図示せず）上にＺｒとＡｌとを吸着させる（ステップＳ２１０）。次に、チャンバー内にＮ２ガスを注入し、吸着されずにチャンバー内に残留するソースガスをチャンバーの外へとパージする（ステップＳ２１１）。次に、チャンバー内にＯ３を注入して、ウェーハ上に吸着されたＺｒ及びＡｌを酸化させ、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成する（ステップＳ２１２）。このとき、ｘ及びｙの合計が約１０未満になるように形成することが好ましい。
【００２５】
次に、チャンバー内にＮ２ガスを注入して、反応しなかったＯ３をパージする（ステップＳ２１３）。このようなステップＳ２１０〜ステップＳ２１３は、１周期Ｔｚｒ／Ａｌとして実行され、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の厚さＴ３が目標値の厚さＴｇｏａｌよりも小さい場合、１周期Ｔｚｒ／Ａｌ（Ｓ２１０〜Ｓ２１３）を、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の厚さＴ３が目標値の厚さＴｇｏａｌと等しくなるまで繰り返し行う。このとき、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の厚さＴ３は、約３０Å〜５００Åの範囲に形成することが好ましい。
【００２６】
一方、上述の本発明の第１実施形態〜第３実施形態では、酸化工程のためにＯ３を用いているが、これは一例であり、Ｏ３の代わりにＨ２Ｏ又は酸素プラズマを用いることもできる。また、本発明の第１実施形態〜第３実施形態では、パージ工程を、Ｎ２ガスを用いて行っているが、これも一例であって、真空ポンプやアルゴン（Ａｒ）ガスを用いて行うこともできる。
【００２７】
なお、下記の表１及び表２は、ＨｆＯ２とＺｒＯ２との特性を互いに比較する比較表である。
【００２８】
【表１】
【００２９】
【表２】
【００３０】
上記表１に示すように、ＺｒＯ２は、ＨｆＯ２と誘電率が類似しているが、バンドギャップエネルギーは、ＨｆＯ２よりも相対的に大きい。すなわち、Ａｌ２Ｏ３−ＺｒＯ２を積層又は混合して用いることによって、薄膜全体のバンドギャップエネルギーを増加させて、誘電膜の漏れ電流特性を向上させる。これによって誘電体膜の厚さを低減させやすくなる。また、ＨｆＯ２の代りにＺｒＯ２を適用する場合、商業的に使用することのできるＺｒソースがＨｆソースに比べて飽和蒸気圧及び分子量が非常に小さいため、取り扱いが非常に容易という長所があり、量産工程への適用が更に有利である。
【００３１】
以下では、本発明の第１実施形態〜第３実施形態の誘電体膜の形成方法を用いるキャパシタの形成方法を、図８〜図１０を参照して説明する。図８〜図１０は、凹面構造を有するＤＲＡＭ素子のキャパシタの形成方法を示す断面図である。
【００３２】
図８に示すように、ストレージノードコンタクトプラグ１８を備える下地層が形成された半導体基板１０を提供する。ここで、下地層１０は、導電層１２、第１層間絶縁膜〜第３層間絶縁膜１１，１３，１７、ビットライン１４、ハードマスク１５、及びスペーサ１６を更に備える。このとき、導電層１２は、ポリシリコン膜で形成し、第１層間絶縁膜〜第３層間絶縁膜１１，１３，１７は、酸化物質を用いて形成する。また、ビットライン１４は、ポリシリコン（又は、窒化チタニウム（ＴｉＮ））とタングステン（又は、タングステンシリサイド）とで形成し、ハードマスク１５は、窒化物質で形成する。
【００３３】
続いて、ストレージノードコンタクトプラグ１８を備える構造全体の上に、ストレージノードコンタクトプラグ１８上が露出するようにストレージノードパターン用絶縁膜１９を形成する。このとき、絶縁膜１９を、酸化物質又はポリシリコンで形成する。
【００３４】
続いて、絶縁膜１９を備える構造全体の上の段差に沿ってストレージノード２０を形成する。このとき、ストレージノード２０は、キャパシタの下部電極であって、リン（Ｐ）及び砒素（Ａｓ）などのような不純物がドーピングされたポリシリコン、ＴｉＮ、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、白金（Ｐｔ）、イリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ２）からなる群の中から選択されるいずれか１つで形成する。
【００３５】
続いて、図９に示すように、ストレージノード２０上に誘電体膜２１を形成する。このとき、誘電体膜２１は、本発明の第１実施形態〜第３実施形態のうちのいずれか１つの実施形態を介して、ＺｒＯ２及びＡｌ２Ｏ３が均等に混合された［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）で形成する。参考に、ｘ及びｙの合計が約１０を越えないようにすることが好ましい。
【００３６】
続いて、誘電体膜２１に対して熱処理工程を行う。ここで、熱処理工程は、炉法、急速温度処理（ＲＴＰ）法又は急速温度アニール（ＲＴＡ）法で行われる。このとき、熱処理工程は、Ａｒ、Ｎ２又は酸素（Ｏ２）が微量含まれた雰囲気で、約４５０℃〜８５０℃の温度の範囲内で実施される。
【００３７】
続いて、図１０に示すように、誘電体膜２１の上部を含む構造全体の上にキャパシタの上部電極２２を形成する。このとき、上部電極２２は、ストレージノード２０と同じ物質で形成する。例えば、Ｐ及びＡｓなどのような不純物がドーピングされたポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ２、Ｐｔ、Ｉｒ及びＩｒＯ２からなる群の中から選択されるいずれか１つで形成する。
【００３８】
上述の本発明の実施形態は、凹面構造を有するキャパシタに適用した実施形態についてのみ説明されているが、これは一例であり、凹面構造の他にフラット構造、シリンダー構造のキャパシタへの適用も可能である。また、無線周波数（ＲＦ）素子のキャパシタの誘電体膜として適用することもできる。さらに、フラッシュメモリ，電気的消去書込可能な読出し専用メモリ（ＥＥＰＲＯＭ），消去書込可能な読出し専用メモリ（ＥＲＰＯＭ）などのメモリ素子におけるフローティングゲートとコントロールゲートとの間に介在する誘電体膜にも適用することができる。
【００３９】
本出願は、２００４年１２月２３日に韓国特許庁に出願された韓国特許出願番号２００４−０１１０９２０に関連する主題を含んでおり、その全内容は参照によりここに組み込まれる。
【００４０】
本発明を、特定の好ましい実施形態について具体的に説明したが、本発明の技術分野の通常の専門家にとっては、特許請求の範囲によって定義された本発明の範囲から逸脱すること無く、様々な変更及び修正が可能であるということは明らかである。
【技術分野】
【０００１】
本発明は、半導体素子の誘電体膜の形成方法、及びこれを用いるキャパシタの形成方法に関し、更に詳しくは、原子層堆積（ＡＬＤ）法を用いる半導体素子の誘電体膜の形成方法、及びこれを用いるキャパシタの形成方法に関する。
【背景技術】
【０００２】
近年、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のデザインルールが小さくなるにつれ、セル面積が減少し、キャパシタのストレージノードの縦横比が非常に大きくなった。このため、単位セル当りに要求される誘電容量の確保が難しくなった。
【０００３】
従来は、誘電容量を確保するために酸化物／窒化物／酸化物（ＯＮＯ）膜構造で誘電体膜を形成していた。しかし、近年は、より大きな誘電容量を確保するために、誘電率の高いアルミニウム酸化物（Ａｌ２Ｏ３）の膜（ε＝９）、ハフニウム酸化物（ＨｆＯ２）の膜（ε＝２５）、又は、これらを積層したＨｆＯ２／Ａｌ２Ｏ３積層膜を用いて誘電体膜を形成する研究が活発に行われている。そして、このような誘電体膜は、大きい縦横比に対応するために、これまでの化学気相蒸着法に代り、原子層堆積法（ＡＬＤ）で形成されている。
【０００４】
しかし、ＨｆＯ２／Ａｌ２Ｏ３膜の積層構造により形成された誘電体膜に関しては、誘電体膜全体の誘電特性及び漏れ電流特性が、各材料に対する比誘電率ε及びバンドギャップエネルギーＥｇに依存する。すなわち、これまでのＨｆＯ２／Ａｌ２Ｏ３膜の積層構造により形成された誘電体膜は、下記のように、各膜の特性の組み合わせによる電気的特性を示す。
【０００５】
通常、Ａｌ２Ｏ３膜の誘電率εは９であり、バンドギャップエネルギーＥｇは９ｅＶである。一方、ＨｆＯ２の誘電率εは２５であり、バンドギャップエネルギーＥｇは５．６ｅＶであることが知られている。すなわち、誘電体膜全体の誘電特性は、ＨｆＯ２膜の影響を受け、漏れ電流特性は、Ａｌ２Ｏ３膜のバンドギャップエネルギーＥｇの影響を受ける。これに対し、誘電体膜全体の漏れ電流特性は、ＨｆＯ２膜の相対的に低いバンドギャップエネルギーＥｇによって低下し、Ａｌ２Ｏ３膜の低い誘電率によって低下する。したがって、誘電体膜をＤＲＡＭ素子などのキャパシタに適用する場合、誘電体膜の厚さの低減が非常に困難になる。
【０００６】
しかし、Ａｌ２Ｏ３膜は、誘電体膜を共に形成するＨｆＯ２膜の結晶化温度を下げる機能があり、このような機能を介して誘電体膜の漏れ電流が低減される。したがって、誘電体膜の特性の向上のためには、Ａｌ２Ｏ３膜と共に誘電体膜を形成する酸化物の誘電率及びバンドギャップエネルギーを調節しなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、誘電特性及び漏れ電流特性を向上させることのできる半導体素子の誘電体膜の形成方法を提供することにある。
【０００８】
また、本発明の別の目的は、誘電体膜の形成方法を用いる半導体素子のキャパシタの形成方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一側面によれば、原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ２）及び酸化アルミニウム（Ａｌ２Ｏ３）で構成された誘電体膜を形成する方法であって、チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成するソースガスを注入し、前記ウェーハ上に、ＺｒＯ２とＡｌ２Ｏ３とからなる［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）膜を形成するステップを繰り返すことにより、前記ＺｒＯ２とＡｌ２Ｏ３とで構成された厚さ３０Å〜５００Åの前記誘電体膜を形成することを特徴とする誘電体膜の形成方法が提供される。
【００１０】
本発明の別の側面によれば、コンタクトプラグが形成された半導体基板を提供するステップと、前記コンタクトプラグを含む構造全体の上に前記コンタクトプラグが露出するパターン絶縁膜を形成するステップと、該パターン絶縁膜を含む構造全体の上の段差に沿って下部電極を形成するステップと、該下部電極上に請求項１〜４のうちのいずれか１つに請求された方法を用いて誘電体膜を形成するステップと、該誘電体膜上に上部電極を形成するステップとを含むキャパシタの形成方法が提供される。
【発明の効果】
【００１１】
本発明によると、ＺｒＯ２とＡｌ２Ｏ３とが均等に混合された［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）膜を用いて誘電体膜を形成することによって、半導体素子に用いられるキャパシタの誘電特性及び漏れ電流特性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る誘電体膜の形成方法を示すフローチャートである。
【図２】図２は、図１に示す酸化ジルコニウム（ＺｒＯ２）膜の形成工程を示す図である。
【図３】図３は、図１に示す酸化アルミニウム（Ａｌ２Ｏ３）膜の形成工程を示す図である。
【図４Ａ】図４Ａは、図１に示した方法によって形成された誘電体膜を示す図である。
【図４Ｂ】図４Ｂは、図１に示した方法によって形成された誘電体膜を示す図である。
【図５】図５は、本発明の第２実施形態に係る誘電体膜の形成方法を示すフローチャートである。
【図６】図６は、本発明の第３実施形態に係る誘電体膜の形成方法を示すフローチャートである。
【図７】図７は、図６に示す［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の形成工程を示す図である。
【図８】図８は、本発明の好ましい実施形態に係るキャパシタの形成方法を示す断面図である。
【図９】図９は、本発明の好ましい実施形態に係るキャパシタの形成方法を示す断面図である。
【図１０】図１０は、本発明の好ましい実施形態に係るキャパシタの形成方法を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の上記及び別の目的及び特徴は、以下に示す、添付図面を参照する実施の形態の説明から明らかになるであろう。
【００１４】
第１実施形態
図１は、本発明の第１実施形態に係る半導体素子の誘電体膜の形成方法を示すフローチャートであり、図２は、ＺｒＯ２膜の形成工程の順序を説明するために示す図であり、図３は、Ａｌ２Ｏ３膜の形成工程の順序を説明するために示す図である。
【００１５】
図１〜図３に示すように、本発明の第１実施形態に係る半導体素子の誘電体膜の形成方法は、原子層堆積（ＡＬＤ）法を用い、まずＺｒＯ２膜を形成した後、Ａｌ２Ｏ３膜を形成する工程を含む。
【００１６】
まず、ＺｒＯ２膜の形成工程は、次のとおりである。Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ＴＭＨＤ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ＴＭＴＤ）及びＺｒ（ＯｔＢｕ）４からなる群の中から選択されるいずれか１つのソースガスを、２００℃〜３５０℃の範囲で保持するＡＬＤ装置のチャンバー内に注入してウェーハ（図示せず）上にジルコニウム（Ｚｒ）を吸着させる（ステップＳ１０）。次に、チャンバー内に窒素（Ｎ２）ガスを注入して、吸着されずにチャンバー内に残留するＺｒソースガスをチャンバーの外へとパージする（ステップＳ１１）。次に、チャンバー内にＯ３を注入して、ウェーハ上に吸着されたＺｒを酸化させてＺｒＯ２膜を形成する（ステップＳ１２）。次に、チャンバー内にＮ２ガスを注入して、反応しなかったＯ３をパージする（ステップＳ１３）。このようなステップＳ１０〜ステップＳ１３は、１周期Ｔｚｒとして実行され、ＺｒＯ２膜の厚さＴ１が約１０Åになるまで１周期Ｔｚｒを繰り返し行う。このとき、ＺｒＯ２膜の厚さＴ１を約１０Åに制限する理由は、図４Ａに示すようにＺｒＯ２膜をウェーハＷ上に非連続的に形成するためである。１周期Ｔｚｒの間、ＺｒＯ２膜の厚さＴ１は約１Å未満になる。したがって、１周期Ｔｚｒを１０回繰り返し行なうと、ＺｒＯ２膜を約１０Åに近い厚さに形成することができる。
【００１７】
続いて、Ａｌ２Ｏ３膜の形成工程を行う。Ａｌ２Ｏ３膜の形成工程は、次のとおりである。Ａｌ（ＣＨ３）３ソースガスをチャンバー内に注入して、インサイチューでウェーハ上にＡｌを吸着させる（ステップＳ１５）。次に、チャンバー内にＮ２ガスを注入して、吸着されずにチャンバー内に残留するＡｌソースガスをチャンバーの外へとパージする（ステップＳ１６）。次に、チャンバー内にＯ３を注入して、ＺｒＯ２膜の形成されていないウェーハ上にＡｌ２Ｏ３膜を形成する（ステップＳ１７）。上記したようにＺｒＯ２膜の厚さを約１０Å未満（約１Å〜１０Åの範囲）に制御する場合、図４Ｂに示すように、ウェーハＷ上に非連続的にＺｒＯ２膜が形成される。したがって、ＺｒＯ２膜が形成されていない部位、すなわち、ＺｒＯ２膜１の間にＡｌ２Ｏ３膜２が形成される。次に、チャンバー内にＮ２ガスを注入して、反応しなかったＯ３をパージする（ステップＳ１８）。このようなステップＳ１５〜ステップＳ１８は、１周期ＴＡｌとして実行され、Ａｌ２Ｏ３膜の厚さＴ２が約１０Å未満になるまで、１周期ＴＡｌを繰り返し行う。１周期ＴＡｌの間、Ａｌ２Ｏ３膜の厚さＴ２は約１Å未満になる。したがって、１周期ＴＡｌを１０回繰り返し行えば、Ａｌ２Ｏ３膜を約１０Åに近い厚さに形成することができる。
【００１８】
続いて、ＺｒＯ２膜とＡｌ２Ｏ３膜との混合膜の厚さＴｆｉｎａｌが、目標値の厚さＴｇｏａｌよりも小さい場合、ＺｒＯ２膜の形成周期Ｔｚｒ及びＡｌ２Ｏ３膜の形成周期ＴＡｌをそれぞれ１回行う（ステップＳ２１及びＳ２２）。ステップＳ２１及びステップＳ２２は、混合膜の厚さＴｆｉｎａｌが目標値の厚さＴｇｏａｌと等しくなるまで繰り返し行う。このとき、前記ＺｒＯ２とＡｌ２Ｏ３との混合膜の厚さＴｆｉｎａｌは、約３０Å〜５００Åの範囲に形成することが好ましい。
【００１９】
上記工程を介して誘電体膜は、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）に形成される。
【００２０】
第２実施形態
図５は、本発明の第２実施形態に係る半導体素子の誘電体膜の形成方法を示すフローチャートである。
【００２１】
図５に示すように、本発明の第２実施形態に係る半導体素子の誘電体膜の形成方法は、第１実施形態のようにＡＬＤ法を用いる。しかし、第２実施形態では、まずＺｒＯ２膜を形成するのではなく、まずＡｌ２Ｏ３膜を非連続的にウェーハ上に形成し、その次にＺｒＯ２膜を形成する。このような違いの他は、第２実施形態は、第１実施形態と実質的に同じ工程で行われるため、ここでは、説明の便宜上、これについての具体的な説明は省略する。
【００２２】
第３実施形態
図６は、本発明の第３実施形態に係る半導体素子の誘電体膜の形成方法を示すフローチャートであり、図７は、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を同時に形成する形成工程を示す図である。
【００２３】
図６及び図７に示すように、本発明の第３実施形態に係る半導体素子の誘電体膜の形成方法は、ＡＬＤ法を用いて［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を同時に形成する。
【００２４】
まず、ＺｒＡｌ（ＭＭＰ）２（ＯｉＰｒ）５などのように、ＺｒとＡｌとが１つの分子を構成しているソースガスを、約２００℃〜３５０℃の範囲に保持するＡＬＤ装置のチャンバー内に注入してウェーハ（図示せず）上にＺｒとＡｌとを吸着させる（ステップＳ２１０）。次に、チャンバー内にＮ２ガスを注入し、吸着されずにチャンバー内に残留するソースガスをチャンバーの外へとパージする（ステップＳ２１１）。次に、チャンバー内にＯ３を注入して、ウェーハ上に吸着されたＺｒ及びＡｌを酸化させ、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成する（ステップＳ２１２）。このとき、ｘ及びｙの合計が約１０未満になるように形成することが好ましい。
【００２５】
次に、チャンバー内にＮ２ガスを注入して、反応しなかったＯ３をパージする（ステップＳ２１３）。このようなステップＳ２１０〜ステップＳ２１３は、１周期Ｔｚｒ／Ａｌとして実行され、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の厚さＴ３が目標値の厚さＴｇｏａｌよりも小さい場合、１周期Ｔｚｒ／Ａｌ（Ｓ２１０〜Ｓ２１３）を、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の厚さＴ３が目標値の厚さＴｇｏａｌと等しくなるまで繰り返し行う。このとき、［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜の厚さＴ３は、約３０Å〜５００Åの範囲に形成することが好ましい。
【００２６】
一方、上述の本発明の第１実施形態〜第３実施形態では、酸化工程のためにＯ３を用いているが、これは一例であり、Ｏ３の代わりにＨ２Ｏ又は酸素プラズマを用いることもできる。また、本発明の第１実施形態〜第３実施形態では、パージ工程を、Ｎ２ガスを用いて行っているが、これも一例であって、真空ポンプやアルゴン（Ａｒ）ガスを用いて行うこともできる。
【００２７】
なお、下記の表１及び表２は、ＨｆＯ２とＺｒＯ２との特性を互いに比較する比較表である。
【００２８】
【表１】
【００２９】
【表２】
【００３０】
上記表１に示すように、ＺｒＯ２は、ＨｆＯ２と誘電率が類似しているが、バンドギャップエネルギーは、ＨｆＯ２よりも相対的に大きい。すなわち、Ａｌ２Ｏ３−ＺｒＯ２を積層又は混合して用いることによって、薄膜全体のバンドギャップエネルギーを増加させて、誘電膜の漏れ電流特性を向上させる。これによって誘電体膜の厚さを低減させやすくなる。また、ＨｆＯ２の代りにＺｒＯ２を適用する場合、商業的に使用することのできるＺｒソースがＨｆソースに比べて飽和蒸気圧及び分子量が非常に小さいため、取り扱いが非常に容易という長所があり、量産工程への適用が更に有利である。
【００３１】
以下では、本発明の第１実施形態〜第３実施形態の誘電体膜の形成方法を用いるキャパシタの形成方法を、図８〜図１０を参照して説明する。図８〜図１０は、凹面構造を有するＤＲＡＭ素子のキャパシタの形成方法を示す断面図である。
【００３２】
図８に示すように、ストレージノードコンタクトプラグ１８を備える下地層が形成された半導体基板１０を提供する。ここで、下地層１０は、導電層１２、第１層間絶縁膜〜第３層間絶縁膜１１，１３，１７、ビットライン１４、ハードマスク１５、及びスペーサ１６を更に備える。このとき、導電層１２は、ポリシリコン膜で形成し、第１層間絶縁膜〜第３層間絶縁膜１１，１３，１７は、酸化物質を用いて形成する。また、ビットライン１４は、ポリシリコン（又は、窒化チタニウム（ＴｉＮ））とタングステン（又は、タングステンシリサイド）とで形成し、ハードマスク１５は、窒化物質で形成する。
【００３３】
続いて、ストレージノードコンタクトプラグ１８を備える構造全体の上に、ストレージノードコンタクトプラグ１８上が露出するようにストレージノードパターン用絶縁膜１９を形成する。このとき、絶縁膜１９を、酸化物質又はポリシリコンで形成する。
【００３４】
続いて、絶縁膜１９を備える構造全体の上の段差に沿ってストレージノード２０を形成する。このとき、ストレージノード２０は、キャパシタの下部電極であって、リン（Ｐ）及び砒素（Ａｓ）などのような不純物がドーピングされたポリシリコン、ＴｉＮ、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、白金（Ｐｔ）、イリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ２）からなる群の中から選択されるいずれか１つで形成する。
【００３５】
続いて、図９に示すように、ストレージノード２０上に誘電体膜２１を形成する。このとき、誘電体膜２１は、本発明の第１実施形態〜第３実施形態のうちのいずれか１つの実施形態を介して、ＺｒＯ２及びＡｌ２Ｏ３が均等に混合された［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数）で形成する。参考に、ｘ及びｙの合計が約１０を越えないようにすることが好ましい。
【００３６】
続いて、誘電体膜２１に対して熱処理工程を行う。ここで、熱処理工程は、炉法、急速温度処理（ＲＴＰ）法又は急速温度アニール（ＲＴＡ）法で行われる。このとき、熱処理工程は、Ａｒ、Ｎ２又は酸素（Ｏ２）が微量含まれた雰囲気で、約４５０℃〜８５０℃の温度の範囲内で実施される。
【００３７】
続いて、図１０に示すように、誘電体膜２１の上部を含む構造全体の上にキャパシタの上部電極２２を形成する。このとき、上部電極２２は、ストレージノード２０と同じ物質で形成する。例えば、Ｐ及びＡｓなどのような不純物がドーピングされたポリシリコン、ＴｉＮ、Ｒｕ、ＲｕＯ２、Ｐｔ、Ｉｒ及びＩｒＯ２からなる群の中から選択されるいずれか１つで形成する。
【００３８】
上述の本発明の実施形態は、凹面構造を有するキャパシタに適用した実施形態についてのみ説明されているが、これは一例であり、凹面構造の他にフラット構造、シリンダー構造のキャパシタへの適用も可能である。また、無線周波数（ＲＦ）素子のキャパシタの誘電体膜として適用することもできる。さらに、フラッシュメモリ，電気的消去書込可能な読出し専用メモリ（ＥＥＰＲＯＭ），消去書込可能な読出し専用メモリ（ＥＲＰＯＭ）などのメモリ素子におけるフローティングゲートとコントロールゲートとの間に介在する誘電体膜にも適用することができる。
【００３９】
本出願は、２００４年１２月２３日に韓国特許庁に出願された韓国特許出願番号２００４−０１１０９２０に関連する主題を含んでおり、その全内容は参照によりここに組み込まれる。
【００４０】
本発明を、特定の好ましい実施形態について具体的に説明したが、本発明の技術分野の通常の専門家にとっては、特許請求の範囲によって定義された本発明の範囲から逸脱すること無く、様々な変更及び修正が可能であるということは明らかである。
【特許請求の範囲】
【請求項１】
原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ２）及び酸化アルミニウム（Ａｌ２Ｏ３）で構成された誘電体膜を形成する方法であって、
チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成しているソースガスを注入し、前記ウェーハ上に、ＺｒＯ２とＡｌ２Ｏ３とからなる［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数である）膜を形成するステップを繰り返すことにより、前記ＺｒＯ２とＡｌ２Ｏ３とで構成された厚さ３０Å〜５００Åの前記誘電体膜を形成することを特徴とする誘電体膜の形成方法。
【請求項２】
前記ｘ及びｙの合計が、１０未満である請求項１に記載の誘電体膜の形成方法。
【請求項３】
前記［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成する前記ステップが、ＺｒＡｌ（ＭＭＰ）２（ＯｉＰｒ）５を含む前記ソースガスを使用するステップを含む請求項１に記載の誘電体膜の形成方法。
【請求項４】
前記［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成する前記ステップが、
ＡＬＤ装置のチャンバー内に、１つのＺｒ及び１つのＡｌ原子が１つの分子を構成しているソースガスを注入して、前記ウェーハ上に前記ソースガスを吸着させるステップと、
前記チャンバー内への不活性ガスの注入、又は真空ポンプによる吸引により、吸着されていない前記ソースガスをパージするステップと、
前記チャンバー内に酸化ガスを注入して、吸着された前記ソースガスを酸化させて前記［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成するステップと、
前記チャンバー内への不活性ガスの注入、又は真空ポンプによる吸引により、未反応の酸化ガスをパージするステップと
を含む請求項１に記載の誘電体膜の形成方法。
【請求項５】
コンタクトプラグが形成された半導体基板を提供するステップと、
前記コンタクトプラグを含む構造全体の上に前記コンタクトプラグが露出するパターン絶縁膜を形成するステップと、
該パターン絶縁膜を含む構造全体の上の段差に沿って下部電極を形成するステップと、
該下部電極上に請求項１〜４のうちのいずれか１つの項に記載の方法を用いて誘電体膜を形成するステップと、
該誘電体膜上に上部電極を形成するステップと
を含むキャパシタの形成方法。
【請求項６】
前記誘電体膜を形成する前記ステップの後、該誘電体膜に対して熱処理工程を行うステップを更に含み、
該熱処理工程が、４５０℃〜８５０℃の範囲で、Ａｒ、Ｎ２又は酸素（Ｏ２）の雰囲気中で行われる請求項５に記載のキャパシタの形成方法。
【請求項１】
原子層堆積法により、ウェーハ上に酸化ジルコニウム（ＺｒＯ２）及び酸化アルミニウム（Ａｌ２Ｏ３）で構成された誘電体膜を形成する方法であって、
チャンバー内に、１つのＺｒと１つのＡｌ原子とが１つの分子を構成しているソースガスを注入し、前記ウェーハ上に、ＺｒＯ２とＡｌ２Ｏ３とからなる［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ（ここで、ｘ及びｙは正数である）膜を形成するステップを繰り返すことにより、前記ＺｒＯ２とＡｌ２Ｏ３とで構成された厚さ３０Å〜５００Åの前記誘電体膜を形成することを特徴とする誘電体膜の形成方法。
【請求項２】
前記ｘ及びｙの合計が、１０未満である請求項１に記載の誘電体膜の形成方法。
【請求項３】
前記［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成する前記ステップが、ＺｒＡｌ（ＭＭＰ）２（ＯｉＰｒ）５を含む前記ソースガスを使用するステップを含む請求項１に記載の誘電体膜の形成方法。
【請求項４】
前記［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成する前記ステップが、
ＡＬＤ装置のチャンバー内に、１つのＺｒ及び１つのＡｌ原子が１つの分子を構成しているソースガスを注入して、前記ウェーハ上に前記ソースガスを吸着させるステップと、
前記チャンバー内への不活性ガスの注入、又は真空ポンプによる吸引により、吸着されていない前記ソースガスをパージするステップと、
前記チャンバー内に酸化ガスを注入して、吸着された前記ソースガスを酸化させて前記［ＺｒＯ２］ｘ［Ａｌ２Ｏ３］ｙ膜を形成するステップと、
前記チャンバー内への不活性ガスの注入、又は真空ポンプによる吸引により、未反応の酸化ガスをパージするステップと
を含む請求項１に記載の誘電体膜の形成方法。
【請求項５】
コンタクトプラグが形成された半導体基板を提供するステップと、
前記コンタクトプラグを含む構造全体の上に前記コンタクトプラグが露出するパターン絶縁膜を形成するステップと、
該パターン絶縁膜を含む構造全体の上の段差に沿って下部電極を形成するステップと、
該下部電極上に請求項１〜４のうちのいずれか１つの項に記載の方法を用いて誘電体膜を形成するステップと、
該誘電体膜上に上部電極を形成するステップと
を含むキャパシタの形成方法。
【請求項６】
前記誘電体膜を形成する前記ステップの後、該誘電体膜に対して熱処理工程を行うステップを更に含み、
該熱処理工程が、４５０℃〜８５０℃の範囲で、Ａｒ、Ｎ２又は酸素（Ｏ２）の雰囲気中で行われる請求項５に記載のキャパシタの形成方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−１４２５８７（Ｐ２０１２−１４２５８７Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１２−３５９８９（Ｐ２０１２−３５９８９）
【出願日】平成２４年２月２２日（２０１２．２．２２）
【分割の表示】特願２００７−５４８０９３（Ｐ２００７−５４８０９３）の分割
【原出願日】平成１７年１２月２３日（２００５．１２．２３）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２４年２月２２日（２０１２．２．２２）
【分割の表示】特願２００７−５４８０９３（Ｐ２００７−５４８０９３）の分割
【原出願日】平成１７年１２月２３日（２００５．１２．２３）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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