【課題】微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成する。
【解決手段】半導体装置は、下部電極、容量絶縁膜、及び上部電極を有するキャパシタを複数、備える。各キャパシタの下部電極は、底部及び筒状の側壁部を有する。各下部電極の側壁部における底部側の端部の外壁側面上には、第１の支持部が設けられている。また、各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように第２の支持部が設けられている。 （もっと読む）

【課題】歩留まりに優れた構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、基板内の記憶回路領域に形成されており、多層配線層内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、平面視において、基板内の憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、上部接続配線と埋設電極とは、同一の材料かつ一体に構成されており、上部接続配線と下部電極との間には、論理回路を構成する前記配線が少なくとも１以上設けられており、上部接続配線の上面と、上部接続配線と同じ配線層に形成された論理回路を構成する配線の上面とが、同一面を構成する。 （もっと読む）

【課題】ボーイング形状に形成される深孔をストレート形状にする。
【解決手段】シリコン窒化膜４上に、不純物ドープした第１のシリコン酸化膜５と、不純物非ドープの第２のシリコン酸化膜６の積層構造の層間絶縁膜に、ドライエッチングによりボーイング形状の第１のホール８を形成し、熱リン酸を用いたウエットエッチングによりシリコン窒化膜４と第１のシリコン酸化膜５とを後退させてボーイング部の下部を拡幅した第２のホール９を形成する。 （もっと読む）

【課題】本発明はコンタクト開口をエッチングにより形成する際の、埋込絶縁膜のエッチングを防ぐことが可能な半導体装置の構造の提供を目的とする。
【解決手段】本発明の半導体装置１は、半導体基板５と、前記半導体基板５の一面に形成されたトレンチ７内にゲート絶縁膜７Ａを介して形成された埋込ワード線９と、前記トレンチ７内の前記埋込ワード線９上に順次積層された第一のライナー膜１０、第一の埋込絶縁膜１１、第二のライナー膜１０ａおよび第二の埋込絶縁膜１１ａからなる絶縁層２０と、を具備してなることを特徴とする。 （もっと読む）

【課題】容量素子の平面形状を大きくせずに、その容量を大きくすることができ、かつ容量素子のリーク電流が増大することを抑制する。
【解決手段】下部電極４１０は、表層に、厚さが２ｎｍ以下の金属含有酸化層４１４を有している。金属含有酸化層４１４は、下部電極４１０の表面を酸化することにより形成されている。そして誘電膜４２０は、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相と、を含んでいる。第２相は第１相より比誘電率が高い。 （もっと読む）

【課題】半導体装置の製造工程において、十分にゲッタリング効果を得ることができる半導体基板を提供する。
【解決手段】半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７と、を備えることを特徴とする半導体基板３を提供する。また、半導体からなる基板本体８と、前記基板本体８上に形成されたリンを含有したシリコン酸化膜からなる絶縁層６と、該絶縁層６上に設けられた半導体層７を備える半導体基板３と、前記半導体層７上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層７内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置を提供する。 （もっと読む）

【課題】Ｄ−ＲＡＭのキャパシタを形成するシリンダのドライエッチ加工において、従来技術の製造方法ではアスペクト比が高いシリンダやコンタクトの形状がボーイング形状となり隣接するホール間ショートの問題やホール内に形成する電極成膜のカバレッジ異常などの問題が発生する。
【解決手段】本発明ではシリコン酸化膜４ａにコンタクトホールを形成する際にボーイングが発生する部分にＬｏｗ−ｋ膜の炭化シリコン酸化膜５を挿入して積層構造とし、ドライエッチでシリコン酸化膜４ａのエッチング速度に対し、炭化シリコン酸化膜５のエッチング速度が１／５〜１／１０と遅い条件にすることでボーイング形状の抑制を可能にした。 （もっと読む）

【課題】本発明は、周辺回路領域のうち、メモリセル領域と周辺回路領域の境界付近に位置する領域において、多層的に配線層のレイアウトを行うことで、高集積化を実現することのできる半導体装置及びその製造方法を提供することを課題とする。
【解決手段】素子層１６上であって、周辺回路領域１２のうち、メモリセル領域１１と周辺回路領域１２との境界付近に位置する境界領域１３に設けられた局所配線２１と、素子層１６上に設けられた複数の第１及び第２の下部電極９５，９６及び上部電極９８を有するキャパシタ３１と、複数の第１の下部電極９５を連結すると共に、局所配線１９の一部と対向する位置まで延出形成された第１のサポート膜２６と、上部電極９８とその上方に配置された第１の上部配線４２とを連結すると共に、局所配線１９の上方に位置し、かつ第１のサポート膜２６に到達する第１のコンタクトプラグ３７と、を有する。 （もっと読む）

【課題】チャネル領域を従来よりも拡大することが可能な半導体装置を提供する。
【解決手段】埋め込みゲート用の溝部９，１０のうち、活性領域６に形成される第１の溝部９よりも素子分離領域５に形成される第２の溝部１０の深さを深くすることによって、第２の溝部１０の底面の間から活性領域６の一部が突き出した第１のフィン部１２ａと、埋め込みゲート用の溝部９，１０の少なくとも上面開口部よりも下部側において、第１の溝部９よりも第２の溝部１０の第１の方向における幅を大きくすることによって、第２の溝部１０の両側面の間から第１のフィン部１２ａに連続して活性領域６の一部が突き出した一対の第２のフィン部と１２ｂとを形成する。 （もっと読む）

【課題】ビット線材料埋設体の形状のばらつきに起因するビット線の配線抵抗値のばらつきを防ぐ半導体装置の製造方法を提供する。
【解決手段】製造方法は、第一溝４内に第一のビット線材料埋設体６および第二のビット線材料埋設体１０からなるビット線１１を形成する第一工程と、ビット線１１に含まれる不純物を拡散させて第一不純物拡散領域１３を形成する第二工程と、ピラー部１ｂを形成する第三工程と、ピラー部１ｂに対向する配線１７を第二溝１５内に形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程と、を具備し、第一工程が、第一溝４を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝４底部に残るように第一ビット線材料をエッチバックする工程を具備する。 （もっと読む）

【課題】どのようなレイアウトの配線に対しても、個々の配線ごとにエアギャップ部を設ける。エアギャップ部によって、配線の寄生容量を低減する。
【解決手段】半導体装置は、層間絶縁膜と、層間絶縁膜内に埋め込まれた配線と、配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、を有する。半導体装置の製造方法は、配線の側面上に第２のサイドウォール膜を形成した後、第２のサイドウォール膜の一部が露出するように第１の絶縁膜を形成する。次に、第２のサイドウォール膜を除去することによりサイドスペースを形成した後、サイドスペースが埋め込まれないように第２の絶縁膜を形成することによりサイドスペースから構成されるエアギャップ部を形成する。 （もっと読む）

【課題】リーク電流が小さく、信頼性に優れたキャパシタを有する半導体装置を提供する。
【解決手段】半導体装置の製造方法は、下部電極上に、アモルファス状態の結晶核を形成した後、熱処理を行うことにより、結晶核を結晶化させる。下部電極上に、結晶核と同じ材料から構成されるアモルファス状態の容量絶縁膜を形成した後、熱処理を行うことにより、アモルファス状態の容量絶縁膜を結晶化させる。容量絶縁膜上に、上部電極を形成することによりキャパシタを得る。 （もっと読む）

【課題】シリンダ状下部電極の型材となる犠牲層間絶縁膜を除去する際に、倒壊を防止する梁が形成されることで、梁と下部電極の接続部でキャパシタのリーク電流が増加する。
【解決手段】梁となる層、例えばカーボン膜８６を介装した犠牲層間絶縁膜２４にシリンダホールを形成し、シリンダ孔内にキャパシタの下部電極５１を形成し、続いて、犠牲層間絶縁膜２４をウェットエッチングにて選択的に除去した後、カーボン膜８６をドライ条件で選択的に除去する。 （もっと読む）

【課題】補償容量素子のキャパシタ構造に起因したリーク電流の増加を抑制するとともに、立体構造のキャパシタ構造を採用して、占有面積を削減した半導体装置を提供する。
【解決手段】メモリセル領域に形成されたクラウン型のキャパシタ２１ａと、周辺回路領域に形成されたコンケイブ型の補償容量素子１０と、を有することを特徴とする半導体装置２０を提供する。また、第１層間絶縁膜上にパッド４７ａ，４７ｂを形成する工程と、パッド４７ａ，４７ｂ上に有底筒形状の下部電極６６ａ，６６ｂを形成する工程と、メモリセル領域の下部電極６６ａの内壁面及び外壁面と、周辺回路領域の下部電極６６ｂの内壁面のみを誘電体膜６７ａ，６７ｂで覆う工程と、誘電体膜上に上部電極６９ａ，６９ｂを形成する工程と、を有することを特徴とする半導体装置２０の製造方法を提供する。 （もっと読む）

【課題】製造途中における下部電極の倒壊が効果的に防止され、微細化可能であり、歩留まりよく製造できる半導体装置およびその製造方法を提供する。
【解決手段】下部電極１３と、下部電極１３と容量絶縁膜を挟んで対向配置された上部電極１５とを有するキャパシタ素子Ｃａを備える半導体装置の製造方法であって、キャパシタ素子Ｃａを形成する工程が、不純物を含有する酸化シリコンからなる層間絶縁膜１２に埋め込まれて基板１の厚み方向に延びる外壁１３Ｂを有する複数の下部電極１３の外壁１３Ｂと接触して、隣接する２以上の下部電極１３間を繋ぐように、下部電極１３と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部１４Ｓを形成する工程と、湿式エッチングにより層間絶縁膜１２を除去し、外壁１３Ｂを露出させる工程とを有する半導体装置の製造方法とする。 （もっと読む）

【課題】ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高める。
【解決手段】第１の電界効果トランジスタＱ３及び第２の電界効果トランジスタＱ４は埋込絶縁膜２５によって分離され、ゲート絶縁膜３１，３２は各々熱酸化膜２７、３０と堆積膜２７，２８，２９が積層され、第１の電界効果トランジスタの熱酸化膜は第２の電界効果トランジスタの熱酸化膜より厚く、各トランジスタの堆積膜は、各々各トランジスタの熱酸化膜よりも厚く構成され、第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ端部と埋込絶縁膜との間に第１の電界効果トランジスタの堆積膜が設けられ、第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ前記端部と埋込絶縁膜との間に第２の電界効果トランジスタの堆積膜が設けられる。 （もっと読む）

【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。
【解決手段】半導体基板上の全面に、１以上の膜を有する構造を形成した後、膜構造上にパターンを有する第１のマスクを形成する。ベベル部上の第１のマスクを覆うように第２のマスクを形成する。第１のマスク及び第２のマスクを用いて、膜構造をエッチングした後、残留した第１のマスク及び第２のマスクを除去する。 （もっと読む）

【課題】シリコン抵抗とメモリ回路とを混載した半導体装置において、メモリの情報の保持時間を長くして、かつ書込・読出時間を短くする。
【解決手段】容量素子４００はメモリセルを構成しており、第１トランジスタ２００は、ソース及びドレインとなる第１拡散層２２６が容量素子４００に接続している。シリコン抵抗素子３００はシリコン層からなる。第１拡散層２２６はシリサイド層を有していない。また第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有している。そして第１ゲート電極２３０は、素子分離膜５０上に位置する領域の少なくとも一部にシリサイド層２３５を有しており、かつ第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。そしてコンタクト５１３は、シリサイド層２３５を介して第１ゲート電極２３０に接続している。 （もっと読む）

【課題】５００℃酸化処理でも導電性を失わず、仕事関数がＴｉＮ以上であって、しかも貴金属よりも安価な配線材料を提供する。
【解決手段】ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比である配線材料を用い、この配線材料を５００℃以上の高温酸化プロセスによりＮｉとＴｉＯ_２とを含む混合膜に変換する。 （もっと読む）

【課題】容量素子の上部電極の配線抵抗の上昇を防ぐ半導体装置を提供する。
【解決手段】半導体装置１００は、基板上に形成された層間絶縁膜１０４と、層間絶縁膜１０４上に形成され、導電材料により構成された下部電極１０８、下部電極１０８上に形成された容量絶縁膜１１０、および容量絶縁膜１１０上に形成され、下層ＴｉＮ膜１１４、タングステン膜１１６、および上層ＴｉＮ膜１１８が下層からこの順で積層された構成を有する上部電極１１２、により構成された容量素子１０１と、容量素子１０１上に形成され、酸素を含む層間絶縁膜１２０と、を含む。 （もっと読む）